KR100951557B1 - ＴｉＮ 하부 전극을 갖는 반도체 메모리 소자 및 그제조방법 - Google Patents
ＴｉＮ 하부 전극을 갖는 반도체 메모리 소자 및 그제조방법 Download PDFInfo
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Abstract
TiN 물질로 실린더 형태의 하부 전극 제작시, 실린더 내부의 표면을 평탄하게 하여, 누설 전류를 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극 영역이 한정된 몰드 산화막을 형성하고, 상기 하부 전극 및 몰드 산화막 상부에 제 1 TiN막을 증착한다. 다음, 상기 제 1 TiN막 상부에 TiSiN막을 형성하고, 상기 TiSiN막 상부에 제 2 TiN막을 증착한다. 그후, 상기 제 2 TiN막, TiSiN막 및 제 1 TiN막을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성한다음, 상기 몰드 산화막을 제거한다.
TiN, 하부 전극(storage node electrode), TiSiN
Description
도 1a 내지 도 1d는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도.
도 2는 TiN막 표면에 TiSiN막이 형성된 상태를 보여주는 SEM 사진.
도 3은 TiSiN막 표면에 TiN이 형성된 상태를 보여주는 SEM 사진.
도 4는 본 발명에 따라 SiH4 플라즈마 처리를 진행한 후 형성된 제 2 TiN막 표면을 XRD(x-ray diffraction)한 결과를 보여주는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판 27 : 제 1 TiN막
30 : TiSiN막 35 : 제 2 TiN막
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, TiN 물질로 된 하부 전극을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 보다 협소한 공간내에 보다 큰 캐패시턴스가 요구된다. 캐패시턴스를 증가하기 위한 방법으로는 캐패시터 하부 전극의 표면적을 증대시키는 방법, 고유전율을 갖는 막을 유전막(이하, 고유전막)으로 사용하는 방법이 있다. 캐패시터 하부 전극의 표면적을 증대시키는 방법은 거의 한계에 도달하였으며, 현재에는 탄탈륨 산화막, BST막등과같이 고유전막을 적용하는 기술이 많이 이용되고 있다. 그러나, 이러한 고유전막을 캐패시터 유전막으로 형성할 경우, 하부 전극 재질인 폴리실리콘막과의 계면에서 심한 누설 전류가 발생되고 있어, 종래에는 일함수가 매우 높은 금속막이 하부 전극 물질로 이용되고 있다.
이러한 하부 전극용 금속막으로는 10Å 이하의 낮은 등가 산화막(Tox)을 가지면서 누설 전류 특성이 우수한 루테늄(Ru)막이 제안되고 있지만, 상기 루테늄막은 공정 및 장비의 안정성이 확보되지 않아, 현재에는 비교적 낮은 등가 산화막(약 15Å)을 나타내며 전기적 특성이 우수하고, 양산성이 있는 TiN 물질이 하부 전극 물질로 주로 이용되고 있다.
이러한 TiN 물질로 실린더 형태의 하부 전극을 형성하는 방법은, 먼저, 트렌치 형태의 하부 전극 영역을 갖는 몰드 산화막을 형성한다음, 몰드 산화막 표면에 TiN막을 증착한다. 이어서, TiN막을 화학적 기계적 연마와 같은 평탄화 공정을 진행하여, 실린더 형태의 하부 전극을 형성한다.
그러나, 상기한 TiN막은 실리콘 산화막(몰드 산화막) 표면에 증착되는 경우, 그 표면이 매우 거칠게 증착된다. 이로 인하여, TiN막으로 실린더 형태의 하부 전극을 제작하는 경우, 몰드 산화막과 접착되는 외부면은 매끄러운데 반하여, 실린더 내부면은 매우 거칠게 형성되고, 이후 이러한 거친 부분에 국부적으로 높은 전위가 형성될 수 있어, 누설 전류 특성이 열화될 수 있다.
따라서, 본 발명의 목적은 TiN 물질로 실린더 형태의 하부 전극 제작시, 실린더 내부의 표면을 평탄하게 하여, 누설 전류를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극 영역이 한정된 몰드 산화막을 형성하고, 상기 하부 전극 및 몰드 산화막 상부에 제 1 TiN막을 증착한다. 다음, 상기 제 1 TiN막 상부에 TiSiN막을 형성하고, 상기 TiSiN막 상부에 제 2 TiN막을 증착한다. 그후, 상기 제 2 TiN막, TiSiN막 및 제 1 TiN막을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성한다음, 상기 몰드 산화막을 제거한다.
상기 제 1 TiN막은 TiCl4 소스 및 NH3 소스를 공급하여, 400 내지 700℃의 온도에서 CVD 방식으로 형성하거나, 300 내지 500℃의 온도에서 ALD 방식으로 형성하거나, TDMAT과 H2 가스를 공급하여 PECVD 방식으로 형성한다. 상기 제 2 TiN막은 상기 제 1 TiN막과 동일한 방식으로 형성한다.
상기 TiSiN막은 상기 제 1 TiN막 표면을 SiH4 분위기에서 플라즈마 처리하여 형성할 수 있다. 상기 플라즈마 처리는 0.1 내지 10 torr의 압력, 200 내지 500℃의 온도 및 100 내지 1000W의 전력 공급하에서 SiH4 가스를 1 내지 50 sccm 만큼 플로우하여 진행한다.
본 발명의 다른 견지에 따른 반도체 메모리 소자는, 반도체 기판의 소정 영역에 형성되는 캐패시터의 하부 전극으로, 상기 하부 전극은 제 1 TiN막, TiSiN막 및 제 2 TiN막의 적층막으로 구성된다. 이때, 상기 하부 전극은 실린더 형태를 갖는다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하여, 반도체 기판(10) 예를 들어, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성되어 있는 실리콘 기판 상부에 제 1 층간 절연막(15)을 증착한다. 그후, 반도체 기판(10)의 소정 영역, 예를 들어, 모스 트랜지스터의 소오스 영역(도시되지 않음), 또는 소오스 영역과 콘택되는 콘택 패드(도시되지 않음)와 콘택되도록 TiN 또는 W 물질로 콘택 플러그(17)를 형성한다. 그후, 제 1 층간 절연막(15) 및 콘택 플러그(17) 상부에 에치 스톱퍼(20) 및 몰드 산화막(25)을 순차적으로 적층한다. 에치 스톱퍼(20)는 예를 들어 Si3N4막으로 형성할 수 있으며, 몰드 산화막(25)은 습식 식각이 용이한 실리콘 산화막, 예를 들어 SOG(spin on glass) 물질로 형성할 수 있다. 그후에, 콘택 플러그(17) 및 그 주변부가 노출되도록 몰드 산화막(25) 및 에치 스톱퍼(20)를 식각하여, 하부 전극 영역(A)을 한정한다.
이어서, 도 1b에 도시된 바와 같이, 하부 전극 영역(A) 및 몰드 산화막(25) 상부에 우선 전체 하부 전극용 도전층 두께에 일부에 해당하는 0.01 내지 0.03㎛의 두께로 제 1 TiN막(27)을 증착한다. 이때, 제 1 TiN막(27)은 TiCl4 소스 및 NH3 소스를 공급하여, 400 내지 700℃의 온도에서 CVD(chemical vapor deposition) 방식으로 형성할 수 있다. 또는, 제 1 TiN막(27)은 300 내지 500℃의 온도에서 ALD(atomic layer deposition) 방식으로 형성하거나, TDMAT(tetrakis-dimethyle-amino-titanium)과 H2 가스를 공급하여 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성할 수 있다.
그후, 제 1 TiN막(27) 표면을 SiH4 분위기에서 플라즈마 처리하여, 제 1 TiN막(27) 표면에 TiSiN막(30)을 형성한다. 이때, 상기 플라즈마 처리는 0.1 내지 10 torr의 압력, 200 내지 500℃의 온도 및 100 내지 1000W의 전력 공급하에서 SiH4 가스를 1 내지 50 sccm 만큼 플로우(flow)하여 진행된다. 여기서 도 2는 제 1 TiN막(27) 표면에 TiN막과 다른 물성을 갖는 TiSiN막(30)을 보여주는 SEM 사진이다. 상기 사진에 의하면 TiSiN막(30) 즉, 플라즈마 처리에 의하여 결과물 표면이 비정질 구조로 바뀌었음을 알 수 있다.
다음, 도 1c에 도시된 바와 같이, TiSiN막(30) 표면에 제 2 TiN막(35)을 0.01 내지 0.03㎛의 두께로 증착한다. 이때, 제 2 TiN막(35) 역시 상기 제 1 TiN막(27)과 동일한 방식으로 형성된다. 이때, 제 2 TiN막(35)은 실리콘 산화막이 아닌 비정질의 TiSiN막(30) 표면에서 형성되므로, 도 3의 사진과 같이 제 2 TiN막(35)은 균일한 표면을 갖도록 형성된다.
또한, 도 4는 본 발명과 같이 SiH4 플라즈마 처리를 진행한 후 형성된 제 2 TiN막(35)의 표면을 XRD(x-ray diffraction)한 결과를 보여주는 그래프이다. 우선 도 4의 (a) 부분은 종래와 같이 실리콘 산화막 상부에 TiN막을 증착하였을때의 결과로, 표면이 매우 불균일함을 알 수 있다. 한편, 본 발명과 같이 SiH4 가스에 의하여 플라즈마 처리를 실시한 후, TiN막을 증착하면(도 4의 (b)), 표면이 매우 균일함을 알 수 있다.
그 다음, 하부 전극 영역에 연마 버퍼층(도시되지 않음)을 채워넣은 다음, 상기 제 2 TiN막(35), TiSiN막(30) 및 제 1 TiN막(27)을 몰드 산화막(25) 표면이 노출되도록 화학적 기계적 연마하여, 도 1d에서와 같이, 실린더 형태의 하부 전극(40)을 형성한다. 그후, 연마 버퍼층(도시되지 않음) 및 몰드 산화막(25)을 공지의 습식 식각 방식으로 제거한다.
다음, 도면에는 도시되지 않았지만, 하부 전극(40) 표면에 고유전율을 갖는 유전막 및 상부 전극을 형성하여, 캐패시터를 완성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 하부 전극으로 TiN/TiSiN/TiN막으로 구성한다. 이때, TiSiN막은 SiH4 플라즈마 처리에 의하여 형성되므로, 비정질 상태를 가지게 된다. 이에따라, 비정질 TiSiN막 상에 최종 TiN막이 형성되므로, 상기 TiN막은 균일한 표면을 갖게 된다. 따라서, 하부 전극과 유전막의 접착 계면의 누설 전류를 줄일 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경 실시할 수 있다.
Claims (8)
- 반도체 기판상에 하부 전극 영역이 한정된 몰드 산화막을 형성하는 단계;상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 TiN막을 증착하는 단계;상기 제 1 TiN막 표면에 TiSiN막을 형성하는 단계;상기 TiSiN막 상부에 제 2 TiN막을 증착하는 단계;상기 제 2 TiN막, TiSiN막 및 제 1 TiN막을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계; 및상기 몰드 산화막을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 TiN막은 TiCl4 소스 및 NH3 소스를 공급하여, 400 내지 700℃의 온도에서 CVD 방식으로 형성하고, 상기 제 2 TiN막은 상기 제 1 TiN막과 동일한 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 TiN막은 300 내지 500℃의 온도에서 ALD 방식으로 형성하고, 상기 제 2 TiN막은 상기 제 1 TiN막과 동일한 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 TiN막은 TDMAT과 H2 가스를 공급하여 PECVD 방식으로 형성하고, 상기 제 2 TiN막은 상기 제 1 TiN막과 동일한 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 TiSiN막을 형성하는 단계는, 상기 제 1 TiN막 표면을 SiH4 분위기에서 플라즈마 처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 플라즈마 처리는 0.1 내지 10 torr의 압력, 200 내지 500℃의 온도 및 100 내지 1000W의 전력 공급하에서 SiH4 가스를 1 내지 50 sccm 만큼 플로우하여 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 캐패시터의 하부전극이 제 1 TiN막, TiSiN막 및 제 2 TiN막의 적층막으로 구성된 것을 특징으로 하는 반도체 메모리 소자.
- 제 7 항에 있어서,상기 하부 전극은 실린더 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
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