KR100865545B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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Abstract

본 발명은 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 ALD 방식으로 증착하여 HfO2 와 Si 계면에 저유전율층인 SiO2, HfSiOx의 형성을 방지함으로써 낮은 유효산화막 두께를 확보하면서 폴리실리콘과의 계면을 안정화시켜 누설전류 특성을 확보할 수 있으므로 TaON보다 낮은 스토리지 노드 산화막 높이에서 충전 용량을 확보할 수 있어 공정의 난이도를 감소시켜 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
스토리지 노드 산화막, 유전상수, 계면, 폴리실리콘

Description

반도체 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
도1a 내지 도1g는 본 발명에 의한 반도체 소자의 캐패시터 형성 공정을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
1 : 층간 절연막 2 : 식각 정지막
3 : 플러그 4 : 스토리지 노드 산화막
5 : 비정질 폴리실리콘 6 : HSG
7 : SiN막 및 HfO2막의 이중 유전막 8 : 상부 전극
본 발명은 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 ALD 방식으로 증착하여 HfO2 와 Si 계면에 저유전율층인 SiO2, HfSiOx의 형성을 방지함으로써 높은 유전상수를 확보하여 폴리실리콘과의 계면을 안정화시켜 누설전류 특성을 확보할 수 있고, 하고 TaON보다 낮은 스토리지 노드 산화막 높이에서 충전 용량을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스트랜지스터와 캐패시터로 구성되는 DRAM 소자는 반도체기판 상에 세로 및 가로 방향으로 워드 라인들과 비트 라인들이 직교 배치되어 있으며, 두 개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다. 이때, 상기 캐패시터는 주로 다결정실리콘층을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩(chip)에서 많은 면적을 차지하는 캐패시터의 정전용량을크게 하면서, 면적을 줄이는 것이 DRAM소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0×εr×A)/T(여기서, ε0는 진공유전율(permitivity of vaccum), εr 는 유전막의 유전상수(dielectricconstant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나, 또는 캐패시터의 표면적을 증가시키는 등의 방법이있다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2 또는 SrTiO 3등이 연구되고 있으나, 이러한 물질들의 접합파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵다.
현재 0.13㎛ tech 이하의 고집적 메모리 소자에서 정전 용량을 확보하기 위해 고유전체 TaON과 HSG(hemispherical silicate glass)를 이용한 MIS 구조를 개발하고 있다.
그러나, TaON막 및 HSG막의 구조는 Tox(유효 산화막 두께)가 28~30A인 TaON 증착후 결정화와 산소 결핍을 해결하기 위해 N2O 어닐링을 실시하는데, 이때 TaON막 및 HSG막 계면층에 생성되는 유전상수가 7정도인 SiON막으로 인해 28Å이하의 낮은 유효 산화막 두께 확보가 어려운 문제가 있었다.
또한, 안정적인 셀의 동작을 확보하기 위해서 스토리지 노드 산화막의 높이를 증가시켜야 하므로 스토리지 노드 산화막 식각등의 후속 공정의 난이도가 증가하여 안정적인 소자의 수율을 확보할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 ALD 방식으로 증착하여 HfO2 와 Si 계면에 저유전율층인 SiO2, HfSiOx의 형성을 방지함으로써 낮은 유효산화막 두께를 확보하면서 폴리실리콘과의 계면을 안정화시켜 누설전류 특성을 확보할 수 있으므로 TaON보다 낮은 스토리지 노드 산화막 높이에서 충전 용량을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 층간 절연막 및 식각 정지막을 증착한 후 마스킹 및 식각공정을 통해 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 상에 도프트 폴리실리콘막을 증착하고 에치백 공정으로 평탄화하여 플러그를 형성하는 단계와, 상기 식각 정지막 상부에 스토리지 노드 산화막을 증착한 후 스토리지 노드 산화막을 패터닝하는 단계와, 상기 패터닝된 스토리지 노드 산화막 상부에 하부전극막을 증착한 후 스토리지 노드 산화막 상부의 하부전극막을 제거하여 하부전극을 분리하는 단계와, 상기 하부전극 상에 HSG를 형성하는 단계와, 상기 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 증착한 후 급속 열처리를 하는 단계와, 상기 SiN막 및 HfO2막의 이중 유전막 상에 상부 전극을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
이때, 상기 스토리지노드 산화막은 하이 도프트와 언 도프트의 이중 비정질 폴리실리콘층으로 형성하고, 상기 하부전극을 분리하는 단계는 CMP 또는 에치백 공정을 이용하는 것을 특징으로 한다.
또한, 상기 SiN막 및 HfO2막의 이중 유전막은 SiN막의 두께를 5~20Å으로 형성하고, HfO2 막의 두께는 10~100Å으로 형성하는 것을 특징으로 하고, 상기 SiN막 및 HfO2막의 이중 유전막 중에 SiN막은 급속 열 질화처리, 화학기상증착 또는 플라즈마 질화처리를 통해 형성하고, 상기 SiN막 형성은 Si 소스로 SiH4, SiCl4, SiHCL2를 사용하고, N 소스로 NH3 또는 N2를 사용하여 Si 소스 펄스 공급, N2 퍼지, N 소스 펄스 공급, N2 퍼지를 1 사이클로 300~600℃의 온도에서 형성하는 것을 특징으로 한다.
또한, 상기 SiN막은 NH3 또는 N2 플라즈마를 사용하여 플라즈마인가 원자층증착 방식을 이용하여 형성하고, 상기 HfO2막 형성은 Hf 소스로 Hf[OC(CH3)3]4, Hf(NO3)4를 O2 소스로 H2O, O2, N2O를 사용하여 Hf 소스 펄스 공급, N2 퍼지, O2 소스 펄스 공급, N2 퍼지를 1 사이클로 150~500℃의 온도에서 형성하고, 상기 급속 열처리 공정은 500~900℃의 온도로 N2 또는 O2 분위기에서 1~10분 동안 실시하는 것을 특징으로 한다.
또한, 급속 열처리 공정은 500~900℃ 온도의 전기로에서 10~60분 동안 실시하고, 상기 상부 전극은 TaN, TiN, Ru, WN, W, Pt, 도프트 폴리 중 하나를 CVD 방식으로 증착하는 것을 특징으로 한다.
또한, 상기 하부전극은 비정질 폴리실리콘, TiN, Ru, WN, W, Pt중 하나를 사용하여 형성하는 것을 특징으로 한다.
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1g는 본 발명에 의한 반도체 소자의 캐패시터 형성 공정을 나타낸 단면도들이다.
먼저, 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판 상에 층간 절연막(1) 및 식각 정지막(2)을 증착한 후 마스킹 및 식각공정을 통해 콘택홀을 형성한 다음 CVD 방식으로 도프트 폴리실리콘막을 증착하고 에치백 공정으로 평탄화하여 플러그(3)를 형성한다.
이어서, 도1b에 도시된 바와 같이 스토리지 노드 산화막(4)을 증착한 후 도1c에 도시된 바와 같이 마스킹 및 식각공정을 통해 스토리지 노드 산화막(4)을 패턴닝한다.
이때, 상기 스토리지 노드 산화막(4)은 하이 도프트와 언도프트의 이중막으로 형성할 수 있다.
그런 다음, 도1d에 도시된 바와 같이 화학기상증착(CVD;Chemical Vapor Depsitioin) 방식으로 비정질 폴리실리콘막으로 이루어진 하부전극막(5)을 증착한 후 에치백 공정으로 스토리지 노드 산화막(4) 상부의 비정질 폴리실리콘막으로 이루어진 하부전극막(5)을 제거해서 하부전극(Storge node)을 분리한 다음, 도1e에 도시된 바와 같이 하부전극의 표면적을 증가시키기 위해 비정질 실리콘으로 HSG(6)를 형성한다. 상기 하부전극은 비정질 폴리실리콘막, TiN, Ru, WN, W, Pt중 하나를 사용하여 형성할 수 있다.
이때, 하부전극의 분리를 에치백 공정 대신 CMP를 해서 분리할 수 있다.
이어서, 도1f에 도시된 바와 같이 SiN막 및 HfO2막의 이중 유전막(7)을 원자층 증착(ALD;Atomic layer Deposition) 방식으로 증착한 후 유전특성을 향상시키기 이해 500~900℃의 질소 또는 산소 분위기에서 1~10분 동안 급속 열처리를 한 다음, 도1g에 도시된 바와 같이 CVD 방식으로 상부전극(8)을 증착한다.
이때, 상기 SiN막 및 HfO2막의 이중 유전막은 SiN막의 두께를 5~20Å으로 형성하고, HfO2 막의 두께는 10~100Å으로 형성하는 것을 특징으로 하고, 상기 SiN막 및 HfO2막의 이중 유전막 중에 SiN막은 급속 열 질화처리(RTN;Rapid Thermal Nitrification), 화학기상증착 또는 플라즈마 질화처리를 통해 형성하고, 상기 SiN막의 형성은 Si 소스로 SiH4,SiCl4, SiHCL2를 사용하고, N 소스로 NH3 또는 N2를 사용하여 Si 소스 펄스 공급, N2 퍼지, N 소스 펄스 공급, N2 펄스를 1 사이클로 300~600℃의 온도에서 형성하다.
또한, 상기 HfO2막의 형성은 Hf 소스로 Hf[OC(CH3)3]4, Hf(NO3)4를 사용하고, O2 소스로 H2O, O2, N2O를 사용하여 Hf 소스 펄스 공급, N2 퍼지, O2 소스 펄스 공급, N2 퍼지를 1 사이클로 150~500℃의 온도에서 형성한다.
또한, 상기 상부 전극은 TaN, TiN, Ru, WN, W, Pt, 도프트 폴리 중 하나를 CVD 방식으로 증착하는 것을 특징으로 한다.
상기한 바와 같이 본 발명은 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 ALD 방식으로 증착하여 HfO2 와 Si 계면에 저유전율층인 SiO2, HfSiOx의 형성을 방지함으로써 낮은 유효산화막 두께를 확보하면서 폴리실리콘과의 계면을 안정화시켜 누설전류 특성을 확보할 수 있으므로 TaON보다 낮은 스토리지 노드 산화막 높이에서 충전 용량을 확보할 수 있어 공정의 난이도를 감소시켜 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (12)

  1. 소정의 하부 구조가 형성된 반도체 기판 상에 층간 절연막 및 식각 정지막을 증착한 후 마스킹 및 식각공정을 통해 콘택홀을 형성하는 단계와,
    상기 콘택홀이 형성된 결과물 상에 도프트 폴리실리콘막을 증착하고 에치백 공정으로 평탄화하여 플러그를 형성하는 단계와,
    상기 식각 정지막 상부에 스토리지 노드 산화막을 증착한 후 스토리지 노드 산화막을 패터닝하는 단계와,
    상기 패터닝된 스토리지 노드 산화막 상부에 하부전극막을 증착한 후 스토리지 노드 산화막 상부의 하부전극막을 제거하여 하부전극을 분리하는 단계와,
    상기 하부전극 상에 HSG를 형성하는 단계와,
    상기 HSG 상에 SiN막 및 HfO2막의 이중 유전막을 증착한 후 급속 열처리를 하는 단계와,
    상기 SiN막 및 HfO2막의 이중 유전막 상에 상부 전극을 증착하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1항에 있어서, 상기 스토리지 노드 산화막은 하이 도프트와 언 도프트의 이중층으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 1항에 있어서, 상기 하부전극을 분리하는 단계는 CMP 또는 에치백 공정을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 1항에 있어서, 상기 SiN막 및 HfO2막의 이중막은 SiN막의 두께를 5~20Å으로 형성하고, HfO2 막의 두께는 10~100Å으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 1항에 있어서, 상기 SiN막 및 HfO2막의 이중 유전막중에 SiN막은 RTN, CVD 또는 플라즈마 질화처리를 통해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 1항에 있어서,상기 SiN막의 형성은 Si 소스로 SiH4, SiCl4, SiHCL2를 사용하고, N 소스로 NH3 또는 N2를 사용하여 Si 소스 펄스 공급, N2 퍼지, N 소스 펄스 공급, N2 퍼지를 1 사이클로 300~600℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 1항에 있어서, 상기 SiN막은 NH3 또는 N2 플라즈마를 사용하여 PEALD 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 1항에 있어서, 상기 HfO2막의 형성은 Hf 소스로 Hf[OC(CH3)3]4, Hf(NO3)4를 O2 소스로 H2O, O2, N2O를 사용하여 Hf 소스 펄스 공급, N2 퍼지, →O2 소스 펄스 공급, N2 퍼지를 1 사이클로 150~500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  9. 제 1항에 있어서, 상기 급속 열처리 공정은 500~900℃의 온도로 N2 또는 O2 분위기에서 1~10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  10. 제 1항에 있어서, 상기 급속 열처리 공정은 500~900℃ 온도의 전기로에서 10~60분 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  11. 제 1항에 있어서, 상기 상부 전극은 TaN, TiN, Ru, WN, W, Pt, 도프트 폴리 중 하나를 CVD 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  12. 제 1항에 있어서, 상기 스토리지 노드는 비정질 폴리실리콘, TiN, Ru, WN, W, Pt중 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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