KR100319171B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 다결정실리콘층으로 저장전극을 형성하고, 상기 저장전극의 표면에 선택적으로 반구형 다결정실리콘층(hemispherical silicate glass, HSG)을 형성하여 표면적을 증가시킨 다음, 확산방지막으로 TaSiN막을 형성하고, 유전체막으로 TaON막을 형성한 후, 상기 TaON막 상부에 다시 TaSiN막을 형성한 다음, 플레이트전극을 형성하여 캐패시터를 형성하여 전극물질과 유전체막간의 확산을 효과적으로 방지함으로써 캐패시턴스의 감소 및 누설전류의 발생을 억제하고 TaON막의 유전특성을 향상시켜 표면적을 증가시키기 위한 HSG공정의 의존도를 낯춰 캐패시터간의 공정마진을 확보할 수 있고, 상기 TaON막의 두께조절이 가능해져 상기 TaON막의 파괴전압을 증가시킬 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Manufacturing method for capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 DRAM의 캐패시터 제조공정시 유전물질로 TaON막을 사용할 때 전극물질인 다결정실리콘층과상기 TaON막 사이에 확산방지막으로 TaSiN막을 사용하는 방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스트랜지스터와 캐패시터로 구성되는 DRAM 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두 개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다. 이때, 상기 캐패시터는 주로 다결정실리콘층을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩(chip)에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 DRAM소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0×εr×A)/T(여기서, ε0는 진공유전율(permitivity of vaccum), εr는 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나, 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것을 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
현재 256M DRAM 이상의 고집적 소자에서 셀내 캐패시터의 유전물질로 적용하고자 하는 TaON막은 유전상수가 25정도로 기존의 유전상수가 7정도인 SiON막보다 유전율이 3 -4 배정도 높지만, 실제 캐패시터에 적용하기 어려운 문제점이 있다. 상기 TaON막의 증착 및 후속열처리과정에서 저장전극인 다결정실리콘층과 계면반응을 통해 SiO2기생 캐패시터를 형성시킴으로써, 전체 캐패시턴스(capacitance)를 저하시켰다.
우선 CVD방법으로 TaON막을 증착하는 경우, 산소를 포함하고 있는 근원물질인 Ta(O(C2H5)2)5와 반응가스로 추가되는 O2가스가 저장전극인 다결정실리콘층을 산화시키게 되며, 증착후 저온 N2O플라즈마처리와 600 ∼ 800℃의 온도에서 1시간동안 고온 N2O열처리공정을 하는 동안 활성화된 산소가 저장전극과의 반응을 보다 촉신시키는 역할을 하였다. 이때, 저장전극과 TaON막 사이에 형성된 저유전박막인 SiO2막은 다음과 같이 전체 캐패시턴스를 저하시키는 역할을 하게 된다.
먼저, 계면 생성물이 없을 경우 총캐패시턴스(Ctot)는 TaON막의 캐패시턴스(CTaON)와 같고, 계면에 새로운 유전체가 형성되었을 경우 총캐패시턴스(Ctot)는 하기의 식과 같이 계면에 형성된 새로운 유전체의 유전상수(εinterfacial)와 새로운 유전체의 두께(dinterfacial)에 의존하는 것을 알게 되었다.
Ctot= (CTaON× Cinerfacial)/(CTaON＋ Cinerfacial) (여기서, Cinerfacial은 εinterfacial/ dinterfacial)
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명한다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 소자분리 산화막과 게이트산화막(도시안됨)을 형성하고, 게이트전극(도시안됨)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(도시안됨)을 형성하고 전체표면을 평탄화시키는 층간절연막(13)을 형성한다.
다음, 상기 층간절연막(13) 상부에 상기 소오스/드레인전극 중 저장전극 콘택으로 예정되어 있는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 층간절연막(13)을 식각하여 저장전극 콘택홀을 형성한다.
다음, 상기 감광막 패턴을 제거하고, 전체표면 상부에 상기 저장전극 콘택홀을 매립하는 도전층을 형성한다.
그 다음, 전체표면 상부에 코아절연막을 형성하고, 저장전극으로 예정되는 부분을 보호하는 저장전극마스크를 식각마스크로 사용하여 상기 코아절연막과 도전층을 식각하여 코아절연막패턴과 저장전극(15)을 형성한다.
다음, 전체표면 상부에 스페이서용 도전층을 형성하고, 상기 스페이서용 도전층을 전면식각하여 상기 저장전극(15)과 접속되는 스페이서(17)를 형성하여 실린더형 저장전극을 형성한 다음, 상기 코아절연막패턴을 제거한다.
다음, 상기 저장전극(15) 및 스페이서(17)에 선택적으로 HSG막(19)을 형성하여 표면적을 증가시킨다.
그 후, 전체표면 상부에 확산방지막으로 SiN막(20)을 형성하고, 상기 SiN막(20) 상부에 유전체막으로 TaON막(21)을 형성한 다음, 확산방지막으로 TiN막(23)을 형성한 후, 플레이트전극(25)을 형성하여 캐패시터를 완성한다.
상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 총캐패시턴스가 감소하는 것을 최소화하기 위해, 확산방지막으로 SiN막을 50Å정도 형성시켜 O2가 하부전극으로 확산되는 것을 방지하는 확산방지막으로 사용하고 있지만, 50Å 정도로 얇은 SiN막은 산소에 대한 확산방지막의 역할을 충분히 하지 못하기 때문에 SiN막 하부의 하부전극이 산화되어 SiO2층이 여전히 형성되고 있는 문제점이 있다.
또한, TaON막의 조밀화를 위해 고온열처리를 하게 되면, 부분적으로 TaON막이 Ta2O5로 결정화하고, 박막내 질소가 외부로 확산하는 현상이 발생하여 상기 TaON막 내의 Ta원자가 산소와 결합하지 못하는 양이 증가하기 때문에 TaON막의 유전특성을 열화시키고, 상기 Ta원자들은 누설전류를 발생시키는 전자 트랩(trap)으로 작용하여 캐패시터의 특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다결정실리콘층으로 저장전극을 형성하고, 확산방지막으로 TaSiN막/TaON막/TaSiN막의 적층구조를 형성하여 상기 TaON막의 유전특성을 향상시켜 캐패시터의 정전용량을 증가시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 평면도.
<도면의 주요부분에 대한 부호 설명>
11, 12 : 반도체기판 13, 14 : 층간절연막
15, 16 : 저장전극 17, 18 : 저장전극 스페이서
19, 22 : HSG막 20 : SiN막
21, 26 : TaON막 23 : TiN막
24 : 제1TaSiN막 25, 30 : 플레이트전극
28 : 제2TaSiN막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 반구형 다결정실리콘막이 형성된 실린더형 저장전극을 형성하는 공정과,
전체표면 상부에 확산방지막으로 제1TaSiN막을 형성하는 공정과,
상기 제1TaSiN막을 식각하여 저장전극간에 격리시키는 공정과,
전체표면 상부에 유전체막으로 TaON막을 형성하는 공정과,
상기 TaON막 상부에 확산방지막으로 제2TaSiN막을 형성하는 공정과,
상기 제2TaSiN막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(12) 상에 소자분리 산화막과 게이트 산화막(도시안됨)을 형성하고, 게이트 전극(도시안됨)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(도시안됨)을 형성하고 전체표면을 평탄화시키는 층간절연막(14)을 형성한다.
다음, 상기 층간절연막(14) 상부에 상기 소오스/드레인전극 중 저장전극 콘택으로 예정되어 있는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 층간절연막(14)을 식각하여 저장전극 콘택홀을 형성한다.
다음, 상기 감광막 패턴을 제거하고, 전체표면 상부에 상기 저장전극 콘택홀을 매립하는 도전층을 형성한다.
그 다음, 상기 도전층 상부에 코아절연막(도시안됨)을 형성하고, 저장전극으로 예정되는 부분을 보호하는 저장전극마스크를 식각마스크로 상기 코아절연막 및 도전층을 식각하여 코아절연막패턴과 저장전극(16)을 형성한다.
다음, 전체표면 상부에 스페이서용 도전층을 500 ∼ 1000Å 두께로 형성하고, 상기 스페이서용 도전층을 전면식각하여 상기 코아절연막패턴의 측벽에 저장전극(16)과 접속되는 스페이서(18)를 형성하여 실린더형 저장전극을 형성하고, 상기 코아절연막패턴을 제거한다.
상기 저장전극(16)과 스페이서(18)는 PH3가스를 이용하여 인시튜(in-situ)로 인을 도핑시킨 다결정실리콘층으로 형성하되, 상기 저장전극(16)은 인의 농도가 3.0E20atoms/cc인 다결정실리콘층으로 형성하고, 상기 스페이서(18)는 인의 농도가1E15 ∼ 3E20atoms/cc인 다결정실리콘층으로 형성한다. (도 2a 참조)
그 다음, 상기 저장전극(16) 및 스페이서(18)의 표면에 선택적으로 HSG막(22)을 형성하여 저장전극의 표면적을 증가시킨다. 상기 HSG막(22)은 Si2H6가스를 근원가스로 사용하여 600 ∼ 650℃의 온도에서 100 ∼ 300Å 두께로 성장시킨 후, PH3분위기에서 플라즈마처리하여 상기 HSG막(22)에 인을 도핑시킨다. (도 2b 참조)
다음, 전체표면 상부에 확산방지막으로 제1TaSiN막(24)을 형성한다. 상기 제1TaSiN막(24)은 후속공정으로 형성되는 유전체막과 저장전극간의 확산을 방지한다.
상기 제1TaSiN막(24)은 고상인 TaCl5를 근원물질로 사용하고, SiH4가스와 NH3가스를 반응기체로 사용한 저압화학기상증착(low pressure chemical vapor deposition, 이하 LPCVD라 함)방법으로 100 ∼ 500Å 두께로 증착하고, 상기 제1TaSiN막(24)을 증착한 다음 N2및 H2분위기에서 플라즈마처리하여 조밀화시킨다.
한편, 상기 제1TaSiN막(24)은 근원물질로 유기금속근원물질인 Ta(N(CH3)2)5또는 Ta(N(C2H5)2)5를 사용하고, Si의 근원물질로 SiH4가스를 사용하고, 반응기체로 NH3가스를 이용하여 450 ∼ 600℃의 온도에서 LPCVD방법으로 100 ∼ 500Å 두께로 형성한 다음, N2및 H2분위기에서 저온플라즈마처리하여 조밀화시킨다.
그 후, 상기 제1TaSiN막(24)을 식각하여 저장전극 간에 격리시킨다. (도 2c참조)
그 다음, 상기 제1TaSiN막(24) 상부에 유전체막으로 TaON막(26)을 형성한다.
상기 TaON막(26)은 Ta(OC2H5)5를 근원물질로 사용하고, NH3가스를 반응가스로 사용한 MOCVD(metal organic chemical vapor deposition)방법으로 TaON막(26)을 100 ∼ 120Å 두께로 형성한다. 이때, 상기 TaON막(26)의 조밀화를 위해 먼저 50 ∼ 60Å을 증착한 다음, N2O분위기에서 플라즈마처리한 후 다시 50 ∼ 60Å 두께를 증착한다. (도 2d 참조)
다음, 상기 TaON막(26) 상부에 확산방지막인 제2TaSiN막(28)을 형성한다. 상기 제2TaSiN막(28)은 상기 제1TaSiN막(24)과 같은 방법으로 형성되고, 상기 TaON막(26)과 후속공정으로 형성될 플레이트전극 간의 확산을 방지하기 위해 형성된다.
그 후, 600 ∼ 700℃의 N2분위기에서 급속열처리공정을 실시하여 상기 제2TaSiN막(28), TaON막(26) 및 제1TaSiN막(24)을 치밀화시킨다. (도 2e 참조)
그 다음, 전체표면 상부에 플레이트전극용 도전층을 700 ∼ 1200Å 두께로 형성하고, 플레이트전극으로 예정되는 부분을 보호하는 플레이트전극마스크를 식각마스크로 사용하여 상기 플레이트전극용 도전층, 제2TaSiN막(28) 및 TaON막(26)을 식각하여 플레이트전극(30), 제2TaSiN막패턴 및 TaON막패턴을 형성한다. 이때, 상기 플레이트전극(30)은 상기 저장전극(16)과 같은 물질을 이용하여 형성된다. (도 2f 참조)
상기와 같은 방법은 유전체막으로 Ta2O5막을 이용하는 경우에도 적용할 수 있으며, 충분한 유전율이 확보된 경우 상기 HSG막의 형성공정은 배제할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 다결정실리콘층으로 저장전극을 형성하고, 상기 저장전극의 표면에 선택적으로 반구형 다결정실리콘층(hemispherical silicate glass, HSG)을 형성하여 표면적을 증가시킨 다음, 확산방지막으로 TaSiN막을 형성하고, 유전체막으로 TaON막을 형성한 후, 상기 TaON막 상부에 다시 TaSiN막을 형성한 다음, 플레이트전극을 형성하여 캐패시터를 형성하여 전극물질과 유전체막간의 확산을 효과적으로 방지함으로써 캐패시턴스의 감소 및 누설전류의 발생을 억제하고 TaON막의 유전특성을 향상시켜 표면적을 증가시키기 위한 HSG공정의 의존도를 낯춰 캐패시터간의 공정마진을 확보할 수 있고, 상기 TaON막의 두께조절이 가능해져 상기 TaON막의 파괴전압을 증가시킬 수 있는 이점이 있다.

Claims (6)

  1. 반도체기판 상부에 반구형 다결정실리콘막이 형성된 실린더형 저장전극을 형성하는 공정과,
    전체표면 상부에 확산방지막으로 제1TaSiN막을 형성하는 공정과,
    상기 제1TaSiN막을 식각하여 저장전극간에 격리시키는 공정과,
    전체표면 상부에 유전체막으로 TaON막을 형성하는 공정과,
    상기 TaON막 상부에 확산방지막으로 제2TaSiN막을 형성하는 공정과,
    상기 제2TaSiN막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  2. 제 1 항에 있어서,
    상기 제1TaSiN막 및 제2TaSiN막은 고상인 TaCl5를 근원물질로 사용하고, SiH4가스와 NH3가스를 반응기체로 사용한 LPCVD방법을 이용하여 100 ∼ 500Å 두께로 증착한 다음, N2및 H2분위기에서 저온플라즈마처리하여 조밀화시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 제1TaSiN막 및 제2TaSiN막은 TaN의 근원물질로 유기금속근원물질인Ta(N(CH3)2)5또는 Ta(N(C2H5)2)5를 사용하고, Si의 근원물질로 SiH4가스를 사용하고, 반응기체로 NH3가스를 이용하여 450 ∼ 600℃의 온도에서 LPCVD방법으로 100 ∼ 500Å 두께로 형성한 다음, N2및 H2분위기에서 저온플라즈마처리하여 조밀화시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 TaON막은 Ta(OC2H5)5를 근원물질로 사용하고, NH3가스를 반응가스로 사용한 MOCVD방법을 이용하여 100 ∼ 120Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 제2TaSiN막을 형성한 다음 급속열처리공정을 실시하여 상기 제2TaSiN막, TaON막 및 제1TaSiN막을 치밀화시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 급속열처리공정은 600 ∼ 700℃의 N2분위기에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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