KR100465856B1 - 반도체메모리장치의커패시터제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 분야
반도체 메모리소자 제조.
2. 발명이 해결하려고 하는 기술적 과제
커패시터 스토리지노드 패턴의 측벽이 아무런 보호막없이 노출되어 건식식각시 손상됨으로써 전하저장 능력이 감소되어 소자의 신뢰성을 떨어뜨리는 문제를 해결하기 위함.
3. 발명의 해결방법의 요지
절연막 스페이서를 이용하여 전하저장전극 측벽의 손상을 방지할 수 있도록 함.
4. 발명의 중요한 용도
반도체 메모리 소자의 제조에 이용됨.
Description
본 발명은 반도체 메모리장치의 커패시터 제조방법에 관한 것으로, 특히 HSG(hemispherical grain)을 이용한 미로형(maze) 커패시터의 전하저장전극 형성방법에 관한 것이다.
종래기술에 의한 HSG를 이용한 커패시터 형성방법을 도 1A 내지 도 1D를 참조하여 설명하면 다음과 같다.
먼저, 도 1A와 같이 실리콘기판(1)의 소정의 커패시터 하부구조(도시하지 않음) 형성공정을 실시한 후, 기판 전면에 절연막(2)을 형성하고 이를 선택적으로 식각하여 콘택홀을 형성한다. 이어서 상기 콘택홀을 포함한 절연막(2) 전면에 커패시터의 전하저장전극 형성을 위한 제1도전층(3)으로서, 예컨대 다결정실리콘을 소정두께로 증착한 후, 그위에 다결정실리콘의 식각장벽으로 사용될 산화막(4)을 소정두께로 형성한다. 이어서 상기 산화막(4)상에 감광막을 도포하고 이를 선택적으로 노광 및 현상하여 소정의 커패시터 스토리지노드 패턴(5)을 형성한다.
다음에 도 1B와 같이 상기 감광막패턴(5)을 마스크로 이용하여 상기 산화막(4)과 다결정실리콘층(3)을 차례로 건식식각한 후, 감광막패턴을 제거한다. 이어서 HSG(6)를 소정두께로 증착한다.
다음에 도 1C와 같이 상기 산화막(4)을 전면 건식식각하여 HSG형태에 따라 디파인(define)되도록 한다. 건식식각에 의해 상기 산화막(4)을 식각한 후, 다결정실리콘 식각조건으로 공정조건을 변화시켜 상기 산화막(4)의 사이사이로 드러난 다결정실리콘층(3)을 원하는 깊이만큼 비등방성 식각하여 도 1D와 같이 스토리지노드(3A)을 형성한다.
상기한 종래 기술에서는 다결정실리콘의 식각조건으로 건식식각시 산화막의 사이사이로 드러난 다결정실리콘층(3)을 원하는 깊이만큼 식각하기 위해서는 충분한 식각 타겟(target)을 필요로 하는바, 이 공정에서 이미 형성된 스토리지노드 패턴의 측벽이 아무런 보호막없이 노출되어 건식식각시의 플라즈마내의 여러각도에서 입사되는 전하를 띤 이온과 래디컬(radical)에 너무 많이 노출되어 도 1D에 도시된 바와 같이 원하는 높이의 스토리지노드 패턴이 형성되지 않는다. 이로 인해 커패시터의 전하저장 능력이 감소되어 소자의 신뢰성을 떨어뜨릴 뿐 아니라, 심한 경우에는 소자의 기능에 치명적인 타격을 주게 된다.
본 발명은 절연막 스페이서를 이용하여 스토리지노드 측벽의 손상을 방지할 수 있도록 한 반도체 메모리장치의 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 커패시터 제조방법은 반도체 기판 상에 다결정실리콘층을 형성하는 단계; 상기 다결정실리콘층 상에 산화막을 형성하는 단계; 상기 산화막과 다결정실리콘층을 소정의 커패시터 스토리지노드 패턴으로 패터닝하는 단계; 상기 스토리지노드 패턴 측면에 후속 스토리지노드 형성을 위한 건식식각시 플라즈마 내의 여러 각도에서 입사되는 전하를 띤 이온과 래디컬에 의해 스토리지노드의 측면이 너무 많이 노출되어 어택받는 것을 방지하기 위한 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서가 형성된 기판 전면에 HSG를 증착하는 단계; 상기 HSG 그레인 사이에 노출된 상기 산화막을 건식 식각하는 단계; 상기 산화막의 사이에 노출된 상기 다결정실리콘층을 소정 깊이만큼 비등방성 식각하여 스토리지노드를 형성하는 단계; 및 상기 절연막 스페이서를 제거하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2A 내지 도 2E에 본 발명에 의한 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 도 2A와 같이 실리콘기판(1)의 소정의 커패시터 하부구조(도시하지 않음) 형성공정을 실시한 후, 기판 전면에 절연막(2)을 형성하고 이를 선택적으로 식각하여 전하저장전극 접속을 위한 콘택홀을 형성한다. 이어서 상기 콘택홀을 포함한 절연막(2) 전면에 커패시터의 전하저장전극 형성을 위한 제1도전층(3)으로서, 예컨대 다결정실리콘을 소정두께로 증착한 후, 그위에 다결정실리콘의 식각장벽으로 사용될 산화막(4)을 소정두께로 형성한다. 이어서 상기 산화막(4)상에 감광막을 도포하고 이를 선택적으로 노광 및 현상하여 소정의 커패시터 스토리지노드 패턴(5)을 형성한다.
다음에 도 2B와 같이 상기 감광막패턴(5)을 마스크로 이용하여 상기 산화막(4)과 다결정실리콘층(3)을 차례로 건식식각한 후, 감광막패턴을 제거한 다음, 절연층으로서, 예컨대 산화막(7)을 기판 전면에 소정두께로 형성한다.
다음에 도 2C와 같이 상기 산화막(7)을 마스크없이 건식식각하여 상기 다결정실리콘층(3) 및 산화막(4)패턴 측면에 산화막스페이서(7')를 형성한다. 이어서 기판 전면에 HSG건식식각에 의해 HSG(9)를 소정두께로 증착한다. 이때, HSG의 증착에 의해 상기 다결정실리콘층(3)과 산화막(4)으로 이루어진 패턴의 크기가 증가되어 상기 콘택홀과의 오버랩 마진(overlap margin)이 증가되지만, 반도체 메모리 셀과 셀 사이의 거리가 감소되어 셀간 단락이 유발될 수 있으므로 HSG증착시 적절한 두께선정이 중요하다. 한편, 상기 산화막 스페이서(7')는 인접한 커패시터전극간의 브릿지 발생의 가능성을 배제시키는 역할을 하게 된다.
이어서 도 2D와 같이 상기 HSG(8) 사이에 노출된 산화막(4)을 건식식각한다. 이때, 산화막을 마스크없이 전면식각함으로써 HSG의 그레인 사이사이를 넓게 만들수 있으며, 상기 산화막(4)을 HSG형태에 따라 디파인할 수 있다. 상기 마스크없이 전면식각할때 다결정실리콘 식각조건을 이용하지 않고 산화막 식각조건을 적용하여 식각을 행한다. 상기 HSG 증착후, 전면식각을 행하기 전에 HSG의 일정두께를 산화시켜 산화막의 식각공정을 용이하게 하고, HSG 그레인간의 간격을 조절할 수도 있다.
다음에 도 2E와 같이 상기 산화막(4)의 식각후, 다결정실리콘 식각조건으로 공정조건을 변화시켜 상기 산화막(4)의 사이사이로 드러난 다결정실리콘층(3)을 원하는 깊이만큼 비등방성 식각하여 도 2E와 같이 그 표면이 극대화된 스토리지노드(3B)를 형성한다. 이때, 잔존하는 HSG는 다결정실리콘층(3)이 소정깊이만큼 식각되는 동안 충분히 식각되어 제거될 수 있으며, 산화막스페이서(9)에 의해 스토리지노드의 측벽이 보호되어 그 높이를 그대로 유지시킬 수 있다. 또한, 스토리지노드 패턴 상부에 남아 있는 산화막과 산화막 스페이서는 후속 세정공정에서 쉽게 제거될 수 있으며, 별도의 공정으로 제거하는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 좁은 면적내에서 표면적이 극대화된 커패시터 전극을 형성할 수 있으며, 절연막 스페이서에 의해 스토리지노드 측면이 손상되는 것을 방지할 수 있어 소자의 신뢰성 및 성능을 향상시킬 수 있다.
도 1A 내지 도 1D는 종래기술에 의한 커패시터 전극 형성방법을 도시한 공정순서도,
도 2A 내지 도 2E는 본 발명에 의한 커패시터 전극 형성방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1.반도체기판 2.절연막
3.다결정실리콘층 3B.전하저장전극
4.산화막 5.감광막패턴
7'.산화막 스페이서 8.HSG
Claims (4)
- 반도체 기판 상에 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층 상에 산화막을 형성하는 단계;상기 산화막과 다결정실리콘층을 소정의 커패시터 스토리지노드 패턴으로 패터닝하는 단계;상기 스토리지노드 패턴 측면에 후속 스토리지노드 형성을 위한 건식식각시 플라즈마 내의 여러 각도에서 입사되는 전하를 띤 이온과 래디컬에 의해 스토리지노드의 측면이 너무 많이 노출되어 어택받는 것을 방지하기 위한 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서가 형성된 기판 전면에 HSG를 증착하는 단계;상기 HSG 그레인 사이에 노출된 상기 산화막을 건식식각하는 단계;상기 산화막의 사이에 노출된 상기 다결정실리콘층을 소정 깊이만큼 비등방성 식각하여 스토리지노드를 형성하는 단계; 및상기 절연막 스페이서를 제거하는 단계를 포함하는 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서,상기 HSG 그레인 사이에 노출된 상기 산화막의 건식식각은 마스크없이 전면식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
- 제2항에 있어서,상기 전면식각은 산화막 식각조건을 적용하여 행하는 것을 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서,상기 HSG를 증착하는 단계후에 증착된 HSG를 일정두께만큼 산화시키는 단계가 더 포함되는 것을 반도체 메모리장치의 커패시터 제조방법.
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| JPH07153916A (ja) * | 1993-12-01 | 1995-06-16 | Nec Corp | 半導体装置の製造方法 |
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