KR100274355B1 - 반도체소자의워드라인형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 스플리트 게이트 구조를 갖는 플래쉬 메모리 소자의 제조 공정에서 폴리실리콘층과 실리사이드층으로 이루어지는 워드라인(Word Line)을 형성하는 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
워드라인을 패터닝한 후 잔류되는 폴리실리콘을 제거하기 위하여 비등방성 식각을 실시하는데, 이때 워드라인의 양측 하부에 언더컷(Undercut)이 발생된다. 본 발명은 이러한 언더컷이 발생되도록 않도록 워드라인을 패터닝한다.
3. 발명의 해결 방법의 요지
워드라인을 패터닝하기 위하여 실리사이드층과 폴리실리콘층을 순차적으로 식각하되, 폴리실리콘층의 일부가 잔류되도록 한다. 이후 패터닝된 워드라인의 측벽에 절연막 스페이서를 형성하고 노출된 부분에 잔류된 폴리실리콘층을 제거하기 위한 식각 공정을 실시한다.
4. 발명의 중요한 용도
반도체 메모리 소자의 제조

Description

플래쉬 메모리 소자의 워드라인 형성 방법{Method of forming a word line in a flash memory device}
본 발명은 스플리트(Split) 게이트 구조를 갖는 플래쉬 메모리 소자의 제조에서 워드라인(Word Line)을 형성하는 방법에 관한 것으로, 특히 워드라인의 하부에 발생되는 언더컷(Undercut)을 방지할 수 있도록 한 플래쉬 메모리 소자의 워드라인 형성 방법에 관한 것이다.
일반적으로 스플리트 게이트 구조를 갖는 플래쉬 메모리 소자의 워드라인은 폴리실리콘층과 실리사이드층으로 이루어진다. 이러한 구조의 워드라인은 폴리실리콘(Polysilicon)과 실리사이드(Silicide)를 순차적으로 증착한 후 패터닝하므로써 형성되는데, 워드라인을 패터닝하기 위한 식각 공정시 도전성을 갖는 폴리실리콘이 기판상에 잔류되어 이웃하는 워드라인간의 전기적인 단락을 야기시킨다.
이러한 문제점을 해결하기 위해서는 잔류된 폴리실리콘을 제거하기 위한 추가의 식각 공정을 실시해야 하는데, 이를 위한 종래 플래쉬 메모리 소자의 워드라인 형성 방법을 도 1a 내지 도 1c를 통해 설명하면 다음과 같다.
도 1a는 필드 산화막(2)이 형성된 반도체 기판(1)상에 게이트 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극(도시않됨)이 형성된 상태에서 전체 상부면에 폴리실리콘층(3) 및 실리사이드층(4)을 순차적으로 형성하고 상기 실리사이드층(4)상에 감광막 패턴(5)을 형성한 상태의 단면도로서, 도 1a에는 상기 게이트 전극과 게이트 전극간의 활성영역(Action Region)이 도시된다.
도 1b는 워드라인을 형성하기 위하여 상기 감광막 패턴(5)을 마스크로 이용한 식각 공정을 실시하여 상기 실리사이드층(4) 및 폴리실리콘층(3)을 순차적으로 패터닝한 상태의 단면도인데, 이때 상기 폴리실리콘층(3)이 완전히 식각되지 않음에 따라 워드라인과 워드라인간에 폴리실리콘 잔류물(3A)이 남게 된다.
도 1c는 상기 폴리실리콘 잔류물(3A)을 제거하기 위하여 비등방성 식각 공정을 실시한 상태의 단면도인데, 상기 폴리실리콘 잔류물(3A)을 완전히 제거하기 위한 과도식각에 의해 폴리실리콘층(3)과 실리사이드층(4)으로 이루어지는 워드라인(10)의 양측 하부에 언더컷(6)이 발생된다.
그러므로 이러한 언더컷(6)의 발생에 의해 워드라인의 형태(Profile)가 불량해지며, 메모리 셀의 전기적 특성이 저하되는 문제점이 발생된다.
따라서 본 발명은 실리사이드층과 폴리실리콘층을 순차적으로 식각하되, 폴리실리콘층의 일부가 잔류되도록 하고 패터닝된 워드라인의 측벽에 절연막 스페이서를 형성한 다음 잔류된 폴리실리콘층을 제거하기 위한 식각 공정을 실시하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 소자의 워드라인 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 필드 산화막이 형성된 반도체 기판상에 플로팅 게이트 및 콘트롤 게이트의 형성이 완료된 상태에서 전체 상부면에 제 1 도전층, 제 2 도전층 및 반사방지막을 순차적으로 형성하는 단계와, 상기 반사방지막, 제 2 도전층 및 제 1 도전층을 순차적으로 식각하되, 상기 제 1 도전층의 일부가 잔류되도록 하는 단계와, 상기 감광막 패턴을 제거한 후 패터닝된 상기 반사방지막, 제 2 도전층 및 제 1 도전층의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 반사방지막 및 절연막 스페이서를 마스크로 이용한 식각 공정을 실시하여 노출된 부분에 잔류된 상기 제 1 도전층을 제거하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 필드 산화막
3 및 13: 폴리실리콘층 3A 및 13A: 폴리실리콘 잔류물
4 및 14: 실리사이드층 5 및 16: 감광막 패턴
6: 언더컷 15: 반사방지막
17: 절연막 17A: 절연막 스페이서
10 및 20: 워드라인
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 스플리트 게이트 구조를 갖는 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 필드 산화막(12)이 형성된 반도체 기판(11)상에 게이트 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극(도시않됨)이 형성된 상태에서 전체 상부면에 폴리실리콘층(13), 실리사이드층(14) 및 반사방지막(15)을 순차적으로 형성하고 상기 반사방지막(15)상에 감광막 패턴(16)을 형성한 상태의 단면도로서, 상기 반사방지막(15)은 질화물로 형성된다. 참고로 상기 도 2a에는 상기 게이트 전극과 게이트 전극간의 활성영역이 도시된다.
도 2b는 워드라인을 형성하기 위하여 상기 감광막 패턴(16)을 마스크로 이용한 식각 공정을 실시하여 상기 반사방지막(15), 실리사이드층(14) 및 폴리실리콘층(13)을 순차적으로 패터닝한 후 전체 상부면에 절연막(17)을 형성한 상태의 단면도로서, 상기 식각 공정시 상기 폴리실리콘층(13)의 일부가 잔류되도록 한다. 즉, 상기 식각 공정 후 상기 반도체 기판(11) 및 필드 산화막(12)상에는 폴리실리콘 잔류물(13A)이 남게 된다. 여기서 상기 절연막(17)은 폴리실리콘 또는 산화물로 형성된다.
도 2c는 상기 절연막(17)을 스페이서 식각하여 패터닝된 상기 반사방지막(15), 실리사이드층(14) 및 폴리실리콘층(13)의 측벽에 절연막 스페이서(17A)가 형성되도록 한 상태의 단면도이다.
도 2d는 습식 또는 건식 식각 방법을 이용하여 노출된 부분의 폴리실리콘 잔류물(13A)을 제거한 상태의 단면도로서, 상기 반사방지막(15) 및 절연막 스페이서(17A)가 식각 마스크 역할을 하여 폴리실리콘층(13)과 실리사이드층(14)으로 이루어진 워드라인(20)의 손실이 방지된다. 또한, 이때 상기 식각 공정이 과도하게 실시되더라도 상기 절연막 스페이서(17A) 하부에 일부 잔류된 폴리실리콘 잔류물(13A)에 의해 상기 워드라인(20) 하부의 손실이 방지된다.
상술한 바와 같이 본 발명은 실리사이드층과 폴리실리콘층을 순차적으로 식각하되, 폴리실리콘층의 일부가 잔류되도록 하고 패터닝된 워드라인의 측벽에 절연막 스페이서를 형성한다. 그리고 잔류된 폴리실리콘층을 제거하기 위한 식각 공정을 실시한다. 따라서 폴리실리콘 잔류물을 제거하기 위한 식각 공정시 과도 식각이 실시되더라도 워드라인 양측 하부의 손실로 인한 언더컷의 발생이 방지되며, 폴리실리콘 잔류물의 완전한 제거가 이루어진다. 그러므로 워드라인의 형태가 양호하게 유지되며, 폴리실리콘 잔류물로 인한 워드라인간의 전기적 단락이 방지되어 소자의 전기적 특성 및 신뢰성이 향상된다.

Claims (6)

  1. 필드 산화막이 형성된 반도체 기판상에 플로팅 게이트 및 콘트롤 게이트의 형성이 완료된 상태에서 전체 상부면에 제 1 도전층, 제 2 도전층 및 반사방지막을 순차적으로 형성하는 단계와,
    상기 반사방지막, 제 2 도전층 및 제 1 도전층을 순차적으로 식각하되, 상기 제 1 도전층의 일부가 잔류되도록 하는 단계와,
    상기 감광막 패턴을 제거한 후 패터닝된 상기 반사방지막, 제 2 도전층 및 제 1 도전층의 측벽에 절연막 스페이서를 형성하는 단계와,
    상기 반사방지막 및 절연막 스페이서를 마스크로 이용한 식각 공정을 실시하여 노출된 부분에 잔류된 상기 제 1 도전층을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전층은 실리사이드로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 절연막은 폴리실리콘 및 산화물중 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 반사방지막은 질화물로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
  6. 제 1 항에 있어서,
    잔류된 상기 제 1 도전층은 습식 및 건식중 어느 하나의 식각 방식으로 제거되는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 형성 방법.
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