KR100204018B1 - 반도체 소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 전하저장 용량을 극대화시킬 수 있는 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 소정의 하부층 공정이 완료된 기판상에 절연막을 형성한 다음, 상기 절연막을 관통하여 예정된 부위의 상기 기판상에 콘택되는 전하저장전극 형성방법에 있어서, 상기 절연막 상부에 제1전도막을 형성하는 제1단계; 상기 제1전도막 상부에 습식식각 선택비가 서로 다른 절연층을 적어도 2층 이상 적층하는 제2단계; 상기 제2단계 후 상기 절연층 상부에 전하저장전극 패턴형성을 위한 마스크로 사용될 감광막패턴을 형성하는 제3단계; 상기 감광막패턴을 식각마스크로 하여 식각하되,습식식각 속도의 차이를 이용하여 식각하는 제4단계; 상기 제1단계 내지 제4단계에 의한 구조 전체 상부에 제2전도막을 형성하는 제5단계; 및 마스크 없이 상기 제1 및 제2전도막을 건식식각한 후 상기 제1 및 제2전도막 내부의 상기 절연층을 습식식각으로 제거하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 전하저장전극 형성방법

제la도 내지 제ld도는 본 발명의 일 실시예에 따른 전하저장전극 형성과정을 나타내는 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : BPSG막 2, 6 : 폴리실리콘막

3 : PSG 4 : PETEOS막

5 : 감광막패턴

본 발명은 반도체 소자 제조공정 중 전하저장전극 형성방법에 관한 것으로, 특히 전하저장전극의 표면적을 증대시키기 위한 방법에 관한 것이다.

반도체 소자의 집적도가 증대됨에 따라 주어진 셀 내에서 전하저장용량을 증대시키기 위해 전하저장전극의 표면적을 극대화시키기 위한 여러가지 연구가 진행중이다.

이를 위해 종래에는 전하저장전극용 전도막 상부에 절연막을 형성한 다음, 상기 절연막을 건식식각한 후 전도막을 1차로 식각하여 패턴을 형성하는 방법이 주된 기술로서, 상기 절연막 건식식각시 그 측벽에 폴리머가 형성되어 하부의 전도막 식각시 마스크 역할을 한다.

그러나, 상기 종래기술은 폴리머가 절연막과 전도막과의 경계에 턱을 생기게 하는 원인으로 작용함으로 인해 상기 공정을 완료한 후에 폴리머 제거단계인 습식식각을 행한 후에 기 형성된 턱이 여기에서 더욱 커지게 되어 그 상부에 2차로 전도막을 증착할 경우 이 턱으로 인하여 2차 전도막 증착시 패턴형성이 원할하지 못하다.

또한, 마스크 없이 건식식각하여 전하저장전극용 전도막 스페이서를 형성할 경우 펜스(pence) 등과 같은 날카로운 부분이 생겨 이후 진행된 유전물질들이 전하를 저장하는 능력을 상실하게 되는 등 치명적인 결함을 유발하게 된다.

또한, 절연막 측벽의 스페이서의 높이에 따라 전하저장 용량이 결정되므로 식각을 충분히 할 수가 없으며 이로 인해 소자내에서 브릿지를 유발하는 요인으로 작용하는 등 여러 가지 문제점을 안고 있다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 전하저장전극 패턴형성시 전하저장전극 자체에 턱이 생기는 것을 방지하기 위한 반도체 소자의 전하저장전극 형성방법을 제공하는 데 그 목적이 있다.

또한, 본 발명은 공정단계는 줄이면서 전하저장 용량을 극대화시킬 수 있는 반도체 소자의 전하저장전극 형성방법을 제공함을 다른 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 소정의 하부층 공정이 완료된 기판 상에 절연막을 형성한 다음, 상기 절연막을 관통하여 예정된 부위의 상기 기판상에 콘택되는 전하저장전극 형성방법에 있어서, 상기 절연막 상부에 제1전도막을 형성하는 제1단계; 상기 제1전도막 상부에 습식식각 선택비가 서로 다른 절연층을 적어도 2층 이상 적층하는 제2단계; 상기 제2단계 후 상기 절연층 상부에 전하저장전극 패턴형성을 위한 마스크로 사용될 감광막패턴을 형성하는 제3단계; 상기 감광막패턴을 식각마스크로 하여 식각하되, 습식식각 속도의 차이를 이용하여 식각하는 제4단계; 상기 제1단계 내지 제4단계에 의한 구조 전체 상부에 제2전도막을 형성하는 제5단계; 및 마스크 없이 상기 제1 및 제2전도막을 건식식각한 후 상기 제1 및 제2전도막 내부의 상기 절연층을 습식식각으로 제거하는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제1a도 내지 제1d도를 참조하여 본 발명의 실시예를 상술한다.

먼저, 제1a도는 소정의 하부층 공정이 완료된 기판(도시하지 않음)상에 절연막으로 BPSG막(1)을 형성한 다음,상기 BPSG막(1)을 관통하여 예정된 부위의 상기 기판상에 콘택되는 전하저장전극용 제1전도막으로 폴리실리콘막(2)을 증착한다. 계속해서, 상기 폴리실리콘막(2) 상부에 절연막으로 PSG막(3), PETEOS막(4)을 차례로 증착한 다음, 상기 PETEOS막(4) 상부에 전하저장전극 패턴형성을 위한 마스크로 사용될 감광막패턴(5)을 형성한다.

이어서, 상기 감광막패턴(5)을 식각마스크로 하여 습식식각함으로써 제1b도와 같은 단면을 형성한다. 이때, 습식식각함으로써 상기 PETEOS막(4)의 손실을 방지하고, 습식식각 속도의 차이를 이용하여 도시된 바와같이 패턴의 측면을 계단모양으로 형성할 수 있다.

다음으로,제1c도에서 상기 습식식각에 의해 형성된 구조 전체 상부에 제2전도막으로 다시 폴리실리콘막(6)을 증착한다.

끝으로, 마스크 없이 건식식각하여 상기 PSG막(3) 측벽에 스페이서를 형성하는 동시에 BPSG막(1) 상부에 증착된 제1 및 제2전도막인 폴리 실리콘막(2,6)을 식각한 후 상기 제1 및 제2전도막 내부의 상기 BPSG막(1)과 PSG막(3)을 습식식각으로 제거함으로써 제1d도에 도시된 바와같이 턱이 형성되지 않은 전하저장전극을 형성할 수 있다.

상기와같이 이루어지는 본 발명은 습식식각 속도의 차이가 있는 절연막을 다단계로 형성하여 제2전도막 스페이서 형성시 제1전도막을 동시에 식각함으로써 전하전극자체에 턱이 발생하는 것을 방지할 수 있고 따라서, 패턴형성이 용이하다.

또한, 본 발명은 공정단계는 줄이면서도 전하저장 용량을 극대화시킬 수 있는 효과를 갖는다.

Claims (3)

1. 소정의 하부층 공정이 완료된 기판 상에 절연막을 형성한 다음, 상기 절연막을 관통하여 예정된 부위의 상기 기판상에 콘택되는 전하저장 전극 형성방법에 있어서, 상기 절연막 상부에 제1전도막을 형성하는 제1단계; 상기 제1전도막 상부에 습식식각 선택비가 서로 다른 절연층을 적어지고 2층 이상 적층하는 제2단계; 상기 제2단계 후 상기 절연층 상부에 전하저장전극 패턴형성을 위한 마스크로 사용될 감광막패턴을 형성하는 제3단계; 상기 감광막패턴을 식각마스크로 하여 식각하되, 습식식각 속도의 차이를 이용하여 식각하는 제4단계; 상기 제1단계 내지 제4단계에 의한 구조 전체 상부에 제2전도막을 형성하는 제5단계; 및 마스크 없이 상기 제1 및 제2전도막을 건식식각한 후 상기 제1 및 제2전도막 내부의 상기 절연층을 습식식각으로 제거하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 습식식각 선택비가 서로 다른 절연층은 PSG막과 PETEOS막의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
3. 제2항에 있어서,상기 제6단계의 건식식각으로 상기 PSG막 측벽에 스페이서를 형성하는 동시에 상기 절연막 상부에 증착된 제 1 및 제2전도막을 식각하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.