KR20020043674A - 반도체 소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 전하저장전극 형성방법에 관한 것으로, 특히 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치 공정을 적용하여 전하전장전극간에 발생되는 브리지를 방지 할 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 소자의 전하저장전극 형성방법{Method for forming the storage node of semiconductor device}

본 발명은 전하저장전극 형성방법에 관한 것으로, 보다 상세하게는 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치(over etch) 공정을 적용하여 전하저장전극간에 발생되는 브리지(bridge)를 방지할 수 있는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법에 관한 것이다.

일반적으로, 현재 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터가 각각 하나씩으로 구성된 셀 구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다.

그러나 소자의 고집적화가 빠른 속도로 진행됨에 따라 셀을 이루고 있는 트랜지스터와 캐패시터 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.

종래기술에 따른 반도체 소자의 전하저장전극 형성방법은 전하저장전극용 도전층의 상부를 분리하여 실린더형 저장전극의 상부 공간에 준안정 폴리실리콘을 생성하여 전하저장전극의 표면적을 증가시키는 효과는 있으나, 준안정 폴리실리콘에 의해 공간마진이 부족하여 인접하는 전하저장전극과 브리지를 발생할 수 있는 문제점이 있다.

또한, 폴리막 식각 공정시 전하저장전극의 상부가 손실되고 그로 인하여 전하저장전극의 높이가 낮아져 정전용량이 감소되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의목적은 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치 공정을 적용하여 전하전장전극간에 발생되는 브리지를 방지하도록 하는 것이 목적이다.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 나타낸 도면이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체 기판 110 : 폴리막

120 : 감광막 130 : 탄소막

140 : 준안정폴리실리콘막

상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 스토리지 노드 에치 후 폴리막을 적층한 결과물 상에 감광막을 도포하는 단계와, 상기 결과물상의 감광막을 식각하는 공정을 진행하는 단계와, 상기 결과물 상의 폴리막을 식각하는 공정을 진행하는 단계와, 상기 결과물 상에 폴리 오버 에치 백 공정을 진행하는 단계와, 상기 결과물 상의 돌출된 폴리막에 탄소막을 생성하는 단계와, 상기 폴리막 내의 감광막을 제거하는 단계와, 상기 폴리막의 표면에 준안정폴리실리콘을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법을 제공한다.

본 발명은 상기 감광막 식각공정 시 주변회로부의 감광막이 모두 제거되는 시점까지 식각공정을 진행하며, 상기 모든 식각은 인시투(INSITU)로 진행하는 것을 특징으로 한다.

또한, 상기 폴리 오버 에치 백(over etch back) 공정 시 C₄F₈가스를 이용하며, 이 C₄F₈가스는 CF₄또는 F₂가스로 분리되고, 나머지 C₂는 탄소막을 형성시키는것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 나타낸 도면이다.

도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(100) 상에 스토리지 노드 에치 후 폴리막(110)을 적층한 결과물 상에 감광막(120)을 도포한다.

이때, 상기 감광막(120) 도포 시에 셀부(A)와 주변회로부(B)의 단차를 줄이기 위하여 두껍게 도포한다.

그리고, 도 1b에 도시된 바와 같이, 상기 결과물상의 감광막(120)을 주변회로부(B)의 감광막(120)이 모두 제거되는 시점까지 식각하며, 감광막(120)이 두껍게 도포되어 있으므로 주변회로부(B)의 감광막(120)을 모두 제거하기 위해 식각장치로 앤드 오브 포인트(End Of Point : EOP)를 이용하여 정확한 타아겟(target)을 정하여 진행하도록 한다.

그러면, 상기 주변회로부(B)의 감광막(120)은 모두 제거되고, 셀부(A)의 감광막(120)은 스토리지 노드 내부에 잔류하게 된다.

이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상의 폴리막(110)을 감광막(120)과 식각선택비가 1 : 1로 하여 식각한다.

이때, 상기 식각선택비를 1 : 1로 하여 감광막 손실과 폴리막 손실을 동일하게 발생하도록 하는 이유는 EOP 사용시 주변회로부(B)에 감광막(120)이 잔류할 가능성이 높으므로 폴리막(110) 식각시 식각선택비가 높으면 주변회로부(B)의 잔류된 감광막(120)이 마스크 역할을 하여 폴리막(110)이 식각되지 않을 수 있어서, 주변회로부(B)의 감광막(120)과 폴리막(110)을 모두 제거하기 위해서이다. 단, 폴리막(110) 식각시 주변회로부(B)의 폴리막(110)이 모두 제거되는 시점에서 10% 이상 과도 식각되지 않도록 진행해야 한다.

도 1d에 도시된 바와 같이, 상기 주변회로부(B)의 폴리막(110)이 모두 제거된 결과물 상에 아웃 페이스 펄스 모듈레이션(out phase pulse modulation)으로 폴리 오버 에치 백(over etch back) 공정을 진행한다.

이때, 상기 아웃 페이스 펄스 모듈레이션(out phase pulse modulation)은 이방성 식각특성이 등방성 식각특성에 비해 높으므로 폴리막 식각 시 잔류된 폴리막(110)을 제거할 수 있다.

또한, 상기 폴리 오버 에치 백 공정 시 C₄F₈가스를 이용하며, 이 C₄F₈가스는 이온 반발력의 증가로 휘발성이 강한 CF₄와 F₂가스로 분리되고, 나머지 C₂는 돌출된 폴리막에 탄소막(130)을 형성하여 후속공정인 준안정폴리실리콘막 형성 시 측면식각을 방지할 뿐만 아니라 준안정폴리실리콘막의 형성을 저지하여 미세하게 형성되도록 한다.

그리고, 도 2e에 도시된 바와 같이, 상기 스토리지 노드 내부에 잔류된 감광막(120)을 제거한다.

계속하여, 도 2f에 도시된 바와 같이, 상기 외부에 드러난 폴리막(110)에 준안정폴리실리콘막(140)을 형성한다.

이때, 상기 준안정폴리실리콘막(140)은 돌출된 부위(C)의 폴리막(110)에는 미세하게 형성되고, 스토리지 노드 내의 폴리막(110)에는 정상적으로 형성된다.

그러므로, 본 발명에 따른 전하저장전극 형성방법을 적용하면, 상기 전하저장전극 간의 공간을 쉽게 확보할 수 있어 전하저장전극 간의 브리지를 방지할 수 있으며, 반도체 소자의 수율증대에 크게 기여할 수 있다.

따라서, 상기한 바와 같이, 본 발명에 따른 전하저장전극 형성방법을 이용하게 되면, 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치 공정을 적용하여 전하전장전극간에 발생되는 브리지를 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (6)

1. 셀부와 주변회로부를 형성하는 반도체 소자에 있어서,

   소정의 하부구조를 가지고 있는 반도체기판 상에 스토리지 노드 에치 후 폴리막을 적층한 결과물 상에 주변회로부의 단차를 줄이도록 감광막을 도포하는 단계와;

   상기 결과물상의 감광막을 식각하는 공정을 진행하는 단계와;

   상기 결과물 상의 폴리막을 식각하는 공정을 진행하는 단계와;

   상기 결과물 상에 폴리 오버 에치 백 공정을 진행하여 내측 모서리를 라운드지게 형성하는 단계와;

   상기 결과물 상의 돌출된 폴리막에 탄소막을 형성하는 단계와;

   상기 폴리막 내의 감광막을 제거하는 단계와;

   상기 폴리막의 표면에 준안정폴리실리콘을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
2. 제 1항에 있어서, 상기 감광막 식각공정 시 주변회로부의 감광막이 모두 제거 되는 시점까지 식각공정을 진행하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
3. 제 1항에 있어서, 상기 감광막과 폴리막의 식각 선택비가 1 : 1인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
4. 제 1항에 있어서, 상기 폴리 오버 에치 백 공정 시 C₄F₈가스를 이용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
5. 제 4항에 있어서, 상기 C₄F₈가스는 CF₄또는 F₂가스로 분리되며, 나머지 C₂는 탄소막을 형성시키는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
6. 제 1항에 있어서, 상기 모든 식각은 인시투로 진행하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.