KR100428789B1 - 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법 - Google Patents

금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법 Download PDF

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Abstract

구리배선층과 MIM형 캐퍼시터를 가지는 반도체 장치 및 그 형성 방법이 개시된다. 본 장치는, 제1 구리층을 구비하여 이루어진 하부 전극, 하부 전극을 덮는 제1 절연막, 제1 절연막에 하부 전극을 적어도 일부 드러내도록 형성된 윈도우홈, 윈도우홈의 측벽과 저면을 커버하도록 차례로 형성된 하부 베리어 전극, 유전막, 상부 베리어 전극으로 이루어지는 캐퍼시터, 윈도우 홈의 캐퍼시터 내측 잔여 공간을 채우며 제2 구리층으로 이루어지는 중간 전극, 중간 전극 위로 형성된 제2 절연막, 제2 절연막에 중간 전극의 일부를 드러내도록 형성된 연결 홀, 연결 홀을 채우며 제3 구리층을 구비하여 이루어지는 연결 콘택 플러그, 연결 콘택 플러그와 접속되도록 연결 콘택 플러그 위에 형성되며 제4 구리층을 포함하여 이루어지는 상부 전극이 구비되어 이루어진다.

Description

금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법 {Semiconductor device having capacitor of metal/insulator/metal structure and method of forming the same}
본 발명은 금속/절연체/금속(MIM:Metal Insulator Metal) 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 다층 구리배선과 MIM 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치의 MIM 캐퍼시터 구조는 아날로그 신호를 사용하는 장비의 아날로그 디지탈 전환 및 디지탈 아날로그 전환 기능과 관련한 반도체 장치에서 많이 사용된다. 아날로그 신호와 디지탈 신호 사이의 변환을 위해서는 캐퍼시터와 저항이 필요하며, 정보 신호 처리량을 늘리기 위해 비트 수가 높은 신호를 사용할수록 신호를 처리하는 반도체 장치는 신호의 형태에 대한 높은 변별력을 가져야 한다. 이때 반도체 장치의 변별력은 신호 처리의 기준이 안정됨을 전제로 하는 것이다. 가령, 반도체 장치의 캐퍼시터 소자가 전압이나 온도 같은 변수들에 따라 정전 용량에 차이를 보인다면 신호의 정확한 판별과 처리는 불가능하게 된다.
그런데, 반도체를 캐퍼시터 전극으로 사용할 경우, 유전막이 닿은 경계를 통한 전하 누출이 쉽게 이루어질 수 있고, 반도체의 온도 및 전압 의존성으로 인하여 정전 용량이 큰 범위에서 변하게 된다. 따라서, 반도체가 전극으로써 유전막과 닿는 구조의 캐퍼시터는 고도의 정밀성과 안정성을 요청하는 반도체 장치에서 사용되기 어렵다. 따라서, 아날로그용 반도체 장치와 같은 반도체 장치에서는 디램 같은 고집적 메모리 장치와 다른 이유로 캐퍼시터 소자에 MIM 구조를 주로 채택한다.
MIM 캐퍼시터는 알미늄 배선을 다층으로 형성하면서 상층 배선, 비아, 하층 배선 형성과 함께 캐퍼시터 하부 전극 및 상부 전극을 형성하는 방법이 많이 사용된다. 도1은 통상의 알미늄 캐퍼시터 및 알미늄 상하층 배선이 형성된 상태를 나타내는 측단면도이다. 도1을 참조하여 설명하면, 알미늄으로 하부 전극(11) 및 하층 배선(13) 위에 층간 절연막(15)을 적층한다. 층간 절연막(15)에 하부 전극(11)을노출시키는 윈도우 홈을 형성한다. 전면에 유전막(17)을 콘포말하게 적층하고, 하층 배선(13)을 노출시키는 비아 콘택 홀을 형성한다. 알미늄층을 적층하고 패터닝하여 상부 전극(19)과 상층 배선(21) 및 비아 콘택(23)을 형성한다.
최근, 반도체 장치의 신호에 대한 변별력과 안정성을 높이기 위해 알미늄에 비해 저항이 낮고, 높은 변별력을 가질 수 있는 구리를 배선층 및 캐퍼시터 전극 소재로 사용하는 방법이 개발되고 있다. 구리를 배선 재료로 사용할 경우, 캐퍼시터 전극도 구리를 이용하여 형성할 것이 요청된다. 그러나, 구리는 패터닝을 위한 통상의 식각이 매우 곤란하다. 따라서, 구리 배선은 절연막에 배선을 위한 홈을 형성하고, 홈을 채우도록 구리를 적층한 뒤, CMP를 사용하여 홈 외의 곳에 구리를 제거하는 다마신 방법을 주로 사용하여 형성하게 된다. 또한, 구리는 확산을 통해 인근 층간 절연막을 오염시키고 기능상 문제를 초래하므로 베리어막으로 커버될 필요가 있다. 결과적으로, 구리를 전극으로 사용하는 경우, 알미늄 재료를 사용하면서 배선과 함께 캐퍼시터 상부 전극 및 하부 전극을 형성하는 종래의 MIM 캐퍼시터 형성 공정을 적용하기 어렵다.
도2는 구리 배선을 사용하는 반도체 장치에서 구리 전극으로 MIM 캐퍼시터를 형성할 때의 대향 전극의 평탄화 어려움을 해결하기 위해 사용된 MIM 캐퍼시터 형성예의 단면을 나타내는 도면이다. (M. Armacost et al.,A High Reliability Metal Insulator Metal Capacitor for 0.18um Copper Technology, 2000, IEEE)
이런 구조에서는 기판(30)에 캐퍼시터가 형성되고, 캐퍼시터는 하부와 상부의 질화막들(31,33)로 싸여 있다. 캐퍼시터(43)는 베이스 산화막(35), 하부전극(37), 유전막(39), 면적이 하부 전극에 비해 상대적으로 작은 상부 전극(41)으로 이루어지며, 캐퍼시터 상하부 전극(37,41)은 TiN 등 얇은 금속계열 막으로 형성된다. 상부 질화막들(31,33) 위에 층간 절연막(45)이 형성되고, 층간 절연막(45) 위로 그루브와 콘택 홀을 형성한 뒤 베리어 메탈(47)과 구리층(49)을 채운다. CMP를 통해 배선을 분리하면 그루브와 콘택 홀을 채우는 베리어 메탈(47)과 구리층(49)으로 이루어진 배선들이 콘택 플러그를 통해 각각 상부 및 하부 전극(37,41)과 연결된다.
그러나, 이런 구조에서는 캐퍼시터 형성을 위해 2개 이상의 노광 공정이 필요하고, 콘택 부위에 적층 구조가 복잡해져 콘택 홀 형성이 어려워지는 단점이 있다. 또한, 캐퍼시터를 위한 다중막 적층으로 기판 전반에 단차가 발생하며, 이를 해소하기 위해 CMP 공정이 필요한 단점이 있다.
도3 내지 도6은 구리를 사용하는 MIM 캐퍼시터를 배선과 함께 형성하는 다른 종래의 방법을 나타낸다. 기판에 형성된 절연막(51)에 다마신 공정으로 하부 전극(53)과 하부 배선(55)을 형성하고, 층간 절연막(57)을 형성한다. 층간 절연막(57) 패터닝을 통해 콘택 홀(61)과 윈도우 홈(63)을 형성하고, 유전막(59)을 적층한다(도3 참조). 층간 절연막(57) 상부에 미도시된 포토레지스트 패턴을 이용하여 상부 배선을 위한 그루브(65)를 형성한다(도4 참조). 도전층을 그루브(65)와 콘택 홀(61)및 윈도우 홈(63)에 도전층을 채워 상부 전극(66), 중간 배선(67) 및 콘택 플러그(68)를 형성한다(도5 참조). 이어서, 다른 층간 절연막(71) 적층과 패터닝, 상부 배선층 적층과 패터닝을 통해 상부 콘택 플러그(73)와 상부 배선(72)이이루어진다.
이런 방법에 의하면, 도3에서 도4로 진행하는 과정에서 중간 배선을 위한 그루브를 선택적으로 식각 형성하므로 캐퍼시터 부분의 홀에는 저면에 유전막이 잔류되도록 한다. 따라서, 배선의 비아 콘택과 캐퍼시터 상부 전극을 함께 형성할 수 있다.
그러나, 이런 구성에서는 비아 콘택 홀이 일정 깊이를 유지하여야 한다. 따라서, 비아 콘택 홀 등을 형성하는 식각 과정에서 하부 배선 및 전극이 손상되기 쉽고, 콘택 홀 가로세로비가 커서 콘택 홀을 배선 금속으로 채우기 어려워진다. 또한, 비아 콘택 홀을 채울 때 배선용 구리의 적층에 앞서 베리어 메탈층을 통상 형성하므로 비아 콘택 홀 측벽에 남는 유전막은 콘택 채움성을 나쁘게 하거나 콘택 홀 폭을 크게 하는 요인이 된다. 그리고, 비아 콘택 홀 저면에 유전막이 완전히 제거되지 않으면 콘택 저항을 증가시키는 문제가 있다.
본 발명은 상술한 바와 같이 구리를 전극으로 사용하는 MIM 캐퍼시터를 가진 반도체 장치를 형성하는 과정에서의 문제점을 해결하기 위한 것으로, 우선, 알미늄에 비해 저항이 낮은 구리를 배선층 및 전극 소재로 사용함으로써 구리 캐퍼시터의 이점을 가지면서, 그 형성 상의 단점을 줄일 수 있는 MIM 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
즉, 본 발명은 온도 변화 및 사용 전압 변이에 따른 특성 변화를 줄일 수 있는 MIM 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은, 동시에, 노광 공정을 줄여 공정을 간단하게 할 수 있는 MIM 캐퍼시터 구조를 가지는 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 알미늄 캐퍼시터 및 알미늄 상하층 배선이 형성된 상태를 나타내는 측단면도이다.
도2는 종래의 구리 배선을 사용하는 반도체 장치에서 구리 전극으로 MIM 캐퍼시터를 형성한 예의 단면을 나타내는 도면이다.
도3 내지 도6은 종래의 구리 배선을 사용하는 반도체 장치에서 MIM 캐퍼시터를 배선과 함께 형성하는 다른 방법예를 나타내는 공정 단면도들이다.
도7 내지 도12는 본 발명의 구리 배선을 사용하는 반도체 장치에서의 MIM 캐퍼시터를 형성하는 방법의 일 실시예를 나타내는 공정 단면도들이다.
도13 내지 도15는 본 발명의 다른 실시예를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명 반도체 장치는, 제1 구리층을 구비하여 이루어진 하부 전극, 하부 전극을 덮는 제1 절연막, 제1 절연막에 하부 전극을 적어도 일부 드러내도록 형성된 윈도우홈, 윈도우홈의 측벽과 저면을 커버하도록 차례로 형성된 하부 베리어 전극, 유전막, 상부 베리어 전극으로 이루어지는 캐퍼시터, 윈도우 홈의 캐퍼시터 내측 잔여 공간을 채우며 제2 구리층으로 이루어지는 중간 전극, 중간 전극 위로 형성된 제2 절연막, 제2 절연막에 중간 전극의 일부를 드러내도록 형성된 연결 홀, 연결 홀을 채우며 제3 구리층을 구비하여 이루어지는 연결 콘택 플러그, 연결 콘택 플러그와 접속되도록 연결 콘택 플러그 위에 형성되며 제4 구리층을 포함하여 이루어지는 상부 전극을 구비한다.
본 발명에서 캐퍼시터 전극 및 배선이 함께 이루어지는 것이 바람직하며, 가령, 상기 하부 전극과 함께 형성되는 하부 배선, 상기 상부 전극과 함께 형성되는 상부 배선 및 상기 하부 배선과 상기 상부 배선을 연결하며, 상기 연결 콘택 플러그와 함께 상기 제3 구리층을 구비하여 이루어지는 비아 콘택 플러그가 구비될 수 있다.
본 발명의 장치에서, 제1 절연막의 하부는 하부 전극 및 하부 배선과 맞닿는 절연성 베리어막으로 이루어지는 것이 바람직하며, 제2 절연막의 하부는 중간 전극과 맞닿는 절연성 베리어막으로 이루어지는 것이 바람직하다. 이때, 절연성 베리어막은 실리콘 질화막, 실리콘 탄화막 등으로 이루어질 수 있고, 통상 200 내지 1000 옹스트롬 두께로 이루어진다.
또한, 제1 절연막과 상기 제2 절연막은 바람직하게는 FSG(Fluoro Silicate Glass)막 혹은 블랙 다이아몬드막을 구비하여 이루어질 수 있다. 이들 막은 비유전율이 낮아 기생 캐피서터의 형성을 억제할 수 있다.
본 발명에서 통상적으로, 연결 콘택 플러그, 비아 콘택 플러그은 동일한 구성층의 동일한 구조로 이루어지며, 상부 전극 및 상부 배선도 동일한 구성층 및 동일한 구조로 이루어진다. 특히, 듀얼 다마신 공정을 이용할 경우, 이들 연결 콘택 플러그, 비아 콘택 플러그, 상부 전극 및 상부 배선은 동일한 구리층 및 베리어 메탈층을 포함하도록 이루어질 수 있다.
본 발명에서 상부 전극은 연결 콘택 플러그가 형성된 기판 위로 제3 절연막을 형성하는 단계와, 제3 절연막에 다마신 공정을 통해 연결 콘택 플러그를 드러내는 그루브를 형성하고, 그루브에 구리층을 포함하는 도전막을 채워넣는 단계를 통해 형성할 수 있다.
본 발명에서 상부 및 하부 베리어 전극은 티타늄질화막, 탄탈륨질화막, 탄탈륨실리콘질화막, 티타늄실리콘질화막, 텅스텐질화막 가운데 하나 또는 이들 막들의 조합으로 형성할 수 있다. 이때, 상부 및 하부 베리어 전극은 300 내지 1500 옹스트롬 두께를 가지도록 형성할 수 있다.
또한, 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막, 알미늄 산화막, 탄탈륨산화막 가운데 하나를 사용하여, 혹은, 이들 막을 조합하여 형성할 수 있으며, 유전막 전체의 두께는 대개 200 내지 1000 옹스트롬으로 형성할 수 있다.
본 발명에서 구리는 확산이 용이하므로 구리를 구비하여 이루어진 콘택 플러그들을 포함하는 전체 배선들과 전체 전극들은 구리에 대한 베리어 역할을 할 수 있는 도체 혹은 절연체 막들로 외부 막질들과 이격되도록 한다는 것을 유의해야 한다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 하부 전극을 제1 구리층을 포함하는 도전층으로 형성하는 단계, 하부 전극을 덮는 제1 절연막을 형성하는 단계, 제1 절연막에 패터닝을 통해 하부 전극의 적어도 일부를 드러내는 윈도우 홈을 형성하는 단계, 윈도우 홈이 형성된 기판 전면에 하부 베리어 전극층, 유전막, 상부 베리어 전극층을 차례로 콘포말하게 형성하고, 윈도우 홈의 잔여 공간을 제2 구리층을 포함하는 도전층을 적층하여 채우는 단계,제2 구리층을 포함한 도전층이 적층된 기판에 평탄화 식각을 실시하여 제1 절연막 상면을 노출시키고 캐퍼시터 및 중간 전극을 형성하는 단계, 중간 전극 위에 제2 절연막을 형성하는 단계, 제2 절연막 위로 콘택 홀 식각 마스크를 형성하고 식각 마스크 하부 막들을 식각하여 중간 전극 일부를 드러내는 연결 콘택 홀을 형성하는 단계 및 제3 구리층을 포함한 도전층으로 연결 콘택 홀을 채우는 단계를 구비하여 이루어진다.
본 발명에서 연결 콘택 홀이 콘택으로 채워진 뒤, 층간 절연막이 적층되고, 층간 절연막에 패터닝을 통해 콘택을 드러내는 배선용 그루브가 형성되고, 그루브가 배선용 제4 구리층을 포함하는 도전층으로 채워지는 단계가 통상 더 구비된다.또는, 연결 콘택 홀을 형성하는 단계 전 혹은 후에 제 2 절연막 상부에 상부 전극을 위한 그루브를 형성하는 노광 및 식각 공정이 더 구비되고, 제3 구리층을 포함한 도전층을 적층하는 단계를 통해 콘택 홀과 상부 전극을 위한 그루브가 함께 채워질 수 있다. 상부 전극 형성 후에는 통상 하층이 절연성 베리어막으로 된 절연막이 더 형성된다.
본 발명에서, 제 1 구리층을 포함하는 하부 전극과 제 3 구리층을 포함한 연결 콘택의 도전층은 베리어 메탈층과 구리층을 차례로 적층하여 형성하는 것이 바람직하다.
본 발명에서 구리층을 형성하는 단계는 CVD나 스퍼터링을 이용하여 시드층을 형성하고, 전기 도금으로 시드층 위에 벌크층을 형성하는 방법으로 이루어지는 것이 바람직하다.
본 발명에서 캐퍼시터 전극은 배선층과 함께 형성되는 것이 바람직하므로, 하부 전극을 형성하는 단계에서 동시에 하부 배선을 형성하고, 연결 콘택 홀을 형성하는 단계에서 상하부 배선을 연결시키는 비아 콘택 홀의 적어도 일부 깊이를 함께 형성하며, 연결 콘택 홀을 채우는 단계에서 제3 구리층을 포함하는 도전층으로 비아 콘택 홀을 함께 채우는 것이 바람직하다.
특히, 듀얼 다마신 공정을 사용하면, 제2 절연막을 형성하는 단계 후에 제3 절연막을 형성하는 단계가 더 구비되고, 연결 콘택 홀을 형성하는 단계에서 식각 마스크가 상기 제3 절연막 위에 형성되며, 연결 콘택 홀을 형성하는 단계 전에 혹은 후에 상기 제 3 절연막에 상부 전극 및 상부 배선용 홈을 형성하는 단계가 더구비되며, 연결 콘택 홀을 채우는 단계에서 비아 콘택 홀, 상부 전극용 홈, 상부 배선용 홈을 함께 채울 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다. 단, 도면에서 두께는 폭에 비해 매우 과장되게 표현된 것이며, 실시예들을 통해 같은 부분에 해당하는 것은 같은 인용부호를 사용한다.
(실시예 1)
도7을 참조하면, 먼저, 구리 배선의 경우, 하부 절연막(110)이 적층된 하부 기판(100)에 캐퍼시터 하부 전극과 하부 배선을 위한 홈을 형성한다. 홈이 형성된 기판에 제1 베리어 메탈층을 스퍼터링 공정으로 얇게 적층하고, 제1 구리층을 홈이 채워지도록 적층한다. 일반적으로, 구리층은 먼저 시드층을 스퍼터링으로 500 내지 2000 옹스트롬 두께로 얇게 형성하고, 전기 도금(electro plating) 공정으로 잔여 두께를 적층하는 것이 바람직하다. 통상의 아날로그용 반도체 장치에서 하부 전극은 한변이 수 um로, 3000 내지 10000 옹스트롬 정도인 하부 전극 두께에 비해 큰 폭으로 형성될 수 있다. 베리어 메탈로는 TaN 또는 TiN을 통상 사용한다.
CMP를 통해 하부 절연막의 상면이 드러나고 홈에만 제1 구리층 및 제1 베리어 메탈층이 잔류하도록 하여 캐퍼시터 하부 전극과 하부 배선들의 분리가 이루어질 수 있다. 드러난 하부 절연막 및 잔류된 제1 구리 패턴(123)과 제1 베리어 메탈 패턴(121)으로 이루어진 하부 배선(120) 및 하부 전극(124) 위에 구리의 확산 방지를 위한 절연성 베리어막으로써 제1 캡핑막(125)을 적층한다. 통상, 절연성 베리어막은 실리콘 질화막이나 실리콘 탄화막을 200 내지 1000 옹스트롬 두께로 적층하여형성한다. 제1 캡핑막(125) 위에 제1 절연막(130)을 적층한다. 제1 캡핑막(125)과 제1 절연막(130) 전체를 하나의 층간 절연막으로 보아 제1 층간 절연막이라 할 수 있다. 제1 층간 절연막은 유전율이 높지 않음을 전제로 구리 베리어의 특성을 가진 하나의 절연막만으로 형성할 수도 있다. 제1 절연막은 2000 내지 5000 옹스트롬 정도의 두께로 형성하며, 반도체 장치 내의 기생 캐퍼시터 영향을 억제하기 위해 실리콘 산화막 가운데 비유전율이 낮은 FSG(Fluoro Silicate Glass) 등을 사용하는 것이 바람직하다.
도8을 참조하면, 제1 캡핑막(125)과 제1 절연막(130)막으로 이루어진 제1 층간 절연막에 대한 패터닝 공정을 통해 캐퍼시터 하부 전극(124)의 상당 부분을 드러내는 윈도우 홈을 형성한다. 윈도우 홈이 형성된 기판 전면에 실질적인 캐퍼시터를 형성하는 하부 베리어 전극층(141'), 유전막(143'), 상부 베리어 전극층(145')을 차례로 형성한다. 이어서, 상부 베리어 전극층(145') 위에 제2 구리층(150')을 적층한다.
하부 및 상부의 베리어 전극층(141',145')은 각각 200 내지 1500 옹스트롬 두께로 상대적으로 얇게 형성하며, 탄탈륨질화막, 티타늄질화막, 탄타륨실리콘질화막, 티타늄실리콘질화막, 텅스텐질화막 등의 구리 확산을 방지하는 전도성 물질 및 그 조합으로 이루어질 수 있다. 유전막(143')은 CVD로 형성된 실리콘 산화막 혹은 실리콘 질화막, 실리콘탄화막, 알미늄산화막, 탄탈륨산화막이나 이들의 조합으로 형성할 수 있다. 형성 두께는 캐퍼시터의 정전용량을 고려하여 형성한다. 제2 구리층(150')도 다른 구리층과 유사하게 스퍼터링이나 CVD를 이용하여 시드층을 얇게형성하고 전기 도금을 이용하여 잔여 두께를 형성한다.
도9를 참조하면, 제2 구리층(150')이 형성된 기판에 제1 절연막(130) 상면이 드러나도록 CMP 공정을 진행한다. 따라서, 윈도우 홈의 저면과 측벽은 실질적 캐퍼시터를 이루는 하부 베리어 전극(141), 유전막 패턴(143), 상부 베리어 전극(145)으로 커버된 상태를 이룬다. 상부 베리어 전극(145) 위에는 제2 구리층으로 이루어진 중간 전극(150)이 남아 윈도우 홈의 잔여 공간을 채운다.
도10을 참조하면, 중간 전극(150)이 형성된 기판 전면에 중간 전극(150)을 이루는 제2 구리층의 확산을 막기 위해 제2 캡핑막(155)을 형성한다. 이어서, 제2 절연막(160)을 형성한다. 제2 캡핑막(155)과 제2 절연막(160)은 전체로서 제2 층간 절연막을 형성한다. 제2 캡핑막(155)과 제2 절연막(160)의 두께, 형성 물질은 제1 캡핑막(125)과 제1 절연막(130)에 준하여 형성할 수 있다. 이어서, 중간 전극(150) 및 하부 배선(120)의 일부를 드러내도록 연결 콘택 홀(163) 및 비아 콘택 홀(161)을 형성한다. 이들 콘택 홀들(161,163)의 형성을 위해 먼저 포토레지스트 패턴(미도시)을 형성하고 이어서 식각을 실시한다. 식각시 연결 콘택 홀(163) 영역은 제2 층간 절연막을 식각하면 제2 구리층으로 이루어진 중간 전극(150)이 드러나 식각이 정지된다. 그러나, 비아 콘택 홀(161) 영역에서는 제1 구리층을 구비하여 이루어진 하부 전극(120)이 드러날때까지 제2 및 제1 층간 절연막을 차례로 식각하게 된다.
도11을 참조하면, 콘택 홀들(161,163)이 형성된 기판 전면에 제2 베리어 메탈층과 제3 구리층을 차례로 적층하여 콘택 홀들을 채운다. 이 과정은 제1 베리어 메탈층과 제1 구리층을 이용하여 하부 전극(124) 및 하부 배선(120)을 형성하는 공정과 유사하게 진행된다. 비아 콘택 홀(161) 부분의 가로세로비가 상대적으로 높아지므로 베리어 메탈층 및 시드용 구리층 형성에는 스퍼터링에 비해 CVD 방법이 선호된다. 콘택 홀이 채워진 뒤 CMP를 통해 제2 층간 절연막 상면을 드러낸다. 이로써 분리된 비아 콘택 플러그(165) 및 연결 콘택 플러그(170)가 형성된다. 연결 콘택 플러그(170)는 중간 전극(150)에 비해 그 면적 혹은 폭이 매우 작게 되므로 중간 전극(150)에 복수 개의 연결 콘택 플러그(170)가 접속되도록 형성될 수 있다.
도12를 참조하면, 콘택 들이 형성된 기판 전면에 제3 캡핑막(175)과 제3 절연막(180)이 차례로 적층되어 제3 층간 절연막을 형성한다. 제3 층간 절연막에 대한 패터닝을 통해 연결 콘택 플러그(170)를 드러내는 상부 전극 홈과 비아 콘택 플러그(165)를 드러내는 상부 배선 홈이 형성된다. 제3 베리어 메탈(185)과 제4 구리층(187)을 적층하고 CMP를 진행하는 다마신 공정을 통해 상부 전극(181) 및 상부 배선(183)을 형성한다. 상부 전극(181)은 일종의 상부 배선(183)으로 볼 수 있다. 상부 배선(183) 및 상부 전극(181) 위로 제4 캡핑막(190)이 적층된다. 이상의 과정을 통해 MIM 캐퍼시터가 구리 배선층과 함께 형성되면서, 실질적 캐퍼시터 형성을 위한 노광 공정은 제1 층간 절연막에 윈도우 홈을 형성하는 1회로 이루어짐을 알 수 있다.
(실시예 2)
실시예 2는, 실시예 1이 단층 다마신(Single Damascene) 공정으로 이루어짐에 비해, 복층 다마신(dual damascene) 공정으로 이루어짐을 특징으로 한다. 그 과정을 살펴보면, 먼저, 실시예 1의 도9와 같은 상태를 형성한다.
도13을 참조하여 후속 공정을 살펴보면, 중간 전극이 형성된 기판에 제2 캡핑층(155), 제2 절연막(160), 제3 캡핑층(175), 제3 절연막(180)이 차례로 적층된다. 이들 캡핑층과 절연막은 실시예 1에서의 캡핑층들과 절연막들의 형성 공정에 준하여 형성할 수 있다. 제2 절연막(160) 및 제3 절연막(180)의 두께는 통상 각각 2000 내지 3000 옹스트롬과 4000 내지 8000 옹스트롬으로 형성한다.
이어서, 비아 콘택 홀, 연결 콘택 홀 및 상부 배선과 상부 전극을 형성하는 공정이 이루어진다. 본 실시예에서는 우선 도13과 같이 비아 콘택 홀(171) 및 연결 콘택 홀(173)을 통상의 노광 및 식각 공정을 통해 형성한다. 식각시 연결 콘택홀 (173) 영역은 제3 절연막을 식각하면서 제2 층간 절연막이 식각되면 제2 구리층으로 이루어진 중간 전극(150)이 드러나 식각이 정지된다. 그러나 비아 콘택홀 영역에는 제1 구리층 위에 제1 캡핑막(125)이 드러날 때까지 제3, 제2 및 제1 층간 절연막을 차례로 식각하게 된다.
도14를 참조하면, 도13의 상태에서 상부 전극 및 상부 배선에 해당하는 포토레지스트 패턴 식각 마스크(미도시)를 기판에 형성하고, 식각을 실시한다. 제3 캡핑층의 식각시에 상부 배선용 홈(171) 하부의 제1 캡핑막(125)도 동시에 제거된다. 따라서, 제3 층간 절연막층에 상부 전극용 홈(193)과 상부 배선용 홈(191)이 형성되고, 중간 전극(150) 및 하부 전극(120)이 드러나게 된다.
도15를 참조하면, 도13 및 도14의 과정을 통해 형성된 비아 콘택 홀(171), 연결 콘택 홀(173), 상부 배선(183) 및 상부 전극(183) 공간에 먼저 베리어 메탈층(185)이 채워지고, 이어서 구리층(187)이 채워진다. 베리어 메탈층(185)과구리층(187)의 형성은 실시예 1의 베리어 메탈층과 구리층 형성 방법과 유사하게 이루어질 수 있다. 제3 층간 절연막 위로 적층된 베리어 메탈층과 구리층은 CMP 과정을 통해 제거된다. 이어서, 상부 배선 및 상부 전극의 구리층 확산을 방지하기 위한 캡핑층이 형성된다.
본 발명에 따르면, 종래의 알미늄 배선층을 이용한 MIM 캐퍼시터 형성과 유사한 방법으로 구리 배선층을 가지는 반도체 장치에서 MIM 캐퍼시터를 형성할 수 있으므로, 노광 공정의 갯 수를 줄일 수 있고, 전체 공정이 단순화될 수 있다.

Claims (23)

  1. 기판 상에 배치되되, 제1 구리층을 포함하는 하부 전극 및 하부 배선,
    상기 하부 전극 및 하부 배선을 덮는 제1 층간 절연막,
    상기 제1 층간 절연막에 상기 하부 전극을 적어도 일부 드러내도록 형성된 윈도우홈의 측벽과 저면을 커버하도록 외측에서 내측으로 차례로 형성된 하부 베리어 전극, 유전막, 상부 베리어 전극으로 이루어지는 금속/절연체/금속 캐퍼시터,
    상기 윈도우 홈에서 상기 캐퍼시터의 내측 공간을 채우는 제2 구리층을 포함하는 중간 전극,
    상기 중간 전극을 포함하는 기판 전면에 형성된 제2 층간 절연막,
    상기 제2 층간 절연막에 상기 중간 전극의 일부를 드러내도록 형성된 연결 콘택 홀을 채우되, 제3 구리층을 포함하는 연결 콘택 플러그와, 상기 제2 및 제1 층간절연막들에 상기 하부 배선의 일부를 드러내도록 연속적으로 형성된 비아 콘택 홀을 채우되, 상기 제3 구리층을 포함하는 비아 콘택 플러그, 및
    상기 연결 콘택 플러그와 접속되도록 상기 연결 콘택 플러그 위에 형성되되, 제4 구리층을 포함하는 상부전극과, 상기 비아 콘택 플러그와 접속하도록 상기 비아 콘택 플러그 위에 형성되되, 상기 제4 구리층을 포함하는 상부 배선을 구비하여 이루어지는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 층간 절연막과 상기 제2 층간 절연막의 적어도 하나는 최하부에 절연성 구리 베리어막으로 이루어진 캡핑층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 캡핑층은 실리콘 질화막과 실리콘 탄화막 가운데 하나로 이루어짐을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 캡핑층은 200 내지 1000 옹스트롬 두께로 이루어짐을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 층간 절연막과 상기 제2 층간 절연막은 FSG(Fluoro Silicate Glass)막과 블랙 다이아몬드막 가운데 하나를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 연결 콘택 플러그, 상기 비아 콘택 플러그, 상기 상부 전극 및 상기 상부 배선은 동일한 구리층 및 베리어 메탈층을 포함하도록 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 상부 전극 및 상기 상부 배선은 상기 비아 콘택 플러그 및 상기 연결 콘택 플러그 위에 형성된 제3 층간 절연막에 다마신 방식으로 형성되며, 상기 제4 구리층을 포함하여 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 전극들, 상기 콘택 플러그들 및 상기 배선들은 구리에 대한 베리어 역할을 할 수 있는 막들로 표면 전체가 커버됨을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 상부 및 하부 베리어 전극은 티타늄질화막, 탄탈륨질화막, 탄탈륨실리콘질화막, 티타늄실리콘질화막, 텅스텐질화막, 이들 막으로 이루어진 조합막들 가운데 하나로 이루어진 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 상부 및 하부 베리어 전극은 300 내지 1500 옹스트롬 두께로 이루어진 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막, 알미늄 산화막, 탄탈륨 산화막으로 이루어진 막들 가운데 적어도 하나를 포함하는 막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 유전막은 200 내지 1000 옹스트롬 두께로 이루어짐을 특징으로 하는 반도체 장치.
  14. 기판에 하부 전극 및 하부 배선을 제1 구리층을 포함하는 도전층으로 형성하는 단계,
    상기 하부 전극 및 하부 배선을 덮는 제1 절연막을 형성하는 단계,
    상기 제1 절연막에 패터닝을 통해 상기 하부 전극의 적어도 일부를 드러내는 윈도우 홈을 형성하는 단계,
    상기 윈도우 홈이 형성된 기판 전면에 하부 베리어 전극층, 유전막, 상부 베리어 전극층을 차례로 콘포말하게 형성하고, 상기 윈도우 홈의 잔여 공간을 제2 구리층을 포함하는 도전층을 적층하여 채우는 단계,
    상기 제2 구리층을 포함한 도전층이 적층된 기판에 평탄화 식각을 실시하여 상기 제1 절연막 상면을 노출시키고 하부 베리어 전극, 유전막 패턴, 상부 베리어 전극으로 이루어진 캐퍼시터와 중간 전극을 형성하는 단계,
    상기 중간 전극이 형성된 기판에 제2 절연막을 형성하는 단계,
    상기 제2 절연막 위로 식각 마스크를 형성하고, 상기 식각 마스크 하부 막들을 식각하여 상기 중간 전극 일부를 드러내는 연결 콘택 홀과, 상기 하부 배선 일부를 드러내는 비아 콘택 홀을 형성하는 단계, 및
    제3 구리층을 포함한 도전층으로 상기 연결 콘택 홀 및 비아 콘택 홀을 채우는 단계를 구비하여 이루어지는 반도체 장치 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 구리층을 포함한 도전층 및 제 3 구리층을 포함한 도전층은 베리어 메탈층과 구리층을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
  16. 제 14 항에 있어서,
    상기 제2 절연막을 형성하는 단계 후에, 제3 절연막을 형성하는 단계가 더 구비되고,
    상기 연결 콘택 홀을 형성하는 단계에서, 상기 식각 마스크가 상기 제3 절연막 위에 형성되며,
    상기 연결 콘택 홀 및 비아 콘택 홀을 형성하는 단계 전에 혹은 후에, 상기 제 3 절연막에 상부 전극용 홈 및 상부 배선용 홈을 형성하는 단계가 더 구비되고,
    상기 연결 콘택 홀을 채우는 단계에서 상기 상부 전극용 홈 및 상부 배선용 홈을 함께 채우는 것을 특징으로 하는 반도체 장치 형성 방법.
  17. 제 14 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 가운데 적어도 하나는 구리에 대한 베리어가 되는 절연막과 실리콘 산화막을 적층하여 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
  18. 제 14 항에 있어서,
    상기 연결 콘택 홀 및 비아 콘택 홀을 채우는 단계 후에,
    상기 제3 구리층을 포함하는 도전층에 대한 평탄화 식각을 실시하여 상기 제2 절연막 상면을 드러내면서 연결 콘택 플러그 및 비아 콘택 플러그를 형성하는 단계,
    제3 절연막을 형성하고 패터닝을 통해 상부 전극용 홈 및 상부 배선용 홈을 형성하여 각각 상기 연결 콘택 플러그의 적어도 일부분 및 상기 비아 콘택 플러그의 적어도 일부분을 드러내는 단계, 및
    제4 구리층을 적층하고 평탄화 식각하여 상부 전극 및 상부 배선을 형성하는 단계를 더 구비하여 이루어지는 반도체 장치 형성 방법.
  19. 제 14 항에 있어서,
    상기 구리층들 가운데 적어도 하나는 스퍼터링으로 시드층을, 전기 도금으로벌크층을 형성하는 방법으로 적층하는 것을 특징으로 하는 반도체 장치 형성 방법.
  20. 제 14 항에 있어서,
    상기 구리층들 가운데 적어도 하나는 CVD로 시드층을 형성하고, 전기 도금으로 벌크층을 형성하는 방법으로 적층하는 것을 특징으로 하는 반도체 장치 형성 방법.
  21. 제 14 항에 있어서,
    상기 하부 전극은 상기 기판 상의 하부 절연막에 다마신 공정으로 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
  22. 삭제
  23. 삭제
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