KR20000053455A - 엠오엠 캐패시터를 제조하기 위한 방법 - Google Patents
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Abstract
집적 회로 캐패시터는 기판에 인접하는 유전체 층에 금속 플러그를 포함한다. 금속 플러그는 상기의 최상부 표면 부분에 적어도 하나의 토포그래픽컬(topographical) 결함을 가진다. 하부 금속 전극은 유전체 층과 금속 플러그 위에 있다. 하부 금속 전극은 스택된 관계로 금속 층, 하부 금속 질화물 층, 알루미늄 층과 상부 금속 질화물 층을 포함한다. 캐패시터 유전체 층은 하부 금속 전극 위에 있고, 상부 금속 전극은 캐패시터 유전체 층 위에 있다. 이 구조의 장점은 하부 금속 전극의 금속 층들의 스택이 역으로 장치 신뢰도를 초래하거나 또는 수율(yield)을 제조하는 것으로부터 금속 플러그의 표면에 바람직하지 않는 결함을 제거할 수 있다.
Description
본 발명은 이전에 출원되어 함께 계류중인 1999년 1월 12일 출원된 가출원 제 60/115,532 호에 기초한다.
본 발명은 반도체 장치들의 분야, 특히, 캐패시터에 관한 것이다.
캐패시터들은 전기적 전하를 저장하기 위해 전기적 장치들에 광범위하게 사용된다. 캐패시터는 절연체에 의해 분리되는 두 컨덕티브 플레이트 또는 전극들을 포함한다. 캐패시턴스 또는 인가된 전압마다 캐패시터에 의해 유지되는 전하량은 플레이트들의 영역, 그들 사이의 거리 및 절연체의 유전체 값에 따른다. 캐패시터들은, 예를 들어, 동적 랜덤 액세스 메모리(DRAM) 또는 내장 DRAM과 같은 반도체 장치 내에 형성될 수 있다.
반도체 메모리 장치들이 보다 고집적화 됨에 따라, DRAM 저장 셀의 캐패시터에 의해 차지하는 영역은 감소되고, 따라서, 보다 작은 적극 표면 영역에 기인하여 캐패시터의 캐패시턴스가 감소한다. 그러나, 상대적으로 큰 캐패시턴스가 저장된 정보의 손실을 방지하기 위해서 바람직하다. 따라서, 셀 치수를 감소시키고 높은 캐패시턴스를 얻는 것이 바람직하고, 이것은 높은 셀 집적과 신뢰할 수 있는 동작 모두를 이룬다.
기판 표면에 캐패시터를 형성하는 대신에, 또한, 캐패시터들은 기판 위에 형성되고, 즉, 그들은 기판 위에 스택된다. 그후, 기판의 표면 영역은 트랜지스터를 형성하기 위해 사용될 수 있다. 예를 들어, 리(Lee)에게 허여된 U.S. 특허 제 5,903,493 호는 텅스텐 플러그 위에 형성된 캐패시터를 나타낸다. 텅스텐 플러그는 상호연결 라인과 접속되고, 따라서, 접속되는 기판 위해 형성되는 상이한 층들을 허용한다. 그러한 플러그들은 유전체 층에서 플러그를 확보하도록 앵커되거나 또는 테퍼(tapered)될 수 있다.
현재 0.25 및 0.2 마이크론 반도체 기술은 텅스텐 플러그들 위에 형성되는 금속-산화물-금속(MOM) 캐패시터들을 이용한다. 그러나, 이러한 플러그들은 심즈(seams), 리세시즈(recesses), 벌지즈(bulges) 또는 MOM 캐패시터 신뢰도 및 수율 문제들을 야기할 수 있는 다른 토포그래픽컬 특징들과 같은 표면 결함들을 가질 수 있다. 예를 들어, 텅스텐 플러그에 인접하는 유전체가 화학적 기계적 팔리슁(polishing)(CMP) 단계시에 팔리쉬될 때, 결과 텅스텐 플러그는 유전체 층 위에 상향으로 벌지 또는 내밀 수 있다.
앞서 말한 배경의 견지에서, 따라서, 캐패시터의 증가된 신뢰도와 금속 전극들로 집적 회로 캐패시터를 제공하는 것이 본 발명의 목적이다.
도 1은 본 발명에 따른 집적 회로 캐패시터의 횡단면을 도시한 도면.
도 2 및 도 3은 본 발명에 따라 캐패시터를 형성하기 위한 처리 단계를 예시한 횡단면도.
도 4 내지 6은 본 발명에 따라 캐패시터의 금속 플러그의 표면에 가능한 결함들의 예를 예시하는 확장된 횡단면도.
도 7 내지 9는 본 발명에 따라 캐패시터를 형성하기 위한 처리 단계를 예시한 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 집적 회로 MOM 캐패시터 24:기판
26: 상호연결 라인 28: 유전체 층
32: 금속 플러그 36: 하부 금속 전극
38: 제 2 캐패시터 유전체 층 50: 비아 홀
본 발명에 따른 이런 저런 장점, 특징들은 상기의 최상부 표면 부분에서 적어도 하나의 토포그래픽컬 결함을 갖는 금속 플러그로, 기판에 인접하는 유전체 층의 금속 플러그를 포함하는 집적 회로 캐패시터에 의해 제공된다. 하부 금속 전극은 유전체 층과 금속 플러그 위에 있다. 바람직하게, 하부 금속 전극은 스택된 관계로 금속 층, 하부 금속 질화물 층, 알루미늄 층과 상부 금속 질화물 층을 포함한다. 캐패시터 유전체 층은 하부 금속 전극 위에 있고, 상부 금속 전극은 캐패시터 유전체 층 위에 있다. 이 구조의 장점은 하부 금속 전극의 금속 층들의 스택이 수율 제조 또는 장치 신뢰도를 역으로 실시하는 것으로부터 금속 플러그의 표면에서 바람직하지 않는 결함을 방지하는 것이다. 또한, 알루미늄 및 금속 질화물 층들은 바람직하게 에치 스톱 층을 제조하기 용이하게 하도록 제공할 수 있다.
금속 플러그 층은 바람직하게 텅스텐을 포함하고, 적어도 하나의 토포그래픽컬 결함은 적어도 하나의 리세스, 심과 벌지를 포함할 수 있다. 하부 금속 전극의 금속 층은 바람직하게 티타늄과 같은 내화성 금속을 포함한다. 하부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 바람직하게 티타늄 질화물과 같은 내화성 금속 질화물을 포함한다. 또한, 상부 금속 전극은 스택된 관계로 하부 금속 질화물 층, 알루미늄 층과, 상부 금속 질화물 층을 포함한다. 또한, 상부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함한다.
또한, 본 발명에 따른 장점, 특징과 목적은 기판에 인접하는 유전체 층을 형성하는 단계와 유전체 층에서 금속 플러그를 형성하는 단계를 포함하고 집적 회로 캐패시터를 제조하는 방법을 제공한다. 금속 플러그를 형성하는 단계는 금속 플러그의 최상부 표면 부분에서 적어도 하나의 바람직하지 않는 토포그래픽컬 결함을 만든다. 상기 방법은 유전체 층과 금속 플러그 위에 있는 하부 금속 전극을 형성하는 단계를 더 포함한다. 하부 금속 전극은 스택된 관계로 금속 층, 하부 금속 질화물 층, 알루미늄 층과, 상부 금속 질화물 층을 포함할 수 있다. 캐패시터 유전체 층은 하부 금속 전극을 통해 형성되고, 상부 금속 전극은 캐패시터 유전체 층을 통해 형성된다.
본 발명은 수반하는 도면을 참조하여 이하에서 더 충분히 설명될 것이고, 본 발명의 양호한 실시예가 도시된다. 그러나, 많은 상이한 형태로 구현되고 이하에서 설명될 실시예에 한정되는 것으로 해석되지 않아야 한다. 차라리, 이러한 실시예들이 제공되고 이 발표가 철저하고 완전하게 될 것이고, 본 분야의 기술자들에게 본 발명의 범위를 충분히 전달할 것이다. 동일한 번호들은 동일한 소자들을 통해 언급된다. 층들과 영역들의 치수들은 명확하게 하기 위해 도면들에서 지나치게 강조될 수 있다.
도 1을 처음에 참조하여, 금속 플러그(32) 위의 다중레벨 금속 전극(36, 40)을 포함하는 집적 회로 MOM 캐패시터(20)는 지금 설명된다. 집적 회로 캐패시터(20)는 기판에 이웃하는 상호연결 라인(26)으로 기판(24) 상에 형성되고, 유전체 층(28)은 상호연결 라인 상에 있다. 플러그(32)는 유전체 층(28)에 증착된다. 캐패시터(20)는 하부 및 상부 다중레벨 금속 전극(36, 40)을 포함하고, 캐패시터 유전체 층(38)은 그들 사이에 있다. 하부 금속 전극(36)은 금속 플러그(32)를 접촉한다. 제 2 캐패시터 유전체 층(38)은 하부 금속 전극(36)의 위에 있고, 상부 금속 전극(40)은 제 2 유전체 층의 위에 있다.
하부 금속 전극(36)은 스택된(stacked) 관계에서 다중 금속 층(52 내지 58)을 포함한다. 스택은 제 1 금속 층(52)을 포함하고, 바람직하게 티타늄으로 형성된다. 바람직하게, 제 1 금속 질화물 층(54)은 티타늄 질화물과 같은 내화성의 금속 질화물로 형성된다. 층(56)은 제 1 알루미늄 층이고 층(58)은 또한 티타늄 질화물로 형성되는 제 2 금속 질화물 층이다. 또한, 상부 금속 전극(40)은 예시적으로 스택된 관계에서 다중 금속 층(62 내지 66)을 포함한다. 층(62)은 제 3 금속 질화물 층이고 티타늄 질화물과 같은 내화성의 금속 질화물로 형성된다. 층(64)은 제 2 알루미늄 층이고 층(66)은 또한 티타늄 질화물로 바람직하게 형성되는 제 4 금속 질화물 층이다.
캐패시터 유전체 층(38)은 하부 금속 전극(36)의 위에 있고 임의의 적합한 유전체, 즉, 적합하게 큰 유전체 상수를 갖는 물질의 합금 또는 임의의 물질 및/또는 실리콘 질화물, 실리콘 이산화물로부터 형성된다. 예를 들어, 다른 적합한 물질들은 티타늄 팬탁시드(pentoxide) 및 바륨 스트론륨 티탄테(titantate)를 포함한다.
아래에 보다 구체적으로 설명한 바와 같이, 이 구조의 장점은 하부 금속 전극(36)의 금속 층(52 내지 58)의 스택이 금속 플러그(32)의 표면에서 원하지 않는 결함을 보상한다는 것이다. 스택은 집적된 회로 소자 수율(yield)을 증가시키고, MOM 캐패시터 누설을 감소시키고, 따라서 MOM 캐패시터(20)의 신뢰도를 증가시킨다. 부가적으로, 아래에 설명된 바와 같이, 제 1 알루미늄 층(56)과 제 2 금속 질화물 층(58)은 캐패시터 유전체 층(38)을 패턴화하고 에칭화할 때 에치 스탐으로 사용된다. 또한, 제 2 알루미늄 층(64)과 제 4 금속 질화물 층(66)은 수반하는 비아 에치에 대한 에치 스톱으로 사용될 수 있다.
상호연결 라인(26)은 절연 층(42) 상에 형성되는 다중층 상호연결을 포함할 수 있다. 절연 층(42)은 반도체 기판(24)에 또는 위에 형성된다. 반도체 기판(24)은 트랜지스터와 같은 다수의 활성 소자를 포함할 수 있고, 상호연결 라인(26)에 의해 작동 회로들로 함께 연결된다. 다중층 상호연결은 컨덕티브 캡핑(capping) 층, 벌크 컨덕터와 본 분야의 기술자들에 의해 쉽게 인식될 수 있는 일렉트로마이그레이션 배리어 층(도시되지 않음)을 포함한다. 부가적으로, 티타늄 질화물과 같은 앤티-반사 코팅(ARC)은 상호연결 라인(26) 상에 형성될 수 있다.
집적 캐패시터(20)는 금속 플러그(32)에 의해 상호연결 라인(26)으로 전기적으로 접속된다. 바람직하게, 금속 플러그(32)는 텅스텐 또는 알루미늄, 티타늄 또는 티타늄 질화물과 같은 임의의 적합한, 전기적으로 컨덕티브 물질을 포함한다.
상술한 바와 같이 금속 플러그(32) 상에 다중레벨 금속 전극(36, 40)을 포함하는 집적 회로 MOM 캐패시터(20)를 만들기 위한 방법은 도(2 내지 9)를 참조하여 더 설명될 것이다. 도 2를 참조하여, 반도체 기판(24)은 바람직하게 실리콘, 또는 기판 상에 형성되는 구조 또는 폴리실리콘 층 또는 실리콘일 수 있다. 트랜지스터들(도시되지 않음)과 같은 다수의 장치들은 공지된 기술들을 이용하여 기판(24)에 형성된다. 다음, 도핑된 또는 도핑되지 않은 실리콘 이산화물과 같은 유전체 층(42)은 열 성장 또는 증착과 같은 공지된 기술로 기판(24)을 통해 형성된다.
다음, 상호연결 라인(26)은 유전체 층(42) 상에 형성된다. 예로서, 대략 1% 구리를 구비하는 대략 450 nm 두께 알루미늄 합금 층은 스퍼터링과 같은 공지된 기술을 이용하여 티타늄 층 상에 형성될 수 있다. 알루미늄 합금 층은 낮은 저항을 가지고 쉽게 획득된다. 그러나, 본 분야의 기술자들에 의해 인식되는 바와 같이, 다른 낮은 저항 물질들은 상호연결 라인(26)에서 벌크 컨덕터로 사용될 수 있다. 상술한 바와 같이, 상호연결 라인(26)은 본 분야의 기술자들에 의해 쉽게 인식될 수 있는 다중 층 상호연결이 될 수 있다. 부가적으로, 티타늄 질화물과 같은 앤티-반사 코팅(ARC)은 상호연결 라인(26) 상에 형성될 수 있다.
도핑된 실리콘 이산화물과 같은 유전체 층(28)은 상호연결 라인(26)을 통해 형성된다. 임의의 공지된 기술은 화학 증기 증착(CVD)으로서 유전체 층(28)을 형성하기 위해 사용될 수 있다. 도 3을 참조하여, 포토레지스트 층(도시되지 않음)은 비아 홀(via hole)(50)을 형성되는 위치를 정의하기 위해 공지된 포토리소그라피 기술을 이용하여 유전체 층(28)을 통해 패턴화되고 형성된다. 다음, 유전체 층(28)의 노출된 부분이 에칭된다. 비아 홀(50)은 상호연결 라인(26)이 노출될 때까지 에칭된다. 비아 홀(50)은 표준 에치 조건을 이용하여 에칭될 수 있다. 통상, 에첸트(etchants)는 C4F8/CO/Ar/O2혼합이다.
비아 홀(50)은 금속 플러그(32)를 형성하기 위한 공지된 기술을 이용하여 컨덕티브 물질, 바람직하게 텅스텐을 채운다. 플러그(32)를 형성하기 위한 종래 기술에 있어서 티타늄 질화물 또는 탄탈 질화물과 같은 핵형성 층은 본 분야의 기술자들에 의해 인식되는 바와 같이 비아 홀(50)의 측벽 상에 증착되도록 스퍼터될 수 있다. 또한, 티타늄 또는 티타늄 질화물과 같은 얇은 응착/배리어 층은 스퍼터링과 같은 공지된 기술들을 이용하여 비아 홀(50)로 증착되는 블랭킷(blanket)이 될 수 있다. 컨덕티브 물질은 비아 홀(50)이 채워질 때까지 비아 홀(50)로 증착된다. 화학-기계적 팔리슁(polishing) 기술은 응착/배리어 물질을 에치 백(etch back)하도록 사용될 수 있고 임의의 컨덕티브 물질은 유전체 층(28) 상에 증착된다. 대안적으로, 금속 층은 상호연결 라인(26) 상에 증착될 수 있고, 그후, 금속 플러그(32)를 형성하도록 패턴화되고 에칭된다. 여기서, 그후, 유전체 층(28)은 금속 플러그(32)를 통해 형성된다.
바람직하게, 유전체 층(28)은 평면의 상부 표면을 형성하도록 에치 백되거나 또는 화학-기계적 팔리슁에 의해 이 시간에 평면화된다. 유전체 층(28)의 결과 두께는 금속화의 수반하는 레벨로부터 상호연결 라인(26)의 충분한 전기적 절연을 제공하도록 평탄화 이후에 충분히 두꺼워야 한다. 예를 들어, 대략 400 내지 600 nm의 두께가 적절한 절연을 제공한다.
도 4 내지 6을 참조하여, 금속 플러그(32) 및 유전체 층(28)의 형성 이후에, 결함(d)은 금속 플러그(32)의 표면에서 존재할 수 있다. 예를 들어, 도 4 및 6에서 도시된 바와 같이, 심(seam) 또는 리세스(recess)(d)는 금속 플러그(32)와 유전체 층(28)의 경계에 존재할 수 있다. 도 5에 예시한 바와 같이, 벌지(bulge) 또는 험프(hump)(d)는 유전체 층(28)의 팔리슁을 통해서부터 유전체 층(28)과 금속 플러그(32)의 경계에 형성될 수 있다. 통상, 심, 리세스, 벌지 또는 다른 토폴로지적 특징들은 MOM 캐패시터 신뢰도를 야기하고 문제를 산출한다.
캐패시터(20)의 하부 금속 전극(36)은 도 7에 예시된 바와 같이 유전체 층(28)과 금속 플러그(32) 상에 전기적으로 컨덕티브 금속 층(52 내지 58)을 증착하여 형성된다. 하부 금속 전극(36)은 화학 증기 증착(CVD)과 같은 적절한 기술에 의해 선택적으로 형성된다. 하부 금속 전극(36)을 증착하는 다른 방법들은 스퍼터링, 리액티브 스퍼터 에칭(RSE)과 플라즈마 인핸스드 화학 증기 증착(PECVD)을 포함할 수 있다. 하부 전극(36)은 서로에 스택된 관련인 다수의 금속 층(52 내지 58)을 포함한다. 층(52)은 시드 층으로 역할을 하고, 티타늄이 바람직하게 형성되는 제 1 금속 층이다. 층(54)은 제 1 금속 질화물 층이고 티타늄 질화물과 같은 내화성 금속 질화물이 바람직하게 형성된다. 층(56)은 제 1 알루미늄 층이고 층(58)은 티타늄 질화물이 바람직하게 형성되는 제 2 금속 질화물 층이다.
캐패시터 유전체 층(38)은 적절한 기술을 이용하여 하부 금속 전극(36)을 통해 선택적으로 형성된다. 캐패시터 유전체 층(38)은 하부 금속 전극(36)을 증착하는데 관련된 임의의 다른 기술들 또는 DVD를 이용하여 증착될 수 있다. 도 7에 도시된 바와 같이, 포토레지스트 층 또는 마스크(M1)는 에칭 단계를 실행하기 이전에 공지된 포토리소그그라피 기술들을 이용하여 캐패시터 유전체 층(38)을 통해 패턴화되고 형성된다. 제 1 알루미늄 층(56)은 캐패시터 유전체 층(38)을 패턴화하고 에칭할 때 에치 스톱으로 사용된다.
도 8을 참조하여, 그후, 상부 금속 전극(40)은 예를 들어, CVD에 의해 증착된다. 상부 금속 전극(40)을 증착하는 다른 방법들은 물리적 증기 증착(PVD), 스퍼터링, 리액티브 스퍼터 에칭(RSE) 및 플라즈마 인핸스드 화학 증기 증착(PECVD)을 포함한다. 상부 금속 전극(40)은 스택된 관계에서 형성되는 다수 금속 층(62 내지 66)을 포함한다. 층(62)은 제 3 금속 질화물 층이고 티타늄 질화물과 같은 내화성 금속 질화물이 바람직하게 형성된다. 층(64)은 제 2 알루미늄 층이고 층(66)은 티타늄 질화물이 또한 바람직하게 형성되는 제 4 금속 질화물 층이다. 여기서, 제 2 알루미늄 층(64)은 하부 금속 전극(36)의 제 1 알루미늄 층(56)보다 상대적으로 얇다. 제 2 알루미늄 층(64) 및 제 2 금속 전극(40)의 제 4 금속 질화물 층(66)은 수반하는 비아 에치를 통해 에치 스톱으로 역할한다.
도 9에 도시된 바와 같이, 다중레벨 금속 전극(36 및 40)은 공지된 포토리소그라피 기술들을 이용하여 금속 층(52 내지 58, 62 내지 66)의 스택을 통해 형성되는 마스크(M2) 또는 포토레지스트 층으로 패턴화된다. 그후, 다중레벨 금속 전극(36 및 40)은 캐패시터(20)를 형성하도록 에치된다. 따라서, 도 1에 도시된 바와 같이, MOM 캐패시터(20)는 하부 및 상부 전극(36, 40)과 그들 사이의 제 2 유전체 층(38)을 포함한다.
이 방법의 장점은 하부 금속 전극(36)의 금속 층(52 내지 58)의 스택이 금속 플러그(32)의 표면에서 결함(d)을 보상한다는 것이다. 이것은 장치 수율을 증가하고, MOM 캐패시터 누설을 감소시키고, 다라서, MOM 캐패시터(20)의 신뢰도를 증가시킨다. 부가적으로, 설명한 바와 같이, 제 1 알루미늄 층(56) 및 제 2 금속 질화물 층(58)은 캐패시터 유전체 층(38)을 패턴화하고 에칭할 때 에치 스톱으로 사용될 수 있다. 또한, 제 2 알루미늄 층(64)과 제 4 금속 질화물 층(66)은 수반하는 비아 에치에 대한 에치 스톱으로 사용될 수 있다.
다른 실시예에서, 캐패시터 유전체 층(38)이 도 7을 참조하여 상술한 바와 같이 증착된 후에, 상부 금속 전극(40)의 금속 층(62 내지 66)의 스택은 캐패시터 유전체(38) 및 하부 전극(36)을 통해 증착된다. 그후, 상부 금속 전극(40)의 금속 층(62 내지 66)의 스택은 에치 스톱으로 캐패시터 유전체 층(38)을 사용하여 에칭되고 패턴화된다. 그후, 캐패시터 유전체 층(38) 및 하부 금속 전극(36)의 금속 층(52 내지 58)의 스택은 패턴화되고 에칭된다. 여기서, 제 2 알루미늄 층(64)은 대략 제 1 알루미늄 층(56)과 동일한 두께를 가진다.
많은 수정과 본 발명의 다른 실시예들은 앞서 말한 설명과 관련된 도면들로 나타나는 가르침의 잇점을 가지고 본 분야의 기술자들에 의해 명백해 질 것이다. 따라서, 본 발명은 발표된 구체적인 실시예에 한정되지 않고, 변경과 실시예가 첨부된 청구범위의 범위 내에 포함되도록 한다.
본 발명의 구조의 장점은 하부 금속 전극의 금속 층들의 스택이 역으로 장치 신뢰도를 초래하거나 또는 수율(yield)을 제조하는 것으로부터 금속 플러그의 표면에 바람직하지 않는 결함을 제거할 수 있다.
Claims (30)
- 집적 회로 캐패시터에 있어서,기판;상기 기판에 인접하는 유전체 층;상기 유전체 층의 최상부 표면 부분에서 적어도 하나의 토포그래픽컬 결함을 가진 금속 플러그;상기 유전체 층과 금속 플러그 위에 있는 하부 금속 전극과, 스택된 관계로 금속 층, 하부 금속 질화물 층, 알루미늄 층과 상부 금속 질화물 층을 포함하는 하부 금속 전극;하부 금속 전극 위에 있는 캐패시터 유전체 층과;상기 캐패시터 유전체 층 위에 있는 상부 금속 전극을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 금속 플러그는 텅스텐을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 적어도 하나의 토포그래픽컬 결함은 적어도 하나의 리세스, 심 및 벌지를 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 하부 금속 전극의 금속 층은 내화성 금속을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 하부 금속 전극의 금속 층은 티타늄을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 하부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 내화성 금속 질화물을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 하부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 상부 금속 전극은 스택된 관계에서 하부 금속 질화물 층, 알루미늄 층과 상부 금속 질화물 층을 포함하는 집적 회로 캐패시터.
- 제 8 항에 있어서,상기 상부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 유전층 아래로 확장되고 금속 플러그에 결합되는 상호연결 라인을 더 포함하는 집적 회로 캐패시터.
- 제 1 항에 있어서,상기 금속 플러그의 최상부 표면 부분은 실질적으로 유전체 층의 인접하는 최상부 표면과 동일 평면(co-planar)인 집적 회로 캐패시터.
- 집적 회로 캐패시터에 있어서,기판;상기 기판에 인접하는 유전체 층;상기 유전체 층의 금속 플러그;상기 유전체 층과 금속 플러그 위에 있는 하부 금속 전극과, 스택된 관계로 티타늄 층, 하부 티타늄 질화물 층, 알루미늄 층과 상부 티타늄 질화물 층을 포함하는 하부 금속 전극;상기 하부 금속 전극 위에 있는 캐패시터 유전체 층과;상기 캐패시터 유전체 층 위에 있는 상부 금속 전극, 알루미늄을 구비하는 상부 금속 전극을 포함하는 집적 회로 캐패시터.
- 제 12 항에 있어서,상기 금속 플러그는 텅스텐을 포함하는 집적 회로 캐패시터.
- 제 12 항에 있어서,상기 금속 플러그는 상기의 최상부 표면 부분에서 적어도 하나의 토포그래픽컬 결함을 가지고, 상기 적어도 하나의 토포그래픽컬 결함은 적어도 하나의 리세스, 심 및 벌지를 포함하는 집적 회로 캐패시터.
- 제 12 항에 있어서,상기 상부 금속 전극은 스택된 관계로 하부 금속 질화물 층, 알루미늄 층과, 상부 금속 질화물 층을 포함하는 집적 회로 캐패시터.
- 제 15 하에 있어서,상기 상부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터.
- 집적 회로 캐패시터 제조 방법에 있어서,기판에 인접하는 유전체 층을 형성하는 단계;최상부 표면 부분의 적어도 하나의 바람직하지 않는 토포그래픽컬 결함을 가지는 금속 플러그로 유전체 층의 금속 플러그를 형성하는 단계;상기 유전체 층과 금속 플러그 위에 있는 하부 금속 전극을 형성하는 단계를 포함하고, 상기 하부 금속 전극은 스택된 관계로 금속 층, 하부 금속 질화물 층, 알루미늄 층과, 상부 금속 질화물 층을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 금속 플러그는 텅스텐을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 적어도 하나의 토포그래픽컬 결함은 적어도 하나의 리세스, 심 및 벌지를 포함하는 집적 회로 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 하부 금속 전극의 금속 층은 티타늄을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 하부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 상부 금속 전극을 형성하는 단계는 스택된 관계로 하부 금속 질화물 층, 알루미늄 층과 상부 금속 질화물 층을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 22 항에 있어서,상기 상부 금속 전극의 각각의 하부 및 상부 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터 제조 방법.
- 집적 회로 캐패시터 제조 방법에 있어서,기판에 인접하는 유전체 층을 형성하는 단계;상기 유전체 층의 금속 플러그를 형성하는 단계;상기 유전체 층과 금속 플러그를 통해 스택된 관계로, 제 1 금속 층, 제 1 금속 질화물 층, 제 1 알루미늄 층과 제 2 금속 질화물 층을 형성하는 단계;상기 제 2 금속 질화물 층 위에 있는 캐패시터 유전체 층을 형성하는 단계;에치 스톱으로 제 1 알루미늄 층과 제 2 금속 질화물 층을 이용하여 캐패시터 유전체 층을 선택적으로 에칭하는 단계;상기 캐패시터 유전체 층 위에 있는 제 2 금속 층을 형성하는 단계와;하부 및 상부 전극 사이에 캐패시터 유전체 층을 가지는 하부 및 상부 전극을 형성하기 위해 제 1 금속 층, 제 1 금속 질화물 층, 제 1 알루미늄 층, 제 2 금속 질화물 층과 제 2 금속 층을 선택적으로 에칭하는 단계를 포함하는 집적 회로 캐패시터 제조 방법.
- 제 24 항에 있어서,상기 금속 플러그는 텅스텐을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 24 항에 있어서,상기 금속 플러그를 형성하는 단계는 상기의 최상부 표면 부분에서 적어도 하나의 바람직하지 않는 토포그래픽컬 결함을 만들고, 상기 적어도 하나의 토포그래픽컬 결함은 적어도 하나의 리세스, 심과 벌지를 포함하는 집적 회로 캐패시터 제조 방법.
- 제 24 항에 있어서,상기 제 1 금속 층은 텅스텐을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 24 항에 있어서,각각의 제 1 및 제 2 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 24 항에 있어서,상기 제 2 금속 층을 형성하는 단계는 형성하는 단계, 스택된 관계로, 제 3 금속 질화물 층, 알루미늄 층과, 제 4 금속 질화물 층을 포함하는 집적 회로 캐패시터 제조 방법.
- 제 29 항에 있어서,각각의 제 3 및 제 4 금속 질화물 층은 티타늄 질화물을 포함하는 집적 회로 캐패시터 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755627B1 (ko) * | 2001-12-05 | 2007-09-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3967544B2 (ja) * | 1999-12-14 | 2007-08-29 | 株式会社東芝 | Ｍｉｍキャパシタ |
| KR100472731B1 (ko) * | 2000-06-30 | 2005-03-08 | 주식회사 하이닉스반도체 | 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 |
| US6596643B2 (en) | 2001-05-07 | 2003-07-22 | Applied Materials, Inc. | CVD TiSiN barrier for copper integration |
| US20050233563A1 (en) * | 2004-04-15 | 2005-10-20 | Texas Instruments Incorporated | Recess reduction for leakage improvement in high density capacitors |
| US20060099800A1 (en) * | 2004-11-09 | 2006-05-11 | Chintamani Palsule | Method for fabricating low leakage interconnect layers in integrated circuits |
| US7208372B2 (en) * | 2005-01-19 | 2007-04-24 | Sharp Laboratories Of America, Inc. | Non-volatile memory resistor cell with nanotip electrode |
| US7709873B2 (en) * | 2005-03-31 | 2010-05-04 | Intel Corporation | Polymer memory with adhesion layer containing an immobilized metal |
| KR100705257B1 (ko) * | 2005-12-05 | 2007-04-09 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7863665B2 (en) * | 2007-03-29 | 2011-01-04 | Raytheon Company | Method and structure for reducing cracks in a dielectric layer in contact with metal |
| US8344438B2 (en) * | 2008-01-31 | 2013-01-01 | Qimonda Ag | Electrode of an integrated circuit |
| JP6090111B2 (ja) * | 2013-05-29 | 2017-03-08 | 豊田合成株式会社 | 半導体装置およびその製造方法 |
| KR102368099B1 (ko) | 2015-06-25 | 2022-02-25 | 삼성전자주식회사 | 커패시터 및 이를 포함하는 반도체 장치 |
| US11049887B2 (en) * | 2017-11-10 | 2021-06-29 | Applied Materials, Inc. | Layer stack for display applications |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005102A (en) * | 1989-06-20 | 1991-04-02 | Ramtron Corporation | Multilayer electrodes for integrated circuit capacitors |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| JP3412051B2 (ja) * | 1993-05-14 | 2003-06-03 | 日本テキサス・インスツルメンツ株式会社 | キャパシタ |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| CN1075243C (zh) * | 1994-12-28 | 2001-11-21 | 松下电器产业株式会社 | 集成电路用电容元件及其制造方法 |
| DE19536528A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Integrierbarer Kondensator und Verfahren zu seiner Herstellung |
| JP3452763B2 (ja) * | 1996-12-06 | 2003-09-29 | シャープ株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
| US5872696A (en) * | 1997-04-09 | 1999-02-16 | Fujitsu Limited | Sputtered and anodized capacitors capable of withstanding exposure to high temperatures |
| SE520173C2 (sv) * | 1997-04-29 | 2003-06-03 | Ericsson Telefon Ab L M | Förfarande för tillverkning av en kondensator i en integrerad krets |
| US5903493A (en) | 1997-09-17 | 1999-05-11 | Lucent Technologies Inc. | Metal to metal capacitor apparatus and method for making |
| US6255688B1 (en) * | 1997-11-21 | 2001-07-03 | Agere Systems Guardian Corp. | Capacitor having aluminum alloy bottom plate |
| US6177305B1 (en) * | 1998-12-17 | 2001-01-23 | Lsi Logic Corporation | Fabrication of metal-insulator-metal capacitive structures |
-
1999
- 1999-09-29 US US09/408,299 patent/US6323044B1/en not_active Expired - Lifetime
-
2000
- 2000-01-06 EP EP00300038A patent/EP1020895A3/en not_active Withdrawn
- 2000-01-06 TW TW089100158A patent/TW439174B/zh not_active IP Right Cessation
- 2000-01-11 KR KR1020000001149A patent/KR20000053455A/ko not_active Application Discontinuation
- 2000-01-12 JP JP6226A patent/JP2000208732A/ja active Pending
-
2001
- 2001-09-13 US US09/951,178 patent/US6525358B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755627B1 (ko) * | 2001-12-05 | 2007-09-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW439174B (en) | 2001-06-07 |
| EP1020895A2 (en) | 2000-07-19 |
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| US6323044B1 (en) | 2001-11-27 |
| US20020074586A1 (en) | 2002-06-20 |
| EP1020895A3 (en) | 2003-08-13 |
| US6525358B2 (en) | 2003-02-25 |
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