KR100499637B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 TFR(Thin Film Resistor)의 콘택을 TFR의 하부에 형성함으로써, 식각 정지층 형성 공정을 생략함으로써 공정의 단순화와 TFR의 손상을 방지하는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부의 소정 영역을 식각하여 제1 비아, 제2 비아 및 제3 비아를 각각 형성하는 단계와, 상기 제1 비아, 제2 비아 및 제3 비아를 각각 매립하는 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부를 형성하는 단계와, 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 개구부들을 구비한 식각 정지층 패턴을 전체 표면 상부에 형성하는 단계와, 전체 표면 상부에 상기 개구부들을 매립하는 배리어 금속층을 형성하는 단계와, 상기 제1 금속 매립부 상부의 배리어 금속층 상에 캐패시터용 절연층 및 상부 전극의 적층 구조를 형성하는 단계와, 상기 배리어 금속층을 패터닝하여 하부 전극과 상기 제2 금속 매립부 및 제3 금속 매립부를 접속하는 박막 레지스터를 형성하는 단계와, 전체 표면 상부에 평탄화된 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 식각 정지층 패턴을 선택적으로 식각하여 상기 상부 전극, 상기 제1, 제2 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 콘택홀들을 형성하는 단계 및 상기 콘택홀들을 매립하는 콘택 플러그를 각각 형성하는 단계를 포함한다.

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 TFR(Thin Film Resistor)의 콘택을 TFR의 하부에 형성하고, 1개의 식각 정지층만을 사용함으로써 공정의 단순화를 가능하게 하며 TFR의 손상을 방지하는 반도체 소자의 제조 방법에 관한 것이다.
도면을 참조하여 종래 기술에 따른 반도체 소자 제조 방법 및 문제점을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부의 소정 영역을 식각 및 매립하여 금속 매립부(20)를 형성한다.
도 1b를 참조하면, 금속 매립부(20)의 소정 영역을 각각 노출시키는 개구부를 구비한 제1 식각 정지층(30)을 전체 표면 상부에 형성한다.
도 1c를 참조하면, 전체 표면 상부에 상기 개구부를 매립하는 배리어 금속층(40), 캐패시터용 절연층(50) 및 상부 전극용 도전층(60)을 순차적으로 형성한다.
도 1d를 참조하면, 캐패시터용 절연층(50) 및 상부 전극용 도전층(60)을 선택적으로 식각하여 금속 매립부(20) 상부에 캐패시터 절연막(55) 및 상부 전극(65)의 적층 구조를 형성한 후 배리어 금속층(40)을 패터닝하여 하부 전극(45)과 박막 레지스터를 형성한다.
도 1e를 참조하면, 전체 표면 상부에 제2 식각 정지층(70)을 형성한다.
도 1f를 참조하면, 전체 표면 상부에 평탄화된 층간 절연막(80)을 형성한 후 층간 절연막(80), 제2 식각 정지층(70) 및 제1 식각 정지층(30)을 선택적으로 식각하여 상부 전극(65) 및 금속 매립부(20)의 소정 영역을 각각 노출시키는 콘택홀들을 형성한 후 상기 콘택홀들을 매립하여 콘택 플러그(90a, 90b, 90c, 90d)를 각각 형성한다.
상기의 종래 기술에 따른 반도체 소자의 제조 방법은 캐패시터의 하부 전극과의 콘택을 형성하기 위하여 2층 구조의 식각 정지층을 식각 하여야 하는 반면, 상부 전극 및 TFR과의 콘택을 형성하기 위하여 단일층으로 이루어진 식각 정지층을 식각하여야 하므로, TFR이 손상되어 특성이 저하되며, 2개의 식각 정지층을 형성하여야 하므로 공정이 복잡하다는 문제가 있다.
상기 문제점을 해결하기 위하여, 1개의 식각 정지층만을 사용하여 공정을 단순화하며, TFR의 콘택을 TFR의 하부에 형성하여 식각 공정시 TFR의 손상을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은 MIM 캐패시터와 박막 레지스터를 구비한 반도체 소자의 제조 방법에 있어서, 반도체 기판 상부의 소정 영역을 식각하여 제1 비아, 제2 비아 및 제3 비아를 각각 형성하는 단계와, 상기 제1 비아, 제2 비아 및 제3 비아를 각각 매립하는 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부를 형성하는 단계와, 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 개구부들을 구비한 식각 정지층 패턴을 형성하는 단계와, 전체 표면 상부에 상기 개구부들을 매립하는 배리어 금속층을 형성하는 단계와, 상기 제1 금속 매립부 상부의 배리어 금속층 상에 캐패시터용 절연층 및 상부 전극의 적층 구조를 형성하는 단계와, 상기 적층 구조 및 배리어 금속층을 패터닝하여 상기 제1 금속 매립부에 접속되는 하부 전극과 상기 제2 금속 매립부 및 제3 금속 매립부에 접속되는 박막 레지스터를 형성하는 단계와, 전체 표면 상부에 평탄화된 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 식각 정지층 패턴을 선택적으로 식각하여 상기 상부 전극, 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 콘택홀들을 형성하는 단계 및 상기 콘택홀들을 매립하여 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부에 각각 접속되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부의 소정 영역을 식각하여 제1 비아, 제2 비아 및 제3 비아를 각각 형성하고 이를 매립하여 제1 금속 매립부(120a), 제2 금속 매립부(120b) 및 제3 금속 매립부(120c)를 각각 형성한다. 여기서, 제1 금속 매립부(120a), 제2 금속 매립부(120b) 및 제3 금속 매립부(120c)는 반도체 기판(100) 표면에 상기 제1 비아, 제2 비아 및 제3 비아를 매립하는 금속층(미도시), 바람직하게는 Cu층을 형성하고 이를 평탄화하여 형성한다. 또한 제1 금속 매립부(120a), 제2 금속 매립부(120b) 및 제3 금속 매립부(120c)는 반도체 기판(100)과의 계면에 배리어층(미도시)을 각각 구비할 수 있다.
도 2b를 참조하면, 제1 금속 매립부(120a), 제2 금속 매립부(120b) 및 제3 금속 매립부(120c)의 소정 영역을 각각 노출시키는 개구부들을 구비한 식각 정지층 패턴(130)을 전체 표면 상부에 형성한다. 식각 정지층 패턴(130)은 전체 표면 상부에 식각 정지층(미도시)를 형성하고 사진 및 식각 공정에 의해서 형성하는 것이 바람직하다.
도 2c를 참조하면, 전체 표면 상부에 상기 개구부들을 매립하는 배리어 금속층(140), 캐패시터용 절연층(150) 및 상부 전극용 도전층(160)을 순차적으로 형성한다. 여기서, 배리어 금속층(140)은 TaN, Ta, Ti, TiN 또는 Ru로 형성하는 것이 바람직하며, TaN 또는 TiN를 이용하는 경우에는 질소 농도는 각각 0 내지 95%인 것이 바람직하다. 또한, 배리어 금속층(140)은 바람직하게는 CVD법, ALD법 또는 스퍼터링법을 비정질로 형성하는 것이 바람직하며, 캐패시터용 절연층(150)은 SiN, SiO2, SiC, SiON, SiOC, Ta2O5, HfO2, Al2O3 또는 ZrO2로 형성하며, 상부 전극용 도전층(160)은 TaN, Ta, Ti, TiN 또는 Ru로 형성하는 것이 바람직하다.
도 2d를 참조하면, 캐패시터용 절연층(150) 및 상부 전극용 도전층(160)을 선택적으로 식각하여 제1 금속 매립부(120a) 상부에 캐패시터 절연막(155) 및 상부 전극(165)의 적층 구조를 형성한 후 배리어 금속층(140)을 패터닝하여 하부 전극(145)과 제2 금속 매립부(120b) 및 제3 금속 매립부(120c)를 접속하는 박막 레지스터를 형성한다.
도 2e를 참조하면, 전체 표면 상부에 평탄화된 층간 절연막(180)을 형성한다.
도 2f를 참조하면, 층간 절연막(180) 및 식각 정지층 패턴(130)을 선택적으로 식각하여 상부 전극(165), 제1, 제2 및 제3 금속 매립부(120a, 120b, 120c)의 소정 영역을 각각 노출시키는 콘택홀들을 형성한 후 상기 콘택홀들을 매립하여 콘택 플러그(190a, 190b, 190c, 190d)를 각각 형성한다. 여기서, 콘택 플러그(190a, 190b, 190c, 190d)는 층간 절연막(180) 및 상부 전극(165), 상기 제1, 제2 및 제3 금속 매립부(120a, 120b, 120c)와의 계면에 배리어층(미도시)을 각각 구비할 수도 있다.
본 발명에 따른 반도체 소자의 제조 방법은 1개의 식각 정지층만을 사용하여 공정을 단순화하며, TFR의 콘택을 TFR의 하부에 형성하여 식각 공정시 TFR의 손상을 방지하여 소자의 특성을 향상시키는 효과가 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

Claims (7)

  1. MIM 캐패시터와 박막 레지스터를 구비한 반도체 소자의 제조 방법에 있어서,
    반도체 기판 상부의 소정 영역을 식각하여 제1 비아, 제2 비아 및 제3 비아를 각각 형성하는 단계;
    상기 제1 비아, 제2 비아 및 제3 비아를 각각 매립하는 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부를 형성하는 단계;
    상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 개구부들을 구비한 식각 정지층 패턴을 형성하는 단계;
    전체 표면 상부에 상기 개구부들을 매립하는 배리어 금속층을 형성하는 단계;
    상기 제1 금속 매립부 상부의 배리어 금속층 상에 캐패시터용 절연층 및 상부 전극의 적층 구조를 형성하는 단계;
    상기 적층 구조 및 배리어 금속층을 패터닝하여 상기 제1 금속 매립부에 접속되는 하부 전극과 상기 제2 금속 매립부 및 제3 금속 매립부에 접속되는 박막 레지스터를 형성하는 단계;
    전체 표면 상부에 평탄화된 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 식각 정지층 패턴을 선택적으로 식각하여 상기 상부 전극, 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들을 매립하여 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부에 각각 접속되는 콘택 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부는 상기 반도체 기판과의 계면에 배리어층을 각각 구비하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부는 각각 Cu로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 배리어 금속층은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 전극은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 캐패시터용 절연층은 SiN, SiO2, SiC, SiON, SiOC, Ta2O5, HfO2 , Al2O3 및 ZrO2 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 콘택 플러그는 상기 층간 절연막 및 상기 상부 전극, 상기 제1, 제2 및 제3 금속 매립부와의 계면에 배리어층을 각각 구비하는 것을 특징으로 하는 반도체 소자 제조 방법.
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