KR100499637B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
Description
Claims (7)
- MIM 캐패시터와 박막 레지스터를 구비한 반도체 소자의 제조 방법에 있어서,반도체 기판 상부의 소정 영역을 식각하여 제1 비아, 제2 비아 및 제3 비아를 각각 형성하는 단계;상기 제1 비아, 제2 비아 및 제3 비아를 각각 매립하는 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부를 형성하는 단계;상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 개구부들을 구비한 식각 정지층 패턴을 형성하는 단계;전체 표면 상부에 상기 개구부들을 매립하는 배리어 금속층을 형성하는 단계;상기 제1 금속 매립부 상부의 배리어 금속층 상에 캐패시터용 절연층 및 상부 전극의 적층 구조를 형성하는 단계;상기 적층 구조 및 배리어 금속층을 패터닝하여 상기 제1 금속 매립부에 접속되는 하부 전극과 상기 제2 금속 매립부 및 제3 금속 매립부에 접속되는 박막 레지스터를 형성하는 단계;전체 표면 상부에 평탄화된 층간 절연막을 형성하는 단계;상기 층간 절연막 및 식각 정지층 패턴을 선택적으로 식각하여 상기 상부 전극, 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부의 소정 영역을 각각 노출시키는 콘택홀들을 형성하는 단계; 및상기 콘택홀들을 매립하여 상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부에 각각 접속되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부는 상기 반도체 기판과의 계면에 배리어층을 각각 구비하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1 금속 매립부, 제2 금속 매립부 및 제3 금속 매립부는 각각 Cu로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 배리어 금속층은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 캐패시터용 절연층은 SiN, SiO2, SiC, SiON, SiOC, Ta2O5, HfO2 , Al2O3 및 ZrO2 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 콘택 플러그는 상기 층간 절연막 및 상기 상부 전극, 상기 제1, 제2 및 제3 금속 매립부와의 계면에 배리어층을 각각 구비하는 것을 특징으로 하는 반도체 소자 제조 방법.
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