KR100846993B1 - 반도체 소자의 배선 형성 방법 - Google Patents

반도체 소자의 배선 형성 방법 Download PDF

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Abstract

본 발명에서는 반도체 소자가 형성되어 있는 기판 위에 하부 배선층을 형성한 다음, 그 위에 층간 절연막을 형성하여 하부 배선층을 드러내는 비아 홀을 형성한다. 다음, 배리어층을 형성하고 그 상부에 플러그로 사용하기 위한 텅스텐층을 형성한다. 다음, 비아 홀에 대응하는 텅스텐층의 상부에 감광막 패턴을 형성하고, 이를 식각 마스크로 하여 텅스텐층의 일부를 식각한다. 이어, 감광막 패턴을 제거하고 그 위에 SOG 산화막을 형성하고 산화막과 텅스텐층을 함께 식각하여 배리어층을 드러낸다. 이때, 식각비는 산화막보다 텅스텐층에 대하여 높은 식각비를 가지는 식각 조건을 선택하여, 배리어층이 드러나도록 과도하게 식각을 진행하더라도 비아 홀 안쪽의 텅스텐이 식각되지 않도록 하고, 배리어층과 텅스텐층이 평탄하게 되도록 한다. 다음, 텅스텐층 및 배리어층 상부에 알루미늄과 같은 금속으로 상부 배선층을 형성한다. 이와 같이 본 발명에서는 텅스텐층이 평탄하게 되어 상부의 막들과 접촉이 좋아지므로 접촉 저항이 증가되는 것을 방지할 수 있다.
텅스텐 플러그, 배선, 평탄화, 텅스텐

Description

반도체 소자의 배선 형성 방법{a manufacturing method for wires of semiconductor devices}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 형성 과정을 도시한 것이고,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 배선 형성 과정을 도시한 것이다.
본 발명은 반도체 소자의 배선 형성 방법에 관한 것이다.
최근, 반도체 집적 회로에서는 그 크기가 더욱 감소됨에 따라, 집적 회로에서의 배선을 다층화하고 이 배선들을 연결하는 다층 배선 방법이 주로 사용되고 있다. 일반적으로 배선들을 연결하기 위해 하부 배선층 상부에 접촉구나 비아(via) 홀을 형성하고 스퍼터링과 같은 방법으로 알루미늄과 같은 금속을 증착하여 상부 배선층을 형성함으로써 배선을 완성한다. 그러나, 이러한 스퍼터링 방법에 의해 알루미늄과 같은 금속을 증착할 경우 접촉구 내부에 금속이 완전히 메워지지 않아 배선 연결이 제대로 이루어지지 않을 뿐만 아니라 접촉구나 비아 홀 내에서 스텝 커버리지(step coverage)가 불량하게 되어 소자의 수율이 감소하게 된다.
이러한 이유로 인하여 반도체 소자의 고집적화에 따른 반도체 소자의 배선 연결을 위한 물질로서 접촉구나 비아 홀에서 양호한 스텝 커버리지를 갖는 텅스텐을 이용하여 금속 플러그를 이용하게 되었다.
그러면, 첨부한 도면을 참조하여 종래의 반도체 소자의 배선 형성 방법, 특히 텅스텐 플러그 형성 방법에 대해 설명한다.
먼저, 도 1a에 도시한 바와 같이 반도체 소자(도시하지 않음)를 포함하는 반도체 기판(1) 위에 하부 배선층(2)을 형성한 후, 그 위에 층간 절연막(inter-metal dielectric)(3)을 증착하고 패터닝하여 하부 배선층(2)을 드러내는 비아 홀(31)을 형성한다.
다음, 도 1b에 도시한 바와 같이 배리어층(4)을 스퍼터링(sputtering) 방법으로 적층한 후, 텅스텐층(5)을 증착한다. 여기서, 텅스텐층(5)은 비아 홀(31)이 형성되어 있는 부분에서 아래쪽으로 들어간 골 형태를 이루고 있다.
다음, 도 1c에 도시한 바와 같이 텅스텐층(5)을 전면 식각(etch back)하는데, 텅스텐층(5)의 높이가 배리어층(4)과 같아지도록 하여 텅스텐 플러그를 형성한다.
다음, 도 1d에 도시한 바와 같이 알루미늄(Al) 따위의 금속 물질을 스퍼터링하여 상부 배선층(6)을 적층한다.
이와 같은 방법에서는 텅스텐층(5)을 전면 식각할 때 텅스텐층(5)의 하부막인 배리어층(4)을 드러내기 위해 과도 식각(over etch)을 하게 된다. 따라서, 비 아 홀(31)에 채워진 텅스텐층(5)은 비아 홀(31) 부분이 우묵하게 들어가 플러그 리세스(plug recess)가 발생하게 되고 그 상부에 상부 배선층(6)을 적층하였을 때, 상부 배선층(6)도 비아 홀(31) 부분에서 우묵하게 된다. 심한 경우에는 도 1d에 도시한 바와 같이 빈 공간(61)이 생길 수도 있다. 이는 상부 배선층(6)과 그 위의 금속막 사이의 접촉 저항을 증가시키는 원인이 되는데, 이에 따라 직류 파라미터(DC parameter) 측정시 저항이 기준치에서 벗어나므로 칩(chip)이 작동하지 않게 된다.
본 발명의 과제는 비아 홀에서 접촉 저항을 최소화할 수 있는 반도체 소자의 배선 형성 방법을 제공하는 것이다.
이러한 과제를 해결하기 위해 본 발명에서는 감광막 패턴을 이용한 사진 식각 공정으로 접촉구의 상부에 텅스텐층을 잔류시킨 다음, 전면에 산화막을 형성하고, 산화막과 함께 텅스텐층을 전면 식각하여 평탄화한다.
기판의 상부에 배선을 드러내는 접촉구를 가지고 있는 절연막을 형성한 다음, 배선 상부에 배리어층을 형성한다. 이어, 배리어층 상부에 텅스텐층을 증착하여 접촉구를 채운 다음, 접촉구 상부의 텅스텐층 위에 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 사용하여 텅스텐층의 일부를 식각하고, 감광막 패턴을 제거하고 상기 텅스텐층 상부에 산화막을 적층한다. 이어, 산화막 및 상기 텅스텐층을 함께 식각하여 상기 배리어층을 드러내고, 접촉구를 통하여 배선과 전 기적으로 연결되는 도전체층을 형성한다.
이때, 산화막과 텅스텐층은 건식 식각으로 실시하며, 건식 식각의 식각 조건은 산화막보다 텅스텐에 대하여 높은 식각비를 가지는 식각 조건을 적용하며, 건식 식각에서 사용하는 식각 기체는 CF4와 SF6을 포함하는 것이 바람직하다. 이때, 식각 기체는 20-40 cc 범위의 CF4와 40-80 cc 범위의 SF6을 포함하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 배선 형성, 특히 텅스텐 플러그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 배선 형성 과정을 도시한 것이다.
먼저 도 2a에 도시한 바와 같이 반도체 소자(도시하지 않음)를 포함하는 기판(11) 위에 도전 물질을 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 TiN(질화 티타늄)막(121)/Al(알루미늄)막(122)/TiN막(123)의 3중층으로 이루어진 하부 배선층(12)을 형성한다. 여기서는, 하부 배선층(12)을 TiN막(121)/Al막(122)/TiN막(123)의 삼중층으로 형성하였는데, TiN막(121, 123)은 접촉 특성을 좋게 하기 위한 것으로 TiN막(121, 123) 대신 Ti막이나 Ti 화합물막 또는 Ti막/TiN막이나 Ti막/Ti 화합물막의 이중층으로 형성할 수도 있다. 이어, 하부 배선층(12)의 상부에 층간 절연막(13)을 1.5μm 정도의 두께로 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 하부 배선층(12)을 드러내는 비아 홀(131)을 형성한다.
다음, 도 2b에 도시한 바와 같이 Ti막/TiN막의 이중막(141, 142)으로 이루어진 배리어층(14)을 1,000~1,500Å 정도의 두께로 스퍼터링하고, 화학 기상 증착법을 이용하여 텅스텐층(15)을 증착한 후, 그 상부에 감광막을 도포하고 마스크를 이용한 사진 공정으로 비아 홀(131)의 상부에 감광막 패턴(16)을 형성한다. 이어, 감광막 패턴(16)을 식각 마스크로 하여 텅스텐층(15)의 일부를 건식 식각으로 식각한다. 이렇게 하면, 비어 홀(131)의 상부에는 텅스텐층(15)은 두껍게 남길 수 있는데, 비아 홀(131)의 중앙부에 대응하는 텅스텐층(15)은 오목한 모양을 가진다.
이어, 도 2c에서 보는 바와 같이, 감광막 패턴(16)을 제거하고, 텅스텐층(15)의 상부에 SOG(spin on glass) 산화막(17)을 형성한다. 이때, SOG 산 화막(17)은 액체 상태에 가까운 물질이므로 비아 홀(131)에 대응하는 텅스텐층(15) 중앙 상부의 오목한 부분에는 두껍게 채워지며, 나머지 부분에는 비아 홀(131)에 대응하는 부분보다 얇게 형성된다.
이어, 도 2d에서 보는 바와 같이, 산화막(17)과 텅스텐층(15)을 함께 식각하여 비아 홀(131)을 제외한 나머지 부분에서 배리어층(14)의 표면이 드러낸다. 이때, 식각 방법은 건식 식각으로 실시하며, 텅스텐층(15)에 대한 식각비가 산화막(17)에 대한 식각비보다 높은 식각비를 가지는 식각 조건으로 실시한다. 이러한 건식 식각에서 사용하는 식각 기체는 CF4와 SF6을 포함하며, 더욱 바람직하게는 20-40 cc 범위의 CF4와 40-80 cc 범위의 SF6을 포함하는 식각 기체를 사용한다. 이러한 식각 조건에서는 비아 홀(131)을 제외한 나머지 부분에서 배리어층(14)의 표면이 드러나고, 그 상부에 텅스텐 잔류물을 남기지 않도록 과도하게 식각 공정을 진행하더라도, 비아 홀(131)의 상부에는 산화막(17)이 다른 부분보다 두껍게 남아 있어 다른 부분보다 비아 홀(131)의 상부에서는 산화막(17) 및 텅스텐층(15)이 매우 느리게 식각이 진행되어, 비아 홀(131)의 안쪽까지 텅스텐층(15)이 식각되지 않게 된다. 따라서, 비아 홀(131)에서 텅스텐층(15)이 움푹 파이는 것을 방지할 수 있으며, 식각 조건을 조절하여 텅스텐층(15)과 배리어층(14)이 평탄화되도록 하는 것이 바람직하다.
다음, 도 2e에 도시한 바와 같이 알루미늄과 같은 금속을 스퍼터링하여 상부 배선층(18)을 형성한다.
이와 같이, 본 발명에서는 플러그로 사용되는 텅스텐층(15)이 평탄하게 되어 상부 배선층(18) 및 그 위의 금속막 사이에 접촉이 좋아지므로 접촉 저항이 증가하는 문제를 방지할 수 있다.
본 발명에서는 비아 홀에서 플러그로 사용되는 텅스텐층 상부에 산화막을 형성한 다음 산화막에 대하여 낮은 식각비를 가지는 식각 조건으로 전면 식각을 실시하여 배리어층을 드러낸다. 따라서, 비아 홀에서 텅스텐층이 과도하게 식각되는 것을 방지하여 비아 홀에서 접촉 저항의 증가를 방지하므로 불량이 발생하는 것을 막을 수 있다.

Claims (5)

  1. 기판의 상부에 배선을 드러내는 접촉구를 가지고 있는 절연막을 형성하는 단계,
    상기 배선 상부에 배리어층을 형성하는 단계,
    상기 배리어층 상부에 텅스텐층을 증착하여 상기 접촉구를 채우는 단계,
    상기 접촉구 상부의 상기 텅스텐층 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 식각 마스크로 사용하여 상기 텅스텐층의 일부를 식각하는 단계,
    상기 감광막 패턴을 제거하고 상기 텅스텐층 상부에 산화막을 적층하는 단계,
    상기 산화막 및 상기 텅스텐층을 함께 식각하여 상기 배리어층을 드러내는 단계, 그리고
    상기 접촉구를 통하여 상기 배선과 전기적으로 연결되는 도전체층을 형성하는 단계
    를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1항에서,
    상기 산화막 및 상기 텅스텐층을 함께 식각하여 상기 배리어층을 드러내는 단계에 있어서, 상기 산화막과 상기 텅스텐층은 건식 식각으로 식각되며, 상기 건식 식각의 식각 조건은 상기 산화막보다 상기 텅스텐에 대하여 높은 식각비를 가지는 식각 조건을 적용하는 반도체 소자의 배선 형성 방법.
  3. 제2항에서,
    상기 건식 식각에서 사용하는 식각 기체는 CF4와 SF6을 포함하는 반도체 소자의 배선 형성 방법.
  4. 제3항에서,
    상기 식각 기체는 20-40 cc 범위의 CF4와 40-80 cc 범위의 SF6을 포함하는 반도체 소자의 배선 형성 방법.
  5. 제1항에서,
    상기 산화막은 SOG 산화막인 반도체 소자의 배선 형성 방법.
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