DE10137678A1 - Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich - Google Patents

Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich

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Abstract

Es wird ein Verfahren zur Integration von Feldeffekttransistoren für Speicher- und Logikanwendungen in einem Halbleitersubstrat 22 vorgeschlagen, bei dem zunächst das Gatedielektrikum 2 und eine Halbleiterschicht 4 sowohl im Logik- als auch im Speicherbereich 6 und 8 ganzflächig abgeschieden werden. Aus diesen Schichten werden zunächst die Gateelektroden 12 im Speicherbereich 8 gebildet, die Source- und Draingebiete 56 implantiert und der Speicherbereich 8 mit einem Isolationsmaterial 20 planarisierend bedeckt. Erst nachfolgend werden aus der Halbleiterschicht 4 und dem Gatedielektrikum 2 im Logikbereich die Gateelektroden 21 gebildet.

Description

  • Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie und betrifft ein Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich sowie ein Halbleiterprodukt.
  • In zunehmendem Maße werden Halbleiterprodukte mit integrierten Speicher- und Logikbereichen hergestellt. Dies stellt jedoch besonders hohe Anforderungen an den Herstellungsprozeß, da an die Feldeffekttransistoren (FE-Transistoren) im Speicher- und Logikbereich unterschiedliche Anforderungen gestellt werden. So müssen zum Beispiel die FE-Transistoren im Speicherbereich, die dort in der Regel als Auswahltransistoren für zugeordnete Speicherzellen dienen, einen besonders geringen Leckstrom aufweisen. Dagegen kommt es bei FE- Transistoren im Logikbereich besonders auf eine hohe Schaltgeschwindigkeit und eine geringe Einsatzspannung an. Um diesen unterschiedlichen Anforderungen gerecht zu werden, wurden für FE-Transistoren für Logik- und Speicheranwendungen unterschiedliche, speziell angepaßte Herstellungsverfahren entwickelt.
  • Ein Unterschied bei der Herstellung liegt z. B. darin, daß für Logikanwendungen komplementäre FE-Transistoren, sogenannte CMOS-Transistoren, benötigt werden, bei denen abhängig vom p- oder n-Kanal auch das Gatematerial unterschiedlich dotiert ist. Bei Speicheranwendungen wird in der Regel nur ein Gatematerial mit einer Dotierung eingesetzt. Dies hat zur Folge, daß nur ein Kanal, typischerweise der n-Kanal, als Oberflächenkanal realisiert werden kann, während der andere Kanal, typischerweise der p-Kanal, als sogenannter "buried channel" realisiert wird. Im Zuge der weiteren Miniaturisierung hat sich der "buried channel" als leistungslimitiert herausgestellt, so daß heute unter anderem aus diesem Grund in einem Logikprozeß n- und p-Transistoren als Oberflächentransistoren verwendet werden und dabei eine höhere Performance erzielbar ist. N- und p-Kanal Transistoren mit unterschiedlich dotierter Gateelektrode bzw. mit Gatematerialien mit unterschiedlicher Austrittsarbeit für Elektronen werden auch als "dualwork function devices" oder "dual-gate devices" bezeichnet, wobei in der Regel die Gateelektrode des n-Kanal Transistors n-dotiert und die Gateelektrode des p-Kanal Transistors p- dotiert ist. Im folgenden wird der Begriff dual-work function verwendet. Ein für die Herstellung derartige Transistoren geeignetes Herstellungsverfahren ist zum Beispiel in der US 5,882,965 beschrieben.
  • Um die unterschiedlichen Einsatzspannungen bei Logik- und Speichertransistoren einzustellen, werden häufig die Gatedielektrika der Transistoren unterschiedlich dick ausgebildet. Ein diesbezügliches Verfahren ist z. B. aus der US 5,668,035 bekannt, bei dem zunächst auf einem Siliziumsubstrat sowohl im Logik- als auch im Speicherbereich ein dickes Gatedielektrikum sowie eine Polysiliziumschicht abgeschieden, anschließend beide Schichten aus dem Logikbereich entfernt und dort ein vergleichsweise dünnes Gatedielektrikum gebildet und eine Polysiliziumschicht abgeschieden werden. Dadurch wird erreicht, daß im Logikbereich ein im Vergleich zum Speicherbereich dünneres Gatedielektrikum vorliegt. Der Gatestack sowie die Source- und Draingebiete werden anschließend gemeinsam sowohl im Logik- als auch im Speicherbereich gebildet.
  • Die Bildung von FE-Transistoren für Speicheranwendungen und dual-work function Transistoren für Logikanwendungen auf einem gemeinsamen Halbleitersubstrat wird dagegen in den US 6,107,154, US 6,153,459 und US 6,087,225 beschrieben.
  • Bei dem Verfahren gemäß US 6,107,154 wird zunächst ein Gateoxid und eine Polysiliziumschicht auf ein Halbleitersubstrat abgeschieden und nachfolgend strukturiert. Dabei entstehen sowohl im Logik- als auch im Speicherbereich Gateelektroden von FE-Transistoren. Es schließt sich die gleichzeitige Bildung von Source- und Draingebieten in beiden Bereichen an. Nachteilig ist hier, daß durch die gleichzeitige Herstellung der FE-Transistoren in beiden Bereichen nicht auf die spezifischen Anforderungen der für Logik- und Speicheranwendungen vorgesehenen FE-Transistoren eingegangen werden kann.
  • Aus der US 6,153,459 ist dagegen bekannt, das ganzflächig auf das Halbleitersubstrat abgeschiedene Gateoxid und die ebenfalls ganzflächig abgeschiedene Polysiliziumschicht nur im Speicherbereich zu strukturieren, im Logikbereich dagegen vollständig zu entfernen. Anschließend wird im Logikbereich ein Gateoxid gebildet und eine Polysiliziumschicht abgeschieden, wobei diese Polysiliziumschicht lediglich im Logikbereich unter Bildung von Gateelektroden strukturiert wird, im Speicherbereich dagegen vollständig entfernt wird. Die Gateelektroden im Logikbereich werden nun n- bzw. p-dotiert. Abschließend erfolgt in beiden Bereichen die Bildung der Source- und Draingebiete.
  • Die US 6,087,225 beschreibt dagegen die Bildung eines Gateoxids und einer ersten Polysiliziumschicht im Speicherbereich, Bildung eines Gateoxids im Logikbereich und ganzflächige Abscheidung einer zweiten Polysiliziumschicht mit nachfolgender Strukturierung, bei der im Logikbereich Gateelektroden gebildet und die zweite Polysiliziumschicht im Speicherbereich entfernt werden, sowie nachfolgender Strukturierung der ersten Polysiliziumschicht zur Bildung von Gateelektroden im Speicherbereich. Es schließt sich die Herstellung von Source- und Draingebieten sowohl im Speicher- als auch im Logikbereich an.
  • Nachteilig bei den vorbekannten Verfahren ist, daß die Verfahrensschritte zur Herstellung der FE-Transistoren im Speicher- bzw. Logikbereich auf den jeweils anderen Bereich Auswirkungen haben. Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung eines Halbleiterprodukts anzugeben, bei dem die Auswirkungen weitgehend ausgeschlossen sind.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines Halbleiterprodukts, das ein Halbleitersubstrat mit wenigstens einem Speicherbereich und einem Logikbereich aufweist, mit den Schritten:
    • a) auf eine Oberfläche des Halbleitersubstrats wird sowohl im Speicher- als auch im Logikbereich eine als Gatedielektrikum dienende dielektrische Schicht (z. B. Dick- oder Dünnoxid) und eine Halbleiterschicht aufgebracht;
    • b) die Halbleiterschicht wird zunächst im Speicherbereich unter Bildung von Gateelektroden strukturiert;
    • c) im Speicherbereich werden benachbart zu den dort gebildeten Gateelektroden in das Halbleitersubstrat Dotierstoffe zur Bildung von Source- und Draingebieten eingebracht;
    • d) die Zwischenräume zwischen den Gateelektroden im Speicherbereich werden mit einem Isolationsmaterial weitgehend vollständig aufgefüllt; und
    • e) in nachfolgenden Schritten wird im Logikbereich die Halbleiterschicht unter Bildung von Gateelektroden strukturiert und die dort gebildeten Gateelektroden dotiert, wobei ein Teil dieser Gateelektroden n- und der andere Teil p-dotiert wird.
  • Erfindungsgemäß gehen demnach die Gateelektroden und das Gateoxid in beiden Bereichen aus jeweils einer ganzflächig abgeschiedenen bzw. erzeugten Schicht hervor. Die Gateoxide sind daher in beiden Bereichen gleich dick. Weiterhin werden aus der ganzflächig abgeschiedenen Halbleiterschicht zunächst im Speicherbereich die Gateelektroden gebildet, dort die zugehörigen Source- und Draingebiete geschaffen und die Zwischenräume zwischen den Gateelektroden im Speicherbereich mit einem Isolationsmaterial aufgefüllt. Im Speicherbereich sind damit die FE-Transistoren und die notwendige Zwischenisolation vollständig hergestellt. Insbesondere die von dem Isolationsmaterial gebildete Zwischenisolation wird bei hohen Temperaturen aufgebracht bzw. thermisch nachbehandelt, um die relativ kleinen Zwischenräume gut füllen zu können. Zum Schutz der Halbleiterschicht im Logikbereich vor den im Zellenbereich durchgeführten Prozessen, z. B. bei einer Implantation, kann daher bevorzugt vor Bildung der Gateelektroden gemäß Schritt b) auf die Halbleiterschicht im Logikbereich eine isolierende Schicht aufgebracht werden. Für eine Vielzahl von Prozeßschritten reicht jedoch auch eine dünne Linerschicht aus, die z. B. nach Schritt c) und vor Schritt d) ganzflächig abgeschieden werden kann. Bevorzugt bestehen die isolierende Schicht und die Linerschicht aus Siliziumnitrid.
  • Die FE-Transistoren im Speicherbereich werden gemäß der Erfindung vollständig vor der Herstellung der FE-Transistoren im Logikbereich gebildet. Daher wird eine gegenseitige Beeinflussung der Verfahrensschritte zur Herstellung der FE- Transistoren im Speicher- und Logikbereich weitgehend vermieden.
  • Bevorzugt wird die Halbleiterschicht als undotierte polykristalline Halbleiterschicht abgeschieden und zunächst lediglich im Speicherbereich vor Bildung der Gateelektroden dotiert. Dies erfolgt bevorzugt durch Aufbringen einer dotierten Halbleiterschicht. Eine ebenfalls geeignete Alternative zur Dotierung der Halbleiterschicht ist eine Implantation, wobei im Logikbereich die isolierende Schicht als Schutzschicht vor der Implantation dienen kann. Durch geeignete Wärmebehandlung können die Dotierstoffe aus der dotierten Halbleiterschicht in die undotierte Halbleiterschicht diffundieren. Im Ergebnis entsteht eine sehr gleichmäßige Dotierung beider Schichten.
  • In einer vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens besteht die Halbleiterschicht aus einer ersten und einer die erste Teilschicht entweder nur im Logik- oder nur im Speicherbereich bedeckenden zweiten Teilschicht, so daß die Halbleiterschicht in einem der beiden Bereiche durch Aufbringen der zweiten Teilschicht auf die erste Teilschicht materialverstärkt wird. Bevorzugt wird die zweite Teilschicht im Logikbereich aufgebracht, so daß die Halbleiterschicht im Logikbereich dicker als im Speicherbereich ist. Die unterschiedlich dick ausgebildete Halbleiterschicht ermöglicht eine gezieltere Anpassung der Transistoreigenschaften im Logik- und Speicherbereich an die jeweils gewünschten Anforderungen.
  • Das Aufbringen in zwei Teilschichten zur Bildung unterschiedlich dicker Halbleiterschichten in den beiden Bereichen hat darüber hinaus den Vorteil, daß die als Gatedielektrikum dienende dielektrische Schicht vollständig von der ersten Teilschicht während des gesamten Herstellungsprozesses bedeckt bleibt und damit geschützt ist.
  • Bevorzugt erfolgt die Bildung der Halbleiterschicht aus zwei Teilschichten dadurch, daß
    • - auf die ganzflächig abgeschiedene erste Teilschicht eine Ätzstoppschicht aufgebracht wird, welche die erste Teilschicht lediglich im Logik- oder im Speicherbereich bedeckt;
    • - weiteres Halbleitermaterial zur Bildung der zweiten Teilschicht ganzflächig auf die Ätzstoppschicht und den von der Ätzstoppschicht nicht bedeckten Bereich der ersten Teilschicht aufgebracht wird, so daß die erste und die zweite Teilschicht in dem von der Ätzstoppschicht freigelassenen Bereich unmittelbar übereinander liegen;
    • - eine Maske auf die zweite Teilschicht in den Bereich aufgebracht wird, der von der Ätzstoppschicht unbedeckt ist; und
    • - unter Verwendung der Maske die zweite Teilschicht von der Ätzstoppschicht mittels eines Ätzprozesses entfernt wird, so daß die zweite Teilschicht lediglich in dem von der Maske bedeckten Bereich auf der ersten Teilschicht verbleibt und beide Teilschichten dort zusammen die materialverstärkte Halbleiterschicht bilden.
  • Gemäß dieser Weiterbildung wird eine auf die erste Teilschicht in einem der beiden Bereiche aufgebrachte Ätzstoppschicht verwendet. Auf die Ätzstoppschicht und den von der Ätzstoppschicht nicht bedeckten Bereich der ersten Teilschicht wird die zweite Teilschicht aufgebracht. Eine aufgebrachte Maske bedeckt die zweite Teilschicht in dem von der Ätzstoppschicht nicht bedeckten Bereich. Die aufgebrachte Maske und die Ätzstoppschicht bedecken somit zueinander weitgehend komplementäre Bereiche. Bei der nachfolgenden Ätzung der zweiten Teilschicht wird diese von der Ätzstoppschicht entfernt. Die Ätzstoppschicht dient dem Schutz der ersten Teilschicht. Die Dicke der ersten Teilschicht, die im Zellenbereich die Halbleiterschicht darstellt, richtet sich unter anderem danach, ob die Dotierung im Zellenbereich mittels Implantation oder mittels zusätzlich aufgebrachter dotierter Halbleiterschicht erfolgt. Im ersten Fall sollte die erste Teilschicht dünner als im letzten Fall ausgebildet sein.
  • Der vorliegenden Erfindung liegt weiterhin die Aufgabe zu Grunde, ein mit vergleichsweise gut an den Verwendungszweck angepaßte FE-Transistoren versehenes Halbleiterprodukt anzugeben, das ein Halbleitersubstrat mit wenigstens einem Speicherbereich und wenigstens einem Logikbereich aufweist, wobei
    • - im Speicher- und im Logikbereich auf einer als Gatedielektrikum dienenden dielektrischen Schicht Gateelektroden aus einem Halbleitermaterial sitzen,
    • - die dielektrische Schicht sowohl im Logik- als auch im Speicherbereich die gleiche Dicke aufweist, und
    • - ein Teil der Gateelektroden im Logikbereich p-dotiert und der andere Teil der Gateelektroden im Logikbereich n- dotiert ist.
  • Aus der US 6,107,154 ist zum Beispiel ein derartiges Halbleiterprodukt bekannt. Die vorliegende Erfindung löst genannte Aufgabe bei dem vorstehend genannten Halbleiterprodukt dadurch, daß das Halbleitermaterial der Gateelektroden im Logik- oder im Speicherbereich eine größere Materialstärke als im jeweils anderen Bereich aufweist.
  • Die unterschiedliche Materialstärke des Halbleitermaterials der Gateelektroden im Logik- und Speicherbereich gestattet eine größere Freiheit hinsichtlich der Anpassung der Transistoreigenschaften an den jeweiligen Verwendungszweck. Bevorzugt weist das Halbleitermaterial der Gateelektroden im Logikbereich eine größere Materialstärke als das Halbleitermaterial der Gateelektroden Speicherbereich auf. Bevorzugt handelt es sich bei dem Halbleiterprodukt um ein embedded DRAM.
  • Grundsätzlich wird durch eine größere Materialstärke der Widerstand der Gateleitungen vermindert. Im Zellenbereich wird eine besonders hohe Leitfähigkeit gefordert, um möglichst lange Gateleitungen ausbilden zu können. Daher wird dort auf das Halbleitermaterial der Gateelektroden eine Wolframsilizidschicht (WSiX), eine Wolframschicht (W) oder eine ähnliche metallische Schicht aufgebracht. Im Logikbereich ist eine derartige Zusatzschicht dagegen hinderlich, da sie die Möglichkeit unterschiedlicher Gatedotierungen einschränkt. Um auch im Speicherbereich einen ausreichend geringen Widerstand der Gateleitungen zu ermöglichen, wird daher dort eine größere Materialstärke der Halbleiterschicht angestrebt.
  • Weiterhin zeichnet sich das erfindungsgemäße Halbleiterprodukt dadurch aus, daß zwischen dem Logikbereich und dem Speicherbereich ein von den Gatelelektroden im Logik- und Speicherbereich beabstandeter und mit einem isolierenden Material aufgefüllter Zwischenraum angeordnet ist. Der aufgefüllte Zwischenraum kann dabei von weiteren isolierenden Schichten, z. B. Siliziumnitridschichten, umgeben und so gegenüber planarisierenden Isolationsmaterialien getrennt sein.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels erläutert und in Figuren dargestellt. Es zeigen:
  • Fig. 1A bis 1C den schematischen Ablauf des erfindungsgemäßen Verfahrens, und
  • Fig. 2 bis 28 einen demgegenüber detaillierter dargestellten Ablauf.
  • Die Fig. 1A bis 1C zeigen den prinzipiellen Ablauf des erfindungsgemäßen Verfahrens. Zunächst werden eine dielektrische Schicht 2 und eine Halbleiterschicht 4 gebildet. Die Halbleiterschicht 4 ist in dem in der Fig. 1A in der rechten Bildhälfte liegenden Logikbereich 6 dicker ausgebildet als in dem in der linken Bildhälfte liegenden Speicherbereich 8. Mit 10 ist eine die Halbleiterschicht 4 im Logikbereich 6 bedeckende isolierende Schicht bezeichnet. Vor Bildung der Gateelektroden 12 im Speicherbereich 8 werden eine metallhaltige Schicht 14 und eine bedeckende Isolationsschicht 16 ganzflächig abgeschieden. Vor der Bildung der dielektrischen Schicht 2 erfolgt typischerweise die Ausbildung der Wannen für die zu bildenden Transistoren, insbesondere im Logikbereich 6, durch Implantation.
  • Wie aus der Fig. 1B ersichtlich, werden zunächst die Gateelektroden 12 im Speicherbereich 8 hergestellt, die seitlich von isolierenden Randstegen 18 bedeckt sind. Vor dem Auffüllen der Zwischenräume zwischen den Gateelektroden 12 mit einem Isolationsmaterial 20, das mit der Oberkante der Gateelektroden 12 abschließt, werden in Fig. 1B nicht dargestellte Source- und Draingebiete implantiert. Somit sind im Speicherbereich 8 die Transistoren prinzipiell fertig gestellt. Im Logikbereich 6 ist die Halbleiterschicht 4 dagegen noch unstrukturiert. Erst in nachfolgenden Schritten werden dort die Gateelektroden 21 strukturiert, p- bzw. n-dotiert und die Source- und Draingebiete zur Fertigstellung der Transistoren gebildet. Die so erhaltene Struktur ist in Fig. 1C dargestellt.
  • Der Vorteil dieses Ablaufs besteht insbesondere darin, daß die Bildung der isolierenden Randstege 18 und das Auffüllen der Zwischenräume zwischen den Gateelektroden 12 ohne Beeinflussung der Halbleiterschicht 4 im Logikbereich 6 und insbesondere der dort zu bildenden Transistoren erfolgt, da letztere zu diesem Zeitpunkt abgesehen von Well-Implantierungen noch nicht gebildet sind. Zum Schutz der Halbleiterschicht 4 im Logikbereich dient die isolierende Schicht 10. Als weiteren Vorteil läßt sich die weitgehend voneinander unabhängige Herstellung der Transistoren im Speicher- und Logikbereich nennen, welche eine gezielte Anpassung der Transistoreigenschaften an den jeweiligen Verwendungszweck gestattet. Die Transistoren im Logikbereich werden als dual-work function devices ausgebildet.
  • Günstig ist es weiterhin, daß sich ein für sich genommen optimierter Logikprozeßabschnitt im Anschluß an die Strukturierung des Speicherbereichs quasi modular zur Bildung der Transistoren im Logikbereich 6 einbauen bzw. übernehmen läßt. Die thermischen Schritte bei einem Logikprozeß sind im allgemeinen niedriger als im Speicherprozeß, so daß die Beeinflussung des bereits strukturierten Speicherbereichs 8 unkritisch ist. Im Stand der Technik greifen dagegen die Prozeßschritte zur Herstellung von Logik- und Speicherbereich ineinander, wobei unweigerlich Abstriche bei der Optimierung hingenommen werden müssen.
  • Im folgenden soll das Verfahren anhand der Fig. 2 bis 28 näher beschrieben werden. Dabei werden für gleiche Strukturen die gleichen Bezugszeichen wie in den Fig. 1A bis 1C verwendet. Die dabei genannten Schichtdicken sind exemplarisch.
  • Auf einem Halbleitersubstrat 22 wird nach Bildung der Wannen für die Transistoren (hier nicht gezeigt) zunächst eine dielektrische Schicht 2 bevorzugte durch thermische Oxidation des aus einkristallinem Silizium bestehenden Halbleitersubstrats 22 gebildet. Die dielektrische Schicht 2 dient als Gatedielektrikum sowohl im Speicherbereich 8 als auch im Logikbereich 6. Auf die dielektrische Schicht 2 wird eine erste Teilschicht 26 aus undotiertem Polysilizium mittels eines CVD (chemical vapour deposition)-Verfahrens abgeschieden. Die Dicke der ersten Teilschicht 26 beträgt etwa 40 nm. Im Fall einer Späteren Dotierung der ersten Teilschicht 26 mittels Implantation kann die Dicke etwa 80 nm betragen. Eine nachfolgend mittels eines CVD-Verfahrens aufgebrachte Ätzstoppschicht 28 aus Siliziumoxid bedeckt die erste Teilschicht 26 ganzflächig. Es schließt sich das Aufbringen einer Photomaske 30 an. Diese wird durch Abscheiden und Strukturieren einer Photoresistschicht gebildet, wobei lediglich eine Lithographie mit mittlerer Auflösung benötigt wird, da die mittels anisotrope Ätzung 32 erfolgende Strukturierung der Ätzstoppschicht 28 relativ unkritisch ist. Die strukturierte Ätzstoppschicht 28 ist in Fig. 3 zusehen. Nach dem Entfernen der Photomaske 30 schließt sich eine Reinigung der freilegenden Bereiche der ersten Teilschicht 26 mittels HF an, um Oxidreste vollständig zu entfernen. Die Ätzstoppschicht 28 kann bei der Reinigung ebenfalls mit angegriffen werden. Da sie jedoch deutlich dicker als die auf der ersten Teilschicht 26 vorhandene natürliche Oxidschicht oder Oxidreste ist, bleibt nach der Reinigung die Ätzstoppschicht in einer ausreichenden Dicke übrig. Auf die so gereinigte Teilschicht 26 wird eine etwa 80 nm dicke zweite Teilschicht 34 aus undotiertem Polysilizium abgeschieden. Dabei sind die beiden Teilschichten 26 und 34 im Logikbereich 6 in unmittelbarem Kontakt, im Speicherbereich 8 sind die beiden Teilschichten dagegen durch die Ätzstoppschicht 28 voneinander getrennt. Im Logikbereich 6 bilden die beiden Teilschichten 26 und 34 die Halbleiterschicht 4, während im Speicherbereich 8 die Halbleiterschicht 4 lediglich von der ersten Teilschicht 26 gebildet wird. Die Halbleiterschicht 4 weist somit im Logikbereich 6 eine größere Materialstärke als im Speicherbereich 8 auf.
  • Gemäß Fig. 4 wird eine isolierende Schicht 10 aus CVD- Siliziumnitrid abgeschieden und im Logikbereich 6 mit einer ebenfalls photolithographisch unkritischen Photomaske 36 bedeckt. Mit einer weiteren anisotropen Ätzung 38 wird die isolierende Schicht 10 aus dem Speicherbereich 8 entfernt. Die so strukturierte isolierende Schicht 10 dient nachfolgend als Maske bei der Strukturierung der beiden Teilschichten mittels anisotroper Ätzung 38. Die anisotrope Ätzung 38 erfolgt dabei selektiv zum Material der Ätzstoppschicht 28 und zum Material der isolierenden Schicht 10.
  • Die Isolationsschicht 16 (Fig. 7) sollte deutlich dicker als die isolierende Schicht 10 ausgebildet werden, da beide Schichten in späteren Verfahrensschritte geätzt werden (Fig. 22), wobei die Isolationsschicht 16 nicht vollständig entfernt werden soll. Geeignete Größen sind 200 nm für die Isolationsschicht 16 und 50 nm für die isolierende Schicht 10.
  • Zur Dotierung der ersten Teilschicht 26 wird, wie aus Fig. 6 ersichtlich, eine mit Phosphor dotierte Polysiliziumschicht 42 aufgebracht. Diese bedeckt nur im Speicherbereich 8 die erste Teilschicht 26, im Logikbereich 6 liegt dagegen zwischen der aus den beiden Teilschichten 26 und 34 gebildeten Halbleiterschicht 4 und der dotierten Polysiliziumschicht 42 die isolierende Schicht 10. Dadurch wird eine Diffusion von Phosphor in die Halbleiterschicht 4 des Logikbereichs 6 verhindert. Die etwa 40 nm dicke und etwa 1020./cm3 dotierte Polysiliziumschicht 42 verbleibt auf der ersten Teilschicht 26 im Speicherbereich 8, so daß dort beide zusammen die Halbleiterschicht 4 bilden. Zusammen beträgt die Dicke der Halbleiterschicht 4 im Speicherbereich 8 etwa 80 nm, im Logikbereich 6 dagegen 120 nm.
  • Es schließt sich gemäß Fig. 7 das Abscheiden der metallhaltigen Schicht 14 und der Isolationsschicht 16 an. Die metallhaltige Schicht 14 besteht dabei bevorzugt aus einer Wolframnitridschicht 44 und einer Wolframschicht 46. Die Isolationsschicht 16 stellt das so genannte cap-Nitrid dar und wird mittels eines CVD-Verfahrens abgeschieden.
  • In weiteren Verfahrensschritten werden die Gateelektroden 12 im Speicherbereich 8 strukturiert. Dazu wird zunächst eine mit einer hochauflösenden Lithographie hergestellte Photomaske 48 im Speicherbereich 8 gebildet und zunächst die Isolationsschicht 16 geätzt. Diese verbleibt in den von der Photomaske 48 bedeckten Bereichen und kann daher nachfolgend als Hartmaske verwendet werden. Selektiv zum Material der Isolationsschicht 16 (hier Siliziumnitrid) erfolgt die anisotrope Ätzung der Wolframschicht 46, der Wolframnitridschicht 44 sowie der Halbleiterschicht 4. Im Ergebnis entstehen Gateelektroden 12 mit dem schichtweisen Aufbau aus n-dotiertem Polysilizium, Wolframnitrid und Wolfram mit aufgesetztem cap- Nitrid. Die ebenfalls aus Siliziumnitrid bestehende isolierende Schicht 10 schützt die Halbleiterschicht 4 im Logikbereich 6 bei der Ätzung. Die Situation nach der Ätzung zeigt Fig. 9. Es schließt sich die Bildung von isolierenden Randstegen 18 durch Oxidation der Seitenwände der Gateelektroden 12 an.
  • Anschließend werden Dotierstoffe zur Bildung von LDD-Gebieten 50 in das im Speicherbereich 8 freiliegende Halbleitersubstrat 22 mittels schräger oder vertikaler Implantation eingebracht. Die Halbleiterschicht 4 im Logikbereich 6 ist zusätzlich mit einer Photomaske 52 geschützt. Als nächstes wird eine dünne LP-CVD-(low pressure chemical vapour deposition)Nitridschicht 54 konform abgeschieden und anisotrop zurückgeätzt, so daß Randstege 54 an den Seitenwänden der Gateelektroden 12 verbleiben. Durch eine weitere Implantation von Dotierstoffen in das im Speicherbereich 8 freiliegende Halbleitersubstrat 22 und einen sich daran anschließenden Anneal- Schritt zur Aktivierung der Dotierstoffe und zum Ausheilen von Implantationsschäden werden die Source- und Draingebiete 56 der Transistoren im Speicherbereich 8 geschaffen (Fig. 12).
  • Nachfolgend wird eine weitere dünne Nitridschicht 58 abgeschieden, die Zwischenräume zwischen den Gateelektroden mit einem Isolationsmaterial 20 aus BPSG (P und B- dotiertes Siliziumglas) gefüllt, das BPSG bei 800°C verdichtet und anschließend mit einem Stopp auf den Nitridschichten 16 und 58 planarisiert. Diese Schritte sind in den Fig. 13 bis 15 dargestellt. Damit ist die Prozeßführung im Speicherbereich vorerst abgeschlossen.
  • Bei den einzelnen Ätzschritten im Speicherbereich 8 kann es dazu kommen, daß auch das Gateoxid 2 zwischen den Gatelelektroden 12 angegriffen oder teilweise entfernt wird. Dies ist z. B. beim Ätzen des Gatestacks (Gateelektroden) möglich. Ein teilweises Entfernen ist jedoch unkritisch, da in späteren Verfahrensschritten an diesen Stellen üblicherweise Kontakte zu den Dotierungsgebieten 56 geschaffen werden.
  • Es folgt die Bildung der Transistoren im Logikbereich. Dazu wird eine mit hochauflösender Lithographie strukturierte Photomaske 60 aufgebracht. Als Material für die Photomaske 60 kommt ein für die Bildung der Transistoren im Logikbereich optimierter Photoresist zum Einsatz. Es kann sich hierbei z. B. um einen negativen Photoresist handeln. Mittels der Photomaske 60 wird zunächst die Nitridschicht 58 und die isolierende Schicht 10 (Siliziumnitrid) strukturiert, so daß die geätzten Nitridschichten als Hartmaske verwendet werden können. Die aus Siliziumnitrid bestehende Isolationsschicht 16 im Speicherbereich 8 ist dabei von der Photomaske 60 geschützt. Anschließend wird die Photomaske 60 entfernt, die Halbleiterschicht 4 mit einer Oxid- und Nitrid-schonenden Polysiliziumätzung strukturiert und eine Reinigung mit HF durchgeführt. Dabei ist es wesentlich, daß das Gateoxid 2 zwischen den Gateelektroden 21 nicht entfernt wird, da sonst das sogenannte Siliziumpitting des Halbleitersubstrats 22 auftreten kann.
  • Nachfolgend werden die Seitenwände der so geschaffenen Gateelektroden 21 oxidiert und dabei wie der Fig. 17 entnehmbar isolierende Randstege 62 gebildet. Bei der Oxidierung kann weiteres Oxid auf dem Halbleitersubstrat 22 zwischen den Gateelektroden 21 entstehen.
  • Unter Verwendung einer weiteren Photomaske 64 werden n- dotierte LDD-Gebiete 66 für die n-Kanal Transistoren in das Halbleitersubstrat 22 mittels Implantation eingebracht. Nach dem Entfernen der Photomaske 64 wird ein dünnes LP-CVD-Nitrid abgeschieden und anisotrop zurückgeätzt, so daß Randstege 68 aus Nitrid an den Seitenwänden der Gateelektroden 21 verbleiben. Wie aus Fig. 20 ersichtlich werden mittels einer weiteren Photomaske 70 die n-Kanal Transistoren im Logikbereich sowie der gesamte Speicherbereich bedeckt und p-dotierte LDD- Gebiete 72 für die p-Kanal Transistoren im Halbleitersubstrat 22 implantiert.
  • Es folgt gemäß Fig. 21 und 22 die Abscheidung einer weiteren Nitridschicht 74 und einer CVD-Ozon SWS-Oxidschicht 76 (SWS = side wall spacer) in einer Stärke von etwa 60 nm sowie die anisotrope Rückätzung der SWS-Oxidschicht 76 und der Nitridschicht 74, so daß Randstege 74 und 76 seitlich der Gateelektroden 21 verbleiben. Bei einer nachfolgenden Nitridätzung wird das cap-Nitrid 10 (isolierende Schicht) von den Gateelektroden 21 im Logikbereich 6 entfernt. Die sich auf den Gateelektroden 12 im Speicherbereich befindende Isolationsschicht 16 wird dabei aufgrund ihrer deutlich höheren Materialstärke nur teilweise zurückgeätzt.
  • Unter Verwendung von weiteren Photomasken 78 bzw. 80 werden gemäß Fig. 23 und 24 die Source- und Draingebiete 82 bzw. 84 sowie die p- und n-dotierten Gateelektroden 21 der n- Kanal Transistoren bzw. p-Kanal Transistoren implantiert. Nach der Implantation schließt sich ein Anneal-Schritt an.
  • In einem nächsten Verfahrensschritt wird eine Siliziumnitridschicht 86 und eine hier nicht dargestellte Maskierungsschicht für eine nachfolgende Silizierung aufgebracht. Die Maskierungsschicht dient als Maske zum Ätzen der Nitridschicht 86, die dort entfernt wird, wo das Halbleitersubstrat 22 und die Halbleiterschicht 4 siliziert werden sollen. Mittels Sputtern wird nach erfolgter naßchemischer Reinigung mit HF zum Entfernen von Restoxid auf den freiliegenden Siliziumoberflächen eine Kobaltschicht oder Titanschicht aufgebracht und bei einer Wärmebehandlung unter Reaktion mit dem freiliegenden Silizium zu Kobaltsilizid 88 bzw. Titansilizid umgewandelt. Nicht umgewandeltes Kobalt bzw. Titan wird entfernt.
  • Abschließend wird eine BPSG-Schicht 90 abgeschieden, thermisch mit einem geringeren thermischen Budget (geringere Temperatur) als im Zellenbereich verdichtet und planarisiert. Bezugszeichenliste 2 dielektrische Schicht/Gatedielektrikum
    4 Halbleiterschicht
    6 Logikbereich
    8 Speicherbereich
    10 isolierende Schicht
    12 Gateelektroden im Speicherbereich
    14 metallhaltige Schicht
    16 Isolationsschicht
    18 isolierende Randstege
    20 Isolationsmaterial
    21 Gateelektroden im Logikbereich
    22 Halbleitersubstrat
    26 erste Teilschicht
    28 Ätzstoppschicht
    30 Photomaske
    32 anisotrope Ätzung
    34 zweite Teilschicht
    36 Photomaske
    38 anisotrope Ätzung
    42 dotierte Polysiliziumschicht
    44 Wolframnitridschicht
    46 Wolframschicht
    48 Photomaske
    50 LDD-Gebiet
    52 Photomaske
    54 Nitridschicht/Randstege
    56 Source- und Draingebiete
    58 Nitridschicht
    60 Photomaske
    62 isolierende Randstege
    64 Photomaske
    66 LDD-Gebiete der n-Kanal Transistoren
    68 Nitridschicht/Randstege
    70 Photomaske
    72 LDD-Gebiete der p-Kanal Transistoren
    74 Nitridschicht/Randstege
    76 SWS-Oxidschicht/Randstege
    78 Photomaske
    80 Photomaske
    82 Source- und Draingebiete der n-Kanal Transistoren
    84 Source- und Draingebiete der p-Kanal Transistoren
    86 Siliziumnitridschicht
    88 Kobaltsilizidschicht
    90 BPSG-Schicht

Claims (17)

1. Verfahren zur Herstellung eines Halbleiterprodukts, das ein Halbleitersubstrat (22) mit wenigstens einem Speicherbereich (8) und einem Logikbereich (6) aufweist, mit den Schritten:
a) auf eine Oberfläche des Halbleitersubstrats (22) wird sowohl im Speicher- als auch im Logikbereich (6, 8) eine als Gatedielektrikum dienende dielektrische Schicht (2) und eine Halbleiterschicht (4) aufgebracht;
b) die Halbleiterschicht (4) wird zunächst im Speicherbereich (8) unter Bildung von Gateelektroden (22) strukturiert;
c) im Speicherbereich (8) werden benachbart zu den dort gebildeten Gateelektroden (22) in das Halbleitersubstrat (22) Dotierstoffe zur Bildung von Source- und Draingebieten (56) eingebracht;
d) die Zwischenräume zwischen den Gateelektroden (22) im Speicherbereich (8) werden mit einem Isolationsmaterial (20) weitgehend vollständig aufgefüllt; und
e) in nachfolgenden Schritten wird im Logikbereich (6) die Halbleiterschicht (4) unter Bildung von Gateelektroden (21) strukturiert und die dort gebildeten Gateelektroden (21) dotiert, wobei ein Teil dieser Gateelektroden (21) n- und der andere Teil p-dotiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß an den Seitenwänden der Gateelektroden (22) im Speicherbereich (8) isolierende Randstege(18) durch thermische Oxidation der Seitenwände der Gateelektroden (22) gebildet werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor Bildung der Gateelektroden (22) im Speicherbereich (8) gemäß Schritt b) die Halbleiterschicht (4) im Speicherbereich (8) dotiert wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zum Dotieren der Halbleiterschicht (4) im Speicherbereich (8) eine dotierte Halbleiterschicht (42) aufgebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor Bildung der Gateelektroden (22) im Speicherbereich (8) gemäß Schritt b) auf die Halbleiterschicht (4) im Logikbereich (6) eine isolierende Schicht (10) aufgebracht wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterschicht (4) aus einer ersten und einer die erste Teilschicht (26) entweder nur im Logik- oder nur im Speicherbereich bedeckenden zweiten Teilschicht (34) besteht, so daß die Halbleiterschicht (4) in einem der beiden Bereiche (6, 8) durch Aufbringen der zweiten Teilschicht (34) auf die erste Teilschicht (26) materialverstärkt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß zur Bildung der Halbleiterschicht (4) aus zwei Teilschichten
auf die ganzflächig abgeschiedene erste Teilschicht (26) eine Ätzstoppschicht (28) aufgebracht wird, welche die erste Teilschicht (26) lediglich im Logik- oder im Speicherbereich bedeckt;
weiteres Halbleitermaterial zur Bildung der zweiten Teilschicht (34) ganzflächig auf die Ätzstoppschicht (28) und den von der Ätzstoppschicht (28) nicht bedeckten Bereich der ersten Teilschicht (26) aufgebracht wird, so daß die erste und die zweite Teilschicht (26, 34) in dem von der Ätzstoppschicht (28) freigelassenen Bereich unmittelbar übereinander liegen;
eine Maske (36) auf die zweite Teilschicht (34) in den Bereich aufgebracht wird, der von der Ätzstoppschicht (28) unbedeckt ist; und
unter Verwendung der Maske (36) die zweite Teilschicht (34) von der Ätzstoppschicht (28) mittels eines Ätzprozesses entfernt wird, so daß die zweite Teilschicht (34) lediglich in dem von der Maske (36) bedeckten Bereich auf der ersten Teilschicht (28) verbleibt und beide Teilschichten dort zusammen die materialverstärkte Halbleiterschicht (4) bilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Ätzstoppschicht (28) nach Ätzung der zweiten Teilschicht entfernt wird.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß auf die zweite Teilschicht (34) die isolierende Schicht (10) aufgebracht und zusammen mit der zweiten Teilschicht (34) geätzt wird, so daß die isolierende Schicht (10) lediglich auf der zweiten Teilschicht (34) verbleibt.
10. Verfahren nach Anspruch 5 oder 9, dadurch gekennzeichnet, daß die isolierende Schicht (10) aus Siliziumnitrid besteht.
11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die zweite Teilschicht (34) die erste Teilschicht (26) nur im Logikbereich (6) bedeckt.
12. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß zumindest eine leitfähige metallhaltige Schicht (14) und eine Isolationsschicht (16) auf die Halbleiterschicht (4) im Speicherbereich (8) aufgebracht und dort zusammen mit der Halbleiterschicht (4) unter Bildung der Gateelektroden (22) strukturiert werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die zumindest eine leitfähige metallhaltige Schicht (14) eine Wolframnitrid- und eine Wolframschicht (44, 46) umfaßt, und die Isolationsschicht (16) aus Siliziumnitrid besteht.
14. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß nach der Bildung der Gateelektroden (21) im Logikbereich (6) dort Source- und Draingebiete (82, 84) seitlich der Gateelektroden (21) geschaffen werden.
15. Halbleiterprodukt, das ein Halbleitersubstrat (22) mit wenigstens einem Speicherbereich (8) und wenigstens einem Logikbereich (6) aufweist, wobei
im Speicher- und im Logikbereich auf einer als Gatedielektrikum dienenden dielektrischen Schicht (2) Gateelektroden (12, 21) aus einem Halbleitermaterial sitzen,
die dielektrische Schicht (2) sowohl im Logik- als auch im Speicherbereich (6, 8) die gleiche Dicke aufweist, und
ein Teil der Gateelektroden (21) im Logikbereich (6) p- dotiert und der andere Teil der Gateelektroden (21) im Logikbereich (6) n-dotiert ist,
dadurch gekennzeichnet, daß das Halbleitermaterial (4) der Gateelektroden (12, 21) im Logik- oder im Speicherbereich eine größere Materialstärke als im jeweils anderen Bereich aufweist.
16. Halbleiterprodukt nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitermaterial (4) der Gateelektroden (21) im Logikbereich (6) eine größere Materialstärke als das Halbleitermaterial (4) der Gateelektroden (12) im Speicherbereich (8) aufweist.
17. Halbleiterprodukt nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß es sich bei dem Halbleiterprodukt um ein embedded DRAM handelt.
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