KR100266016B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 기판의 소정 부분에 제 1 트렌치를 형성하는 공정과, 상기 기판의 상기 제 1 트렌치 바닥면의 소정 부분을 식각하여 제 2 트렌치를 형성하는 공정과, 상기 기판 상에 상기 제 1 및 제 2 트렌치의 표면을 덮는 활성층과 상기 활성층 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상의 상기 제 2 트렌치와 대응하는 부분에 게이트를 형성하는 공정과, 상기 게이트 일측의 상기 게이트절연막의 상기 제 1 트렌치의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 활성층에 불순물을 이온 주입하여 불순물영역을 형성하는 공정을 구비한다. 따라서, 오프셋 영역을 길이가 일정하도록 형성할 수 있으므로 소자의 특성을 균일하게 할 수 있으며, 또한, 채널영역의 길이를 길게 형성할 수 있으므로 단채널 효과(short channel effect)를 방지할 수 있다.
Description
본 발명은 박막트랜지스터(Thin Film Transister)의 제조방법에 관한 것으로서, 특히, 스택틱 램(SRAM)의 부하 저항으로 사용되는 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.
도 1a를 참조하면, 기판(11) 상에 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트(13)를 형성한다. 상기에서 기판(11)은 반도체웨이퍼이거나, 또는, 구동트랜지스터가 형성된 반도체웨이퍼를 덮는 층간절연막일 수도 있다.
기판(11) 상에 산화실리콘을 CVD 방법으로 게이트(13)을 덮도록 증착하여
게이트절연막(15)을 형성하고, 이 게이트절연막(15) 상에 다결정실리콘을 CVD 방법으로 증착하여 활성층(17)을 형성한다.
도 1b를 참조하면, 활성층(17) 상에 포토레지스트를 도포한 후 노광 및 현상하여 포토레지스트 패턴(19)을 형성한다. 이 때, 포토레지스트 패턴(19)은 게이트(13)에 대해 비대칭적으로 대응되는 데, 이 포토레지스트 패턴(19)의 일측면은 게이트(13)의 일측면과 일치되고 타측면은 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된다.
포토레지스트 패턴(19)을 마스크로 사용하여 활성층(17)의 노출된 부분에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(23)을 형성한다. 활성층(17)의 불순물이 주입되지 않은 부분은 채널영역(25)과 오프셋영역(offset region : 27)이 된다. 상기에서 활성층(25)의 게이트(13)와 대응하는 부분은 채널영역(25)이 되고, 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된 부분은 오프셋영역(offset region : 27)이 된다.
도 1c를 참조하면, 포토레지스트 패턴(19)을 제거하여 채널영역(25)과 오프셋영역(offset region : 27)을 노출시킨다.
상술한 바와 같이 형성된 박막트랜지스터는 게이트(13)와 불순물영역(23)의 드레인으로 사용되는 부분 사이가 오프셋영역(27)에 의해 이격되므로 대기시 게이트(13)전극의 포텐샬에 의한 전자, 홀 쌍의 생성을 억제하여 누설전류를 감소시킨다. 즉, 오프-전류(off-current)를 감소시켜 전력의 소모를 감소시킨다.
그러나, 불순물영역을 형성하기 위한 포토레지스트 패턴의 정렬 상태에 따라 오프셋 영역의 길이가 변화하여 소자의 특성변화가 심한 문제점을 가지고 있다.
따라서, 본 발명의 목적은 오프셋 영역을 길이가 일정하도록하여 균일한 소자 특성을 갖는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 채널영역의 길이를 동일한 면적을 가진 소자의 채널영역의 길이 보다 길게 형성하여 단채널 효과(short channel effect)를 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판의 소정 부분에 제 1 트렌치를 형성하는 공정과, 상기 기판의 상기 제 1 트렌치 바닥면의 소정 부분을 식각하여 제 2 트렌치를 형성하는 공정과, 상기 기판 상에 상기 제 1 및 제 2 트렌치의 표면을 덮는 활성층과 상기 활성층 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상의 상기 제 2 트렌치와 대응하는 부분에 게이트를 형성하는 공정과, 상기 게이트 일측의 상기 게이트절연막의 상기 제 1 트렌치의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 활성층에 불순물을 이온 주입하여 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도
도 2a 내지 도 2d는 본 발명에 따른 박막트랜지스터의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 박막트랜지스터의 제조공정도이다.
도 2a를 참조하면, 기판(31) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 기판(31)의 소정 부분을 노출시킨다. 그리고, 포토레지스트를 마스크로 사용하여 기판(31)을 반응성 이온식각 등의 이방성 식각방법으로 500∼1500Å 정도의 깊이의 제 1 트렌치(33)를 형성한다.
포토레지스트를 제거하고 기판(31) 상에 제 1 트렌치(33)를 채우도록 산화실리콘 또는 질화실리콘을 증착한 후 에치백하여 제 1 트렌치(33)의 측면에 소정 두께의 제 1 측벽(35)을 형성한다.
상기에서 기판(31)은 반도체웨이퍼이거나, 또는, 구동 트랜지스터가 형성된 반도체웨이퍼에 증착된 층간절연막일 수도 있다.
도 2b를 참조하면, 기판(31) 상에 포토레지스트(도시되지 않음)을 다시 도포한 후 노광 및 현상하여 이 기판(31)의 제 1 트렌치(33)의 바닥면을 노출시킨다. 이 때, 제 1 측벽(33)은 포토레지스트의 정렬 여유도를 증가시킨다. 그리고, 포토레지스트를 마스크로 사용하여 기판(31)을 반응성 이온식각 등의 이방성 식각방법으로 다시 식각하여 2000∼5000Å 정도의 깊이의 제 2 트렌치(37)를 형성한다.
그 다음, 포토레지스트와 제 1 측벽(35)을 순차적으로 제거한다.
도 2c를 참조하면, 기판(31) 상에 다결정실리콘을 CVD 방법으로 제 1 및 제 2 트렌치(33)(37)의 표면을 덮도록 500∼1500Å 정도의 두께로 증착하여 활성층(39)을 형성한다. 그리고, 활성층(39) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 300∼700Å 정도의 두께로 증착하여 게이트절연막(41)을 형성한다. 상기에서 활성층(39) 및 게이트절연막(41)은 제 1 및 제 2 트렌치(33)(37)의 표면을 따라 형성되므로 표면적이 증가된다. 그리고, 게이트절연막(41)은 활성층(39)을 열산화하므로써 형성될 수도 있다.
도 2d를 참조하면, 게이트절연막(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 제 1 및 제 2 트렌치(33)(37)를 채우도록 증착한다. 그리고, 제 1 및 제 2 트렌치(33)(37)를 채우는 다결정실리콘을 제 1 트렌치(33)의 바닥면과 대응하는 부분이 노출되도록 반응성 이온 식각 등의 방법으로 에치백(etchback)하여 게이트(43)를 형성한다.
게이트절연막(41)의 제 1 트렌치(33)의 측면과 대응하는 부분에 산화실리콘, 또는, 질화실리콘을 CVD 방법으로 증착하고 반응성 이온 식각 등의 방법으로 게이트절연막(41)이 노출되도록 에치백하여 제 2 측벽(45)을 형성한다. 그리고, 제 2 측벽(45) 중 게이트(43)의 일측에 형성된 것을 남기고 타측에 형성된 것을 제거한다.
잔류하는 제 2 측벽(45)을 마스크로 사용하여 활성층(39)에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(47)을 형성한다. 이 때, 활성층(39)의 불순물이 주입되지 않은 부분은 채널영역(49)과 오프셋영역(offset region : 51)이 된다. 상기에서
불순물영역(47)은 제 2 측벽(45)이 형성된 게이트(43)의 일측에 활성층(47)의 제 1 트렌치(33)의 외부에만 형성되고, 제 2 측벽(45)이 형성되지 않은 게이트(43)의 타측에 활성층(47)의 제 1 트렌치(33)의 바닥면과 대응하는 부분까지만 형성된다. 그러므로, 오프셋영역(51)은 게이트(43)의 일측에만 형성되는 데, 오프셋영역(51)은 제 2 측벽(45)에 의해 길이가 한정되므로 일정하게 조절이 가능하다. 또한, 채널영역(51)은 활성층(39)의 오프셋영역(51)과 불순물영역(47) 타측 사이가 되는 데. 채널영역(51)은 게이트(43)의 하부면 뿐만 아니라 측면의 소정 부분과 대응하는 부분과 대응하므로 길이가 길어지게 된다.
따라서, 본 발명은 오프셋 영역을 길이가 일정하도록 형성할 수 있으므로 소자의 특성을 균일하게 할 수 있으며, 또한, 채널영역의 길이를 길게 형성할 수 있으므로 단채널 효과(short channel effect)를 방지할 수 있는 잇점이 있다.
Claims (2)
- 기판의 소정 부분에 제 1 트렌치를 형성하는 공정과,상기 기판의 상기 제 1 트렌치 바닥면의 소정 부분을 식각하여 제 2 트렌치를 형성하는 공정과,상기 기판 상에 상기 제 1 및 제 2 트렌치의 표면을 덮는 활성층과 상기 활성층 상에 게이트절연막을 형성하는 공정과,상기 게이트절연막 상의 상기 제 2 트렌치와 대응하는 부분에 게이트를 형성하는 공정과,상기 게이트 일측의 상기 게이트절연막의 상기 제 1 트렌치의 측면과 대응하는 부분에 측벽을 형성하는 공정과,상기 측벽을 마스크로 사용하여 상기 활성층에 불순물을 이온 주입하여 불순물영역을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서 상기 제 2 트렌치를 형성하는 공정은,상기 제 1 트렌치의 측면에 측벽을 형성하는 단계와,상기 기판 상에 상기 제 1 트렌치의 바닥면을 노출시키는 포토레지스트를 형성하는 단계와,상기 측벽과 상기 포토레지스트를 마스크로 사용하여 상기 제 1 트렌치의 바닥면을 식각하여 제 2 트렌치를 형성하고 상기 포토레지스트를 제거하는 단계를 구비하는 박막트랜지스터의 제조방법.
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