JP2001210726A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001210726A JP2001210726A JP2000017875A JP2000017875A JP2001210726A JP 2001210726 A JP2001210726 A JP 2001210726A JP 2000017875 A JP2000017875 A JP 2000017875A JP 2000017875 A JP2000017875 A JP 2000017875A JP 2001210726 A JP2001210726 A JP 2001210726A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- semiconductor
- metal nitride
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 72
- 229910052796 boron Inorganic materials 0.000 claims abstract description 68
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 238000010438 heat treatment Methods 0.000 claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000001257 hydrogen Substances 0.000 claims abstract description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 23
- 239000012298 atmosphere Substances 0.000 claims abstract description 22
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 15
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 13
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 229910052698 phosphorus Inorganic materials 0.000 claims description 30
- 239000011574 phosphorus Substances 0.000 claims description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 10
- 229910052787 antimony Inorganic materials 0.000 claims description 7
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 7
- 230000008569 process Effects 0.000 abstract description 19
- 150000002431 hydrogen Chemical class 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 72
- 239000010410 layer Substances 0.000 description 32
- 239000000758 substrate Substances 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 230000009977 dual effect Effects 0.000 description 18
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 14
- -1 tungsten nitride Chemical class 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000009467 reduction Effects 0.000 description 5
- 238000005204 segregation Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- UORVGPXVDQYIDP-UHFFFAOYSA-N borane Chemical compound B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 3
- 229910010277 boron hydride Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ボロンもれの少なく、かつ多結晶シリコン層
にｐ型とｎ型の不純物の仕分けドーピングを１回のマス
ク利用で達成したデュアルゲートＣＭＯＳ半導体装置を
実現することにある。 【解決手段】 ゲート電極を高融点金属／金属窒化物バ
リア／多結晶シリコン構造とし、多結晶シリコン層全体
にボロンをドーピングしておき、ｎチャンネル領域にり
んあるいは砒素をドーピングし、水素に水分を添加した
雰囲気で熱処理することによりボロンを金属窒化膜界面
に、りんをゲート酸化膜界面に偏析させることによりn+
ゲートとする。 【効果】 １回のマスク使用で多結晶シリコン層にn+と
p+領域が形成できるため、工程数低減、歩留向上、製造
経費節減ができる。また水分添加水素雰囲気熱処理によ
りボロン漏れが少なく、低抵抗のゲート電極を持つデュ
アルゲートＣＭＯＳ半導体装置が実現できる。
にｐ型とｎ型の不純物の仕分けドーピングを１回のマス
ク利用で達成したデュアルゲートＣＭＯＳ半導体装置を
実現することにある。 【解決手段】 ゲート電極を高融点金属／金属窒化物バ
リア／多結晶シリコン構造とし、多結晶シリコン層全体
にボロンをドーピングしておき、ｎチャンネル領域にり
んあるいは砒素をドーピングし、水素に水分を添加した
雰囲気で熱処理することによりボロンを金属窒化膜界面
に、りんをゲート酸化膜界面に偏析させることによりn+
ゲートとする。 【効果】 １回のマスク使用で多結晶シリコン層にn+と
p+領域が形成できるため、工程数低減、歩留向上、製造
経費節減ができる。また水分添加水素雰囲気熱処理によ
りボロン漏れが少なく、低抵抗のゲート電極を持つデュ
アルゲートＣＭＯＳ半導体装置が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はｐ型およびｎ型の両
導電型多結晶シリコンをゲート電極としたＣＭＯＳ（コ
ンプリメンタリ メタル−オキサイド−セミコンダクタ
−：Complementary Metal-Oxide-Semiconductor）型半
導体装置及びその製造方法に関する。
導電型多結晶シリコンをゲート電極としたＣＭＯＳ（コ
ンプリメンタリ メタル−オキサイド−セミコンダクタ
−：Complementary Metal-Oxide-Semiconductor）型半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ｎ型不純物を含有させた多結晶シリコン
のみをゲート電極としたＣＭＯＳ半導体装置から、ｎチ
ャンネルＭＯＳトランジスタ部にはｎ型不純物を含有さ
せた多結晶シリコンを、ｐチャンネルＭＯＳトランジス
タ部にはｐ型不純物を含有させた多結晶シリコンをゲー
ト電極に用いた、いわゆるデュアルゲートＣＭＯＳ半導
体装置が主流になってきた。このデュアルゲートは、所
望域以外の多結晶シリコン表面にシリコン酸化膜やシリ
コン窒化膜あるいはレジストを被覆しておき、これらの
膜をマスクとして非被覆域に所望型（例えばｎ型）の不
純物をイオン打ち込み法あるいは拡散法で含有させる。
次にこのマスク材をいったん除去したのち、上記の不純
物が含有された領域の多結晶シリコン表面を同様のマス
ク材で覆い、被覆されていない領域に先の不純物と反対
の導電型（例えばｐ型）の不純物をイオン打ち込みなど
の方法で含有させて形成される。
のみをゲート電極としたＣＭＯＳ半導体装置から、ｎチ
ャンネルＭＯＳトランジスタ部にはｎ型不純物を含有さ
せた多結晶シリコンを、ｐチャンネルＭＯＳトランジス
タ部にはｐ型不純物を含有させた多結晶シリコンをゲー
ト電極に用いた、いわゆるデュアルゲートＣＭＯＳ半導
体装置が主流になってきた。このデュアルゲートは、所
望域以外の多結晶シリコン表面にシリコン酸化膜やシリ
コン窒化膜あるいはレジストを被覆しておき、これらの
膜をマスクとして非被覆域に所望型（例えばｎ型）の不
純物をイオン打ち込み法あるいは拡散法で含有させる。
次にこのマスク材をいったん除去したのち、上記の不純
物が含有された領域の多結晶シリコン表面を同様のマス
ク材で覆い、被覆されていない領域に先の不純物と反対
の導電型（例えばｐ型）の不純物をイオン打ち込みなど
の方法で含有させて形成される。
【０００３】
【発明が解決しようとする課題】多結晶領域にｎ+とｐ+
の導電領域を造りわけるには、上記のように所望型の不
純物ドーピングごとにマスク材を特定領域に形成するた
め、二度のマスク形成関連工程が必要である。このため
マスク用薄膜の形成、ホトリソグラフィそしてマスク用
薄膜のドライエッチングなどの工程をそれぞれ２度行う
必要がある。したがって、一導電型不純物を含有させた
多結晶シリコンだけを用いたＣＭＯＳ半導体装置と比較
して工程数が多くなる。これは、製造歩留まりの低下や
半導体装置の製造経費、ひいては製品価格の上昇などを
引き起こしていた。さらにホトリソグラフィ工程でｎ型
とｐ型領域を造りわけるためのマスクパターン間の合わ
せずれが発生する。そこで、これを考慮した合わせ余裕
が必要となり、素子微細化とともに半導体装置高密度化
の障害になってきた。
の導電領域を造りわけるには、上記のように所望型の不
純物ドーピングごとにマスク材を特定領域に形成するた
め、二度のマスク形成関連工程が必要である。このため
マスク用薄膜の形成、ホトリソグラフィそしてマスク用
薄膜のドライエッチングなどの工程をそれぞれ２度行う
必要がある。したがって、一導電型不純物を含有させた
多結晶シリコンだけを用いたＣＭＯＳ半導体装置と比較
して工程数が多くなる。これは、製造歩留まりの低下や
半導体装置の製造経費、ひいては製品価格の上昇などを
引き起こしていた。さらにホトリソグラフィ工程でｎ型
とｐ型領域を造りわけるためのマスクパターン間の合わ
せずれが発生する。そこで、これを考慮した合わせ余裕
が必要となり、素子微細化とともに半導体装置高密度化
の障害になってきた。
【０００４】一方、ボロンを含有させた多結晶シリコン
もしくは非晶質シリコン膜をゲート電極の構成要素とし
たＭＯＳトランジスタでは、ゲート電極形成後に高温熱
処理すると、ゲート電極からボロンが極薄のゲート酸化
膜中を拡散し、悪い場合はゲート酸化膜を突き抜けてシ
リコン基板まで到達し、トランジスタのしきい値電圧を
設計値から変動させてしまう問題があった。このゲート
酸化膜を通してのボロンの拡散は、窒素雰囲気熱処理よ
りも水素雰囲気熱処理のほうが、ボロンの拡散が増速さ
れることが報告されている（アイ イー イー イー エレ
クトロン デバイス レター（IEEE Electron Device Le
t.，Vol.１７，４９７，１９９６）。
もしくは非晶質シリコン膜をゲート電極の構成要素とし
たＭＯＳトランジスタでは、ゲート電極形成後に高温熱
処理すると、ゲート電極からボロンが極薄のゲート酸化
膜中を拡散し、悪い場合はゲート酸化膜を突き抜けてシ
リコン基板まで到達し、トランジスタのしきい値電圧を
設計値から変動させてしまう問題があった。このゲート
酸化膜を通してのボロンの拡散は、窒素雰囲気熱処理よ
りも水素雰囲気熱処理のほうが、ボロンの拡散が増速さ
れることが報告されている（アイ イー イー イー エレ
クトロン デバイス レター（IEEE Electron Device Le
t.，Vol.１７，４９７，１９９６）。
【０００５】なお、半導体装置の高密度化のため、自己
整合コンタクト（ＳＡＣ：Self-aligned Contact）技術
の開発が必要になってきた。このＳＡＣ技術はゲート電
極の周囲をシリコン窒化膜で覆っておき、その上に層間
絶縁膜であるシリコン酸化物を被覆する。この後、ＭＯ
Ｓ型半導体装置のソース、ドレインと電極配線と接続す
るための孔（コンタクト孔）をドライエッチング法で形
成する。このドライエッチング工程においてシリコン酸
化物のエッチング速度がシリコン窒化物のエッチング速
度より早くなるプロセス条件に設定する。この結果、コ
ンタクト孔のホトリソグラフィ工程におけるマスク合わ
せずれが生じても、ゲート電極とソース、ドレイン間で
短絡が生じることはない。
整合コンタクト（ＳＡＣ：Self-aligned Contact）技術
の開発が必要になってきた。このＳＡＣ技術はゲート電
極の周囲をシリコン窒化膜で覆っておき、その上に層間
絶縁膜であるシリコン酸化物を被覆する。この後、ＭＯ
Ｓ型半導体装置のソース、ドレインと電極配線と接続す
るための孔（コンタクト孔）をドライエッチング法で形
成する。このドライエッチング工程においてシリコン酸
化物のエッチング速度がシリコン窒化物のエッチング速
度より早くなるプロセス条件に設定する。この結果、コ
ンタクト孔のホトリソグラフィ工程におけるマスク合わ
せずれが生じても、ゲート電極とソース、ドレイン間で
短絡が生じることはない。
【０００６】このＳＡＣ技術で重要なシリコン窒化膜は
一般的に化学蒸着法（ＣＶＤ：Chemical Vapor Deposit
ion）で形成される。このシリコン窒化膜は数％から２
０％程度の水素を含有しており、この水素は多結晶シリ
コン層に含有させておいたボロンの基板への漏れを加速
させる。極端な場合は、ｐチャンネルＭＯＳトランジス
タのチャンネル領域ｎ型シリコン基板がｐ型に反転して
しまうほどゲート酸化膜を通して漏れるボロン量が多量
になることがある。この結果、所望のしきい値電圧を持
つＭＯＳトランジスタが得られないという問題があっ
た。
一般的に化学蒸着法（ＣＶＤ：Chemical Vapor Deposit
ion）で形成される。このシリコン窒化膜は数％から２
０％程度の水素を含有しており、この水素は多結晶シリ
コン層に含有させておいたボロンの基板への漏れを加速
させる。極端な場合は、ｐチャンネルＭＯＳトランジス
タのチャンネル領域ｎ型シリコン基板がｐ型に反転して
しまうほどゲート酸化膜を通して漏れるボロン量が多量
になることがある。この結果、所望のしきい値電圧を持
つＭＯＳトランジスタが得られないという問題があっ
た。
【０００７】本発明の解決すべき課題は、先に述べたデ
ュアルゲートＣＭＯＳにおける多結晶シリコン層への不
純物ドーピング工程の簡略化とＳＡＣなど水素関連プロ
セスによるボロン漏れを極力低減し、所望通りのしきい
値電圧を持つデユアルゲートＣＭＯＳ型半導体装置を提
供することにある。
ュアルゲートＣＭＯＳにおける多結晶シリコン層への不
純物ドーピング工程の簡略化とＳＡＣなど水素関連プロ
セスによるボロン漏れを極力低減し、所望通りのしきい
値電圧を持つデユアルゲートＣＭＯＳ型半導体装置を提
供することにある。
【０００８】
【課題を解決するための手段】ボロンを含有した非晶質
または多結晶のシリコン薄膜をゲート電極としたＭＯＳ
型トランジスタでは、高温の水素雰囲気熱処理を行うと
（例えば９５０℃で１０分など）、窒素雰囲気で同じ温
度、時間条件で熱処理した場合に得られる閾値電圧Ｖｔ
ｈから約１．５Ｖから２．０Ｖ変動した。これは水素の
ボロンに対する増速拡散効果により、ゲート電極から基
板にボロンが漏れたことを示している。
または多結晶のシリコン薄膜をゲート電極としたＭＯＳ
型トランジスタでは、高温の水素雰囲気熱処理を行うと
（例えば９５０℃で１０分など）、窒素雰囲気で同じ温
度、時間条件で熱処理した場合に得られる閾値電圧Ｖｔ
ｈから約１．５Ｖから２．０Ｖ変動した。これは水素の
ボロンに対する増速拡散効果により、ゲート電極から基
板にボロンが漏れたことを示している。
【０００９】ところが、ボロンを含有した多結晶シリコ
ンの表面にタングステン窒化物（ＷＮｘ）やチタン窒化
物（ＴｉＮｘ）などの金属窒化膜を被覆した状態で窒素
雰囲気熱処理すると多結晶シリコン中のボロンは、図２
(ａ)に示すように金属窒化膜界面に偏析することを２次
質量分析装置（ＳＩＭＳ）を用いて発見した。しかしな
がら、同じ構造でも水素雰囲気中で熱処理すると図２
(ｂ)のようにボロンは基板側に拡散し、多量のボロンが
ゲート酸化膜を通して基板に漏れることがわかった。
ンの表面にタングステン窒化物（ＷＮｘ）やチタン窒化
物（ＴｉＮｘ）などの金属窒化膜を被覆した状態で窒素
雰囲気熱処理すると多結晶シリコン中のボロンは、図２
(ａ)に示すように金属窒化膜界面に偏析することを２次
質量分析装置（ＳＩＭＳ）を用いて発見した。しかしな
がら、同じ構造でも水素雰囲気中で熱処理すると図２
(ｂ)のようにボロンは基板側に拡散し、多量のボロンが
ゲート酸化膜を通して基板に漏れることがわかった。
【００１０】ところがこの水素に数％の水分蒸気を添加
した雰囲気で熱処理すると、図２(ｃ)のようにリコンに
含有させておいたボロンが窒素雰囲気熱処理と同様に金
属窒化物界面に偏析することを見出した。
した雰囲気で熱処理すると、図２(ｃ)のようにリコンに
含有させておいたボロンが窒素雰囲気熱処理と同様に金
属窒化物界面に偏析することを見出した。
【００１１】一方、多結晶シリコンに含有させたｎ型不
純物であるりんや砒素は下層のシリコン酸化物であるゲ
ート絶縁膜界面に偏析し、この界面で高濃度になること
を見出した。
純物であるりんや砒素は下層のシリコン酸化物であるゲ
ート絶縁膜界面に偏析し、この界面で高濃度になること
を見出した。
【００１２】この金属窒化膜／多結晶シリコン／ゲート
絶縁膜構造における多結晶シリコン中のｐ型不純物のボ
ロンとｎ型不純物のりんや砒素などの偏析界面が異なる
現象を利用してデュアルゲートＣＭＯＳ工程の簡略化と
ボロン漏れ低減を一挙に実現することができる。
絶縁膜構造における多結晶シリコン中のｐ型不純物のボ
ロンとｎ型不純物のりんや砒素などの偏析界面が異なる
現象を利用してデュアルゲートＣＭＯＳ工程の簡略化と
ボロン漏れ低減を一挙に実現することができる。
【００１３】すなわち、多結晶シリコン膜面内全体にボ
ロンを含有させておき、所望領域以外にはりんや砒素の
導入遮蔽用マスクとなる材料を被覆しておき、この状態
でりんや砒素をイオン打ち込みや拡散法などで非マスク
域にこれらのｎ型不純物を導入する。次にマスク材を除
去し、その上に金属窒化物などの層を設ける。この後、
窒素雰囲気あるいは水素に水分を添加した雰囲気で熱処
理すると、ボロンとｎ型不純物を２重にドーピングした
領域では（例えばボロンとりんをイオン打ち込み法でそ
れぞれ２×１０15／ｃｍ2打ち込んだ場合）、金属窒化
物界面にボロンが偏析し、下地の絶縁膜界面では濃度が
（１×１０20／ｃｍ2）まで低下する。これに対して、
りんはゲート絶縁膜界面に偏析して（２×１０20／ｃｍ
2）高濃度になる。この結果、図１に示すように、りん
を含有させた領域ではｎ型になり、それ以外の領域はｐ
型導電特性を持つ多結晶シリコンゲート電極が形成され
る。すなわち、一回のドーピング領域を規定するための
工程だけで、デュアルゲートを形成でき、かつ多結晶シ
リコン中のボロンが上部の金属窒化物界面偏析するた
め、ボロン漏れを少なくできる。
ロンを含有させておき、所望領域以外にはりんや砒素の
導入遮蔽用マスクとなる材料を被覆しておき、この状態
でりんや砒素をイオン打ち込みや拡散法などで非マスク
域にこれらのｎ型不純物を導入する。次にマスク材を除
去し、その上に金属窒化物などの層を設ける。この後、
窒素雰囲気あるいは水素に水分を添加した雰囲気で熱処
理すると、ボロンとｎ型不純物を２重にドーピングした
領域では（例えばボロンとりんをイオン打ち込み法でそ
れぞれ２×１０15／ｃｍ2打ち込んだ場合）、金属窒化
物界面にボロンが偏析し、下地の絶縁膜界面では濃度が
（１×１０20／ｃｍ2）まで低下する。これに対して、
りんはゲート絶縁膜界面に偏析して（２×１０20／ｃｍ
2）高濃度になる。この結果、図１に示すように、りん
を含有させた領域ではｎ型になり、それ以外の領域はｐ
型導電特性を持つ多結晶シリコンゲート電極が形成され
る。すなわち、一回のドーピング領域を規定するための
工程だけで、デュアルゲートを形成でき、かつ多結晶シ
リコン中のボロンが上部の金属窒化物界面偏析するた
め、ボロン漏れを少なくできる。
【００１４】
【発明の実施の形態】＜実施例１＞以下に図３，図４を
用いて、本実施例のデュアルゲートＣＭＯＳトランジス
タの作製工程を説明する。ここではゲート電極の低抵抗
化もあわせて実現するため、多結晶シリコン上に形成す
る金属窒化物のうえにさらに金属（タングステン）を重
ねた積層ゲート電極とした場合について述べる。なお、
各図中、左半分がＮＭＯＳ形成領域であり、右半分がＰ
ＭＯＳ形成領域である。
用いて、本実施例のデュアルゲートＣＭＯＳトランジス
タの作製工程を説明する。ここではゲート電極の低抵抗
化もあわせて実現するため、多結晶シリコン上に形成す
る金属窒化物のうえにさらに金属（タングステン）を重
ねた積層ゲート電極とした場合について述べる。なお、
各図中、左半分がＮＭＯＳ形成領域であり、右半分がＰ
ＭＯＳ形成領域である。
【００１５】なお、以下の説明では、シリコン基板に設
ける素子間分離用溝型絶縁物領域、同一シリコン基板内
にｐチャンネルとｎチャンネルＭＯＳトランジスタ領域
を形成するためのウェル（ｗｅｌｌ）関連工程、各ＭＯ
Ｓトランジスタの閾値電圧を所望値にするためのチャン
ネル領域への不純物ドーピング工程は本発明の直接的な
構成要件でないため、本実施例ではその手順の概要のみ
を説明することにする。また実際の高集積半導体装置で
は多層配線が用いられるが、本実施例では省略した。
ける素子間分離用溝型絶縁物領域、同一シリコン基板内
にｐチャンネルとｎチャンネルＭＯＳトランジスタ領域
を形成するためのウェル（ｗｅｌｌ）関連工程、各ＭＯ
Ｓトランジスタの閾値電圧を所望値にするためのチャン
ネル領域への不純物ドーピング工程は本発明の直接的な
構成要件でないため、本実施例ではその手順の概要のみ
を説明することにする。また実際の高集積半導体装置で
は多層配線が用いられるが、本実施例では省略した。
【００１６】ｐ型１０Ω・ｃｍのシリコン基板１を用
い、基板表面域に設けられる予定の各素子間の境界域に
ホトリソグラフィとドライエッチング技術を用いて、４
００ｎｍの溝を設けた。この後シリコン表面を１０ｎｍ
酸化した後にＣＶＤ法で５００ｎｍのシリコン酸化膜を
形成した。そして、酸素雰囲気で１０００℃で熱処理を
行うことにより、このシリコン酸化膜の高密度化を行っ
た。次に化学機械研磨（ＣＭＰ：Chemical Mechanical
Polishing）法でシリコン基板平坦部のシリコン酸化物
を除去し、溝の中のみにシリコン酸化物２を埋め込んだ
（図３(ａ)）。
い、基板表面域に設けられる予定の各素子間の境界域に
ホトリソグラフィとドライエッチング技術を用いて、４
００ｎｍの溝を設けた。この後シリコン表面を１０ｎｍ
酸化した後にＣＶＤ法で５００ｎｍのシリコン酸化膜を
形成した。そして、酸素雰囲気で１０００℃で熱処理を
行うことにより、このシリコン酸化膜の高密度化を行っ
た。次に化学機械研磨（ＣＭＰ：Chemical Mechanical
Polishing）法でシリコン基板平坦部のシリコン酸化物
を除去し、溝の中のみにシリコン酸化物２を埋め込んだ
（図３(ａ)）。
【００１７】次に、ｐチャンネルおよびｎチャンネルＭ
ＯＳトランジスタが形成される予定の所定域にｐ型のウ
ェル領域３およびｎ型のウェル領域４を形成するため、
左半分にはボロンを右半分にはリンをそれぞれイオンを
打ち込みし、１０００℃で２０分の窒素雰囲気熱処理を
行った。この後、基板表面を８５０℃で酸化して２．８
ｎｍ厚さのＳｉＯ2膜を形成し、さらにその表面を酸化
窒素雰囲気で熱処理してシリコン酸窒化膜とした。これ
らの熱処理により仕上がり３ｎｍのゲート絶縁膜５を形
成した（図３(ｂ)）。なお、各ＭＯＳトランジスタ閾値
電圧調整のための基板表面不純物濃度は、先のウエル形
成後に１×１０12／ｃｍ2ないし３×１０13／ｃｍ2の範
囲のりんあるいはボロンをイオン打ち込みすることによ
り行った。なお、種々の打ち込み量を試みたのは、従来
法によるデユアルゲートＣＭＯＳでも、最適の閾値電圧
を持つＭＯＳトランジスタの製造条件が未決定であった
ためである。
ＯＳトランジスタが形成される予定の所定域にｐ型のウ
ェル領域３およびｎ型のウェル領域４を形成するため、
左半分にはボロンを右半分にはリンをそれぞれイオンを
打ち込みし、１０００℃で２０分の窒素雰囲気熱処理を
行った。この後、基板表面を８５０℃で酸化して２．８
ｎｍ厚さのＳｉＯ2膜を形成し、さらにその表面を酸化
窒素雰囲気で熱処理してシリコン酸窒化膜とした。これ
らの熱処理により仕上がり３ｎｍのゲート絶縁膜５を形
成した（図３(ｂ)）。なお、各ＭＯＳトランジスタ閾値
電圧調整のための基板表面不純物濃度は、先のウエル形
成後に１×１０12／ｃｍ2ないし３×１０13／ｃｍ2の範
囲のりんあるいはボロンをイオン打ち込みすることによ
り行った。なお、種々の打ち込み量を試みたのは、従来
法によるデユアルゲートＣＭＯＳでも、最適の閾値電圧
を持つＭＯＳトランジスタの製造条件が未決定であった
ためである。
【００１８】次にＣＶＤ装置で非晶質シリコン６を７０
ｎｍ堆積した。この非晶質シリコン形成時にボロン水素
化合物ガスを導入するすることにより非晶質膜全体にボ
ロンをドーピングした。なお非晶質シリコン膜へのボロ
ンのドーピングにイオン打ち込み法を用いた試料も作製
した。この場合は、不純物をドーピングしない非晶質シ
リコン膜を形成しておき、この後にボロンイオンを５ｋ
ｅＶで１×１０15個／ｃｍ2から５×１０15個／ｃｍ2の
範囲で打ち込み、打ち込み量の異なる種々の試料を作製
した（図３(ｃ)）。
ｎｍ堆積した。この非晶質シリコン形成時にボロン水素
化合物ガスを導入するすることにより非晶質膜全体にボ
ロンをドーピングした。なお非晶質シリコン膜へのボロ
ンのドーピングにイオン打ち込み法を用いた試料も作製
した。この場合は、不純物をドーピングしない非晶質シ
リコン膜を形成しておき、この後にボロンイオンを５ｋ
ｅＶで１×１０15個／ｃｍ2から５×１０15個／ｃｍ2の
範囲で打ち込み、打ち込み量の異なる種々の試料を作製
した（図３(ｃ)）。
【００１９】次にＣＶＤ法でシリコン酸化膜を２００ｎ
ｍ堆積し、ホトリソグラフィ技術およびドライエッチン
グ技術を用いてウエハ上の所望の位置（ＰＭＯＳ形成領
域）にだけシリコン酸化膜７を残存せしめた。この後、
このシリコン酸化膜７をマスクとして、非マスク領域
（ＮＭＯＳ形成領域）の非晶質シリコン膜にりん８をイ
オン打込みした。りんの打込みは１５ｋｅＶで１×１０
15個／ｃｍ2から５×１０15個／ｃｍ2の範囲の量で種々
行った（図３(ｄ)）。
ｍ堆積し、ホトリソグラフィ技術およびドライエッチン
グ技術を用いてウエハ上の所望の位置（ＰＭＯＳ形成領
域）にだけシリコン酸化膜７を残存せしめた。この後、
このシリコン酸化膜７をマスクとして、非マスク領域
（ＮＭＯＳ形成領域）の非晶質シリコン膜にりん８をイ
オン打込みした。りんの打込みは１５ｋｅＶで１×１０
15個／ｃｍ2から５×１０15個／ｃｍ2の範囲の量で種々
行った（図３(ｄ)）。
【００２０】次にイオン打込み時に試料表面に付着した
汚染物を灰化処理などの方法で除去した後、フッ酸系エ
ッチング液で非晶質シリコン上の酸化膜を除去した。次
にＡｒガスと窒素ガスを混合した減圧雰囲気（０．３Ｐ
ａ）でスパッター装置を用い、タングステン窒化物（Ｗ
Ｎｘ）９を５ｎｍ形成した。続いて同じチャンバー内で
窒素ガスを遮断してＡｒガスだけの雰囲気でスパッター
法でタングステン（Ｗ）１０を５０ｎｍ堆積した（図３
(ｅ)）。そして、プラズマＣＶＤ法で１５０ｎｍのシリ
コン窒化膜を形成した。
汚染物を灰化処理などの方法で除去した後、フッ酸系エ
ッチング液で非晶質シリコン上の酸化膜を除去した。次
にＡｒガスと窒素ガスを混合した減圧雰囲気（０．３Ｐ
ａ）でスパッター装置を用い、タングステン窒化物（Ｗ
Ｎｘ）９を５ｎｍ形成した。続いて同じチャンバー内で
窒素ガスを遮断してＡｒガスだけの雰囲気でスパッター
法でタングステン（Ｗ）１０を５０ｎｍ堆積した（図３
(ｅ)）。そして、プラズマＣＶＤ法で１５０ｎｍのシリ
コン窒化膜を形成した。
【００２１】次に通常のホトリソグラフィ技術とドライ
エッチング技術を用いて、最上層であるシリコン窒化膜
１１を所望のゲート電極形状に加工した（図４(ａ)）。
さらにこのシリコン窒化膜１１をマスクとして、その下
のタングステン、タングステン窒化物そして非晶質シリ
コン層を一括加工した（図４(ｂ)）。この後、最上層の
ホトレジストを灰化処理し、さらにこれらの加工工程で
汚染、損傷を受けたゲート電極周辺のシリコン基板表面
酸化物をフッ酸と水の混合液で湿式エッチングした。
エッチング技術を用いて、最上層であるシリコン窒化膜
１１を所望のゲート電極形状に加工した（図４(ａ)）。
さらにこのシリコン窒化膜１１をマスクとして、その下
のタングステン、タングステン窒化物そして非晶質シリ
コン層を一括加工した（図４(ｂ)）。この後、最上層の
ホトレジストを灰化処理し、さらにこれらの加工工程で
汚染、損傷を受けたゲート電極周辺のシリコン基板表面
酸化物をフッ酸と水の混合液で湿式エッチングした。
【００２２】次に、水素雰囲気に分圧比１０％の水分蒸
気を添加して、７５０℃、３０分の熱処理を行った。こ
の熱処理により、ゲート電極周辺のシリコン基板表面１
２と熱処理により非晶質から多結晶になったＷ／ＷＮｘ
下のゲート電極シリコン層の側壁１３とを酸化した。な
お水分添加水素雰囲気で熱処理することにより、タング
ステン８やタングステン窒化物１０を酸化させないで、
露出したシリコン表面のみを選択的に酸化した。なお、
このシリコン選択酸化工程はドライエッチング工程で損
傷を受けたゲート酸化膜の信頼性回復を目的としてい
る。このシリコン基板の再酸化工程を経たのち、ＰＭＯ
Ｓ形成領域を覆うレジストパターンを通常のホトリソグ
ラフィ技術により形成した。このレジストパターンとＮ
ＭＯＳ形成領域のシリコン窒化膜１１をマスク材とし、
イオン打ち込み装置を用いて、１０ｋｅＶで２×１０13
／ｃｍ2のりんイオンをシリコン基板に打ち込み、ｎ-型
半導体領域１４を形成した。次にＮＭＯＳ形成領域を覆
うレジストパターンを通常のホトリソグラフィ技術によ
り形成した。このレジストパターンとｐＭＯＳ形成領域
のシリコン窒化膜１１をマスクとして用いて、上記と同
様にイオン打ち込み法で１０ｋｅＶのエネルギーでＢＦ
2イオンを２×１０14／ｃｍ2打ち込んで、ｐ-型半導体
領域１５を形成した（図４(ｃ)）。
気を添加して、７５０℃、３０分の熱処理を行った。こ
の熱処理により、ゲート電極周辺のシリコン基板表面１
２と熱処理により非晶質から多結晶になったＷ／ＷＮｘ
下のゲート電極シリコン層の側壁１３とを酸化した。な
お水分添加水素雰囲気で熱処理することにより、タング
ステン８やタングステン窒化物１０を酸化させないで、
露出したシリコン表面のみを選択的に酸化した。なお、
このシリコン選択酸化工程はドライエッチング工程で損
傷を受けたゲート酸化膜の信頼性回復を目的としてい
る。このシリコン基板の再酸化工程を経たのち、ＰＭＯ
Ｓ形成領域を覆うレジストパターンを通常のホトリソグ
ラフィ技術により形成した。このレジストパターンとＮ
ＭＯＳ形成領域のシリコン窒化膜１１をマスク材とし、
イオン打ち込み装置を用いて、１０ｋｅＶで２×１０13
／ｃｍ2のりんイオンをシリコン基板に打ち込み、ｎ-型
半導体領域１４を形成した。次にＮＭＯＳ形成領域を覆
うレジストパターンを通常のホトリソグラフィ技術によ
り形成した。このレジストパターンとｐＭＯＳ形成領域
のシリコン窒化膜１１をマスクとして用いて、上記と同
様にイオン打ち込み法で１０ｋｅＶのエネルギーでＢＦ
2イオンを２×１０14／ｃｍ2打ち込んで、ｐ-型半導体
領域１５を形成した（図４(ｃ)）。
【００２３】このイオン打ち込み工程の次に低圧ＣＶＤ
装置を用いてシリコン窒化膜を７０ｎｍ堆積した。この
後、異方性スパッターエッチング装置を用いて平坦部の
シリコン窒化膜を除去し、ゲート電極の側壁部のみにシ
リコン窒化膜１６を残存せしめた。さらにこの後に上記
のイオン打ち込みと同じ手順で、ｎ型不純物とｐ型不純
物をシリコン基板に打ち込んだ。この場合は、ｎ型不純
物として砒素イオンを４０ｋｅＶで２×１０15／ｃｍ2
打ち込み、ｐ型不純物としてＢＦ2イオンを１５ｋｅＶ
で２×１０15／ｃｍ2打ち込んで、ｎ+型半導体領域１７
及びｐ+型半導体領域１８を形成した（図４(ｄ)）。
装置を用いてシリコン窒化膜を７０ｎｍ堆積した。この
後、異方性スパッターエッチング装置を用いて平坦部の
シリコン窒化膜を除去し、ゲート電極の側壁部のみにシ
リコン窒化膜１６を残存せしめた。さらにこの後に上記
のイオン打ち込みと同じ手順で、ｎ型不純物とｐ型不純
物をシリコン基板に打ち込んだ。この場合は、ｎ型不純
物として砒素イオンを４０ｋｅＶで２×１０15／ｃｍ2
打ち込み、ｐ型不純物としてＢＦ2イオンを１５ｋｅＶ
で２×１０15／ｃｍ2打ち込んで、ｎ+型半導体領域１７
及びｐ+型半導体領域１８を形成した（図４(ｄ)）。
【００２４】これら一連の不純物ドーピング工程を経た
後、打ち込まれた不純物のシリコン基板内での電気的活
性化を目的として水素に５％の水分を添加した雰囲気で
９５０℃、３０秒の熱処理を行った。この熱処理を窒素
雰囲気でおこなうと、ゲート電極の側壁に設けたシリコ
ン窒化膜に含有されている水素によりゲート電極からボ
ロンが基板に漏れやすくなるためである。これらのＭＯ
Ｓトランジスタのソース、ドレイン形成後にシリコン基
板表面に形成された極薄のシリコン酸化膜をフッ酸系エ
ッチング液で除去した。続いてスパッター装置を用いて
Ｃｏを８ｎｍ堆積し、その上にＴｉＮｘを２０ｎｍ堆積
した。そしてこの状態で５５０℃の窒素雰囲気熱処理を
施した。次に、硫酸と過酸化水素混合液でＴｉNと基板
のシリコンと反応していないＣｏを湿式エッチング法に
より除去した。この熱処理工程により、先にイオン打ち
込みが行われたシリコン基板表面のみにＣｏシリサイド
１９を自己整合的に残存せしめた。さらに８５０℃で窒
素雰囲気熱処理を行うことにより、このＣｏシリサイド
の低抵抗化を図った。
後、打ち込まれた不純物のシリコン基板内での電気的活
性化を目的として水素に５％の水分を添加した雰囲気で
９５０℃、３０秒の熱処理を行った。この熱処理を窒素
雰囲気でおこなうと、ゲート電極の側壁に設けたシリコ
ン窒化膜に含有されている水素によりゲート電極からボ
ロンが基板に漏れやすくなるためである。これらのＭＯ
Ｓトランジスタのソース、ドレイン形成後にシリコン基
板表面に形成された極薄のシリコン酸化膜をフッ酸系エ
ッチング液で除去した。続いてスパッター装置を用いて
Ｃｏを８ｎｍ堆積し、その上にＴｉＮｘを２０ｎｍ堆積
した。そしてこの状態で５５０℃の窒素雰囲気熱処理を
施した。次に、硫酸と過酸化水素混合液でＴｉNと基板
のシリコンと反応していないＣｏを湿式エッチング法に
より除去した。この熱処理工程により、先にイオン打ち
込みが行われたシリコン基板表面のみにＣｏシリサイド
１９を自己整合的に残存せしめた。さらに８５０℃で窒
素雰囲気熱処理を行うことにより、このＣｏシリサイド
の低抵抗化を図った。
【００２５】次に層間絶縁膜２０となるＳｉＯ2膜をプ
ラズマＣＶＤ法で５００ｎｍ堆積し、さらにその上に流
動性シリカガラスを塗布し、９５０℃で１分間の熱処理
を行った。この後にホトリソグラフィとドライエッチン
グ技術により所定個所に電気的導通を得るためのコンタ
クト孔を設けた。このコンタクト孔形成工程において、
ソース、ドレインへの接続孔は、微細なＭＯＳトランジ
スタ部ではホトリソグラフィのマスク合わせずれのた
め、ゲート電極上の一部に重なっていた。しかしながら
ゲート電極上には比較的厚いシリコン窒化膜が存在する
ため、シリコン酸化物絶縁層に孔開けする工程ではシリ
コン窒化膜は残存しており、ソース、ドレインのコンタ
クト孔に形成したアルミニウム電極とゲート電極間短絡
は回避できる。引き続きゲート電極への信号入出力用の
電極を接続するためのコンタクト孔を上記とは別のドラ
イエッチング工程で形成した。この後、スパッター装置
を用いてタングステンを５０ｎｍ堆積後、ＣＶＤ法で５
００ｎｍのタングステン膜を形成した。このスパッター
法で形成したタングステン層はＣＶＤ法で形成したタン
グステン膜が下地のシリコン絶縁膜との密着性が悪いた
め、接着層として設けた。次に上記の各層と同様に通常
のホトリソグラフィおよびドライエッチング技術により
このタングステン層を必要な電極配線パターン２１に加
工した。
ラズマＣＶＤ法で５００ｎｍ堆積し、さらにその上に流
動性シリカガラスを塗布し、９５０℃で１分間の熱処理
を行った。この後にホトリソグラフィとドライエッチン
グ技術により所定個所に電気的導通を得るためのコンタ
クト孔を設けた。このコンタクト孔形成工程において、
ソース、ドレインへの接続孔は、微細なＭＯＳトランジ
スタ部ではホトリソグラフィのマスク合わせずれのた
め、ゲート電極上の一部に重なっていた。しかしながら
ゲート電極上には比較的厚いシリコン窒化膜が存在する
ため、シリコン酸化物絶縁層に孔開けする工程ではシリ
コン窒化膜は残存しており、ソース、ドレインのコンタ
クト孔に形成したアルミニウム電極とゲート電極間短絡
は回避できる。引き続きゲート電極への信号入出力用の
電極を接続するためのコンタクト孔を上記とは別のドラ
イエッチング工程で形成した。この後、スパッター装置
を用いてタングステンを５０ｎｍ堆積後、ＣＶＤ法で５
００ｎｍのタングステン膜を形成した。このスパッター
法で形成したタングステン層はＣＶＤ法で形成したタン
グステン膜が下地のシリコン絶縁膜との密着性が悪いた
め、接着層として設けた。次に上記の各層と同様に通常
のホトリソグラフィおよびドライエッチング技術により
このタングステン層を必要な電極配線パターン２１に加
工した。
【００２６】この電極・配線層の上にプラズマＣＶＤ法
で再びシリコン酸化膜を２００ｎｍ堆積し、汚染など外
部からの半導体装置の信頼性を低下させる要因の侵入防
止層２２とした。さらにこの電極配線のチップ外部から
の電極接続孔を所定域に形成し、最後に、上記の数々の
ドライエッチング工程で受けた損傷を除去するための水
素雰囲熱処理を４５０℃で３０分間行って本発明の半導
体装置を作製した（図４(ｅ)）。
で再びシリコン酸化膜を２００ｎｍ堆積し、汚染など外
部からの半導体装置の信頼性を低下させる要因の侵入防
止層２２とした。さらにこの電極配線のチップ外部から
の電極接続孔を所定域に形成し、最後に、上記の数々の
ドライエッチング工程で受けた損傷を除去するための水
素雰囲熱処理を４５０℃で３０分間行って本発明の半導
体装置を作製した（図４(ｅ)）。
【００２７】以上のプロセスにより形成したＷ／ＷＮｘ
／多結晶シリコンの積層デュアルゲートＣＭＯＳ半導体
装置のＭＯＳトランジスタ特性を評価した。なお本発明
の効果を確認するため、従来の二度のマスク利用による
ドーピング仕分け法で形成した多結晶シリコンデュアル
ゲートＣＭＯＳ半導体装置、および同じ方法でドーピン
グしたＷ／ＷＮｘ／多結晶シリコンの積層デュアルゲー
トＣＭＯＳ半導体装置を作製した。従来方法によるデュ
アルゲート形成では、非晶質シリコン層への不純物ドー
ピングにイオン打ち込み領域選定用マスク形成工程が２
度必要である。すなわち、非晶質シリコンを形成したの
ち、ｎ型またはｐ型不純物を特定領域にドーピングする
ためのマスク形成工程、そしてドーピング後にこのドー
ピングされた領域のみをマスク材で覆い、残りの非晶質
シリコン領域に先と反対の型の不純物をドーピングする
ためのマスク形成工程である。この特定域にマスク材を
形成するためには、それぞれフォトリソグラフィとドラ
イエッチング工程、さらにはこれらを除去するための付
随の処理工程が必要であった。
／多結晶シリコンの積層デュアルゲートＣＭＯＳ半導体
装置のＭＯＳトランジスタ特性を評価した。なお本発明
の効果を確認するため、従来の二度のマスク利用による
ドーピング仕分け法で形成した多結晶シリコンデュアル
ゲートＣＭＯＳ半導体装置、および同じ方法でドーピン
グしたＷ／ＷＮｘ／多結晶シリコンの積層デュアルゲー
トＣＭＯＳ半導体装置を作製した。従来方法によるデュ
アルゲート形成では、非晶質シリコン層への不純物ドー
ピングにイオン打ち込み領域選定用マスク形成工程が２
度必要である。すなわち、非晶質シリコンを形成したの
ち、ｎ型またはｐ型不純物を特定領域にドーピングする
ためのマスク形成工程、そしてドーピング後にこのドー
ピングされた領域のみをマスク材で覆い、残りの非晶質
シリコン領域に先と反対の型の不純物をドーピングする
ためのマスク形成工程である。この特定域にマスク材を
形成するためには、それぞれフォトリソグラフィとドラ
イエッチング工程、さらにはこれらを除去するための付
随の処理工程が必要であった。
【００２８】本実施例と上記の比較のために作成したデ
ュアルゲートＣＭＯＳ半導体装置のトランジスタ特性を
評価した。
ュアルゲートＣＭＯＳ半導体装置のトランジスタ特性を
評価した。
【００２９】代表的な例としてゲート電極加工寸法が
０．２５μｍのｎチャンネルとｐチャンネルＭＯＳトラ
ンジスタの閾値電圧調整用にチャンネル領域に導入した
不純物濃度依存性を求めた。図５に示すように本実施例
により形成したＭＯＳトランジスタの閾値電圧は、従来
の方法で形成した積層デュアルゲートＣＭＯＳ半導体装
置の特性とほとんど同じチャンネル領域不純物濃度依存
性を示した。特にこれら閾値電圧がチャンネル領域に含
有させた不純物濃度に比例することより、基板へのボロ
ンの漏れはほとんど回路動作上問題にならないレベルと
考えられる。一方、Ｗ／ＷＮｘを積層しない多結晶シリ
コンゲートＣＭＯＳの場合は、ｐチャンネルＭＯＳトラ
ンジスタの基板表面が０．５Ｖから１．０Ｖ程度予想値
より変動しており、極端な場合はｎ型基板表面がＰ型に
変化してしまうほどボロンもれがあり、正常なＭＯＳト
ランジスタ特性を得られなかった。なお、ｎチャンネル
ＭＯＳトランジスタはいずれのゲート電極を用いた場合
でも、予想どおりのチャンネル領域基板濃度依存性を示
した。これらの結果より、本発明により形成されたデュ
アルゲートＣＭＯＳでは、ｎチャンネル、ｐチャンネル
ＭＯＳトランジスタともに正常動作することがわかっ
た。その他のトランジスタの基本特性、例えばチャンネ
ルコンダクタンスや駆動電流特性などにおいても、ｎ型
とｐ型不純物を非晶質シリコン層へ２重にドーピングし
たことによる素子特性上の欠点はみられなかった。
０．２５μｍのｎチャンネルとｐチャンネルＭＯＳトラ
ンジスタの閾値電圧調整用にチャンネル領域に導入した
不純物濃度依存性を求めた。図５に示すように本実施例
により形成したＭＯＳトランジスタの閾値電圧は、従来
の方法で形成した積層デュアルゲートＣＭＯＳ半導体装
置の特性とほとんど同じチャンネル領域不純物濃度依存
性を示した。特にこれら閾値電圧がチャンネル領域に含
有させた不純物濃度に比例することより、基板へのボロ
ンの漏れはほとんど回路動作上問題にならないレベルと
考えられる。一方、Ｗ／ＷＮｘを積層しない多結晶シリ
コンゲートＣＭＯＳの場合は、ｐチャンネルＭＯＳトラ
ンジスタの基板表面が０．５Ｖから１．０Ｖ程度予想値
より変動しており、極端な場合はｎ型基板表面がＰ型に
変化してしまうほどボロンもれがあり、正常なＭＯＳト
ランジスタ特性を得られなかった。なお、ｎチャンネル
ＭＯＳトランジスタはいずれのゲート電極を用いた場合
でも、予想どおりのチャンネル領域基板濃度依存性を示
した。これらの結果より、本発明により形成されたデュ
アルゲートＣＭＯＳでは、ｎチャンネル、ｐチャンネル
ＭＯＳトランジスタともに正常動作することがわかっ
た。その他のトランジスタの基本特性、例えばチャンネ
ルコンダクタンスや駆動電流特性などにおいても、ｎ型
とｐ型不純物を非晶質シリコン層へ２重にドーピングし
たことによる素子特性上の欠点はみられなかった。
【００３０】本実施例により、デュアルゲートＣＭＯＳ
のトランジスタ特性には問題がないことがわかった。し
かし、図１に示したように積層ゲート電極の多結晶シリ
コン層内膜厚方向にｎ型とｐ型の接合が形成される。こ
の接合界面に空乏層が形成され導通不良になることが心
配された。そこで、不純物濃度と空乏層幅および接合部
の電気的破壊電圧の関係を計算により求めた。図６に示
すように不純物濃度が約５×１０18／ｃｍ3以上あれ
ば、空乏層幅は１ｎｍ以下であり、接合破壊電圧も０．
１Ｖ以下である。図１に示したようにボロンの濃度勾配
が急なため、接合は階段状の不純物分布を示しており、
この界面ではｎ型およびｐ型不純物ともに１×１０20／
ｃｍ3以上の高濃度に達している。したがって、空乏層
形成にともなう導通不良が生じないことがわかる。この
検討結果を確認するため、デユアルゲートＣＭＯＳを用
いたリングオシレーターを作製し、そのインバーターの
一段あたりの信号遅延時間を評価した。その結果、本発
明により形成した装置の信号遅延時間は従来の多結晶シ
リコンへの不純物ドーピングを別々に行った場合と同等
の値を示した。具体的には、ゲート電極加工寸法が０．
１４μｍのＭＯＳトランジスタ場合、一段当たりの信号
遅延時間は２０ピコ秒であった。
のトランジスタ特性には問題がないことがわかった。し
かし、図１に示したように積層ゲート電極の多結晶シリ
コン層内膜厚方向にｎ型とｐ型の接合が形成される。こ
の接合界面に空乏層が形成され導通不良になることが心
配された。そこで、不純物濃度と空乏層幅および接合部
の電気的破壊電圧の関係を計算により求めた。図６に示
すように不純物濃度が約５×１０18／ｃｍ3以上あれ
ば、空乏層幅は１ｎｍ以下であり、接合破壊電圧も０．
１Ｖ以下である。図１に示したようにボロンの濃度勾配
が急なため、接合は階段状の不純物分布を示しており、
この界面ではｎ型およびｐ型不純物ともに１×１０20／
ｃｍ3以上の高濃度に達している。したがって、空乏層
形成にともなう導通不良が生じないことがわかる。この
検討結果を確認するため、デユアルゲートＣＭＯＳを用
いたリングオシレーターを作製し、そのインバーターの
一段あたりの信号遅延時間を評価した。その結果、本発
明により形成した装置の信号遅延時間は従来の多結晶シ
リコンへの不純物ドーピングを別々に行った場合と同等
の値を示した。具体的には、ゲート電極加工寸法が０．
１４μｍのＭＯＳトランジスタ場合、一段当たりの信号
遅延時間は２０ピコ秒であった。
【００３１】また、本発明と従来の多結晶シリコン層へ
の不純物ドーピング法を適用した半導体装置におけるド
ーピング関連工程で発生した異物を評価した。従来法で
は０．３μｍ以上の異物が８インチウエハ当たり１００
ないし２００個検出されたのに対して、本発明を適用し
た場合は１０ないし８０個に低減できることを確認し
た。これは不純物ドーピングのための工程数が１６から
８に半減できたことによる。特に、非晶質シリコン形成
のためのＣＶＤ工程で、ボロン水素化合物ガスを導入し
てシリコン膜形成過程にボロンをドーピングした場合
は、膜形成後にイオン打ち込みでボロンをドーピングし
た場合より、さらに異物数が少なく１０ないし４０個ま
で低減できた。
の不純物ドーピング法を適用した半導体装置におけるド
ーピング関連工程で発生した異物を評価した。従来法で
は０．３μｍ以上の異物が８インチウエハ当たり１００
ないし２００個検出されたのに対して、本発明を適用し
た場合は１０ないし８０個に低減できることを確認し
た。これは不純物ドーピングのための工程数が１６から
８に半減できたことによる。特に、非晶質シリコン形成
のためのＣＶＤ工程で、ボロン水素化合物ガスを導入し
てシリコン膜形成過程にボロンをドーピングした場合
は、膜形成後にイオン打ち込みでボロンをドーピングし
た場合より、さらに異物数が少なく１０ないし４０個ま
で低減できた。
【００３２】本実施例では上記の異物低減、工程数削減
の効果により、半導体装置の製造歩留を従来法より約５
％向上できた。これら、工程数削減、歩留まり向上は目
的とする半導体装置にもよるが製造費の数％軽減が期待
できる。さらに水素に水分を添加した雰囲気での熱処理
によるWＮｘ界面へのボロン偏析効果により、従来の多
結晶シリコンゲートよりボロン漏れによるＭＯＳトラン
ジスタの閾値電圧変動を少なくできることを確認した
(ゲート加工マスク用シリコン窒化膜およびLDD用ゲート
側壁シリコン窒化膜の含有水素により、ｐ+多結晶シリ
コンゲートＭＯＳトランジスタでは、チャンネル域基板
表面がｐ型に反転してしまい、正常なトランジスタ特性
を示さなかった)。これに対して本発明ではボロン漏れ
がない場合より、５０ｍＶ―３００ｍＶに変動量を抑制
できることがわかった。この程度の変動ならデバイスや
回路設計の工夫により回路性能に障害を及ぼさないと考
えられる。
の効果により、半導体装置の製造歩留を従来法より約５
％向上できた。これら、工程数削減、歩留まり向上は目
的とする半導体装置にもよるが製造費の数％軽減が期待
できる。さらに水素に水分を添加した雰囲気での熱処理
によるWＮｘ界面へのボロン偏析効果により、従来の多
結晶シリコンゲートよりボロン漏れによるＭＯＳトラン
ジスタの閾値電圧変動を少なくできることを確認した
(ゲート加工マスク用シリコン窒化膜およびLDD用ゲート
側壁シリコン窒化膜の含有水素により、ｐ+多結晶シリ
コンゲートＭＯＳトランジスタでは、チャンネル域基板
表面がｐ型に反転してしまい、正常なトランジスタ特性
を示さなかった)。これに対して本発明ではボロン漏れ
がない場合より、５０ｍＶ―３００ｍＶに変動量を抑制
できることがわかった。この程度の変動ならデバイスや
回路設計の工夫により回路性能に障害を及ぼさないと考
えられる。
【００３３】＜実施例２＞実施例１とほぼ同じプロセス
によりデユアルゲートＣＭＯＳ半導体装置を作製した。
ただし本実施例では非晶質シリコンへの不純物のドーピ
ングを以下の順序でおこなった。ドーピング工程以外は
実施例１と同じである。
によりデユアルゲートＣＭＯＳ半導体装置を作製した。
ただし本実施例では非晶質シリコンへの不純物のドーピ
ングを以下の順序でおこなった。ドーピング工程以外は
実施例１と同じである。
【００３４】ゲート絶縁膜５を形成後、非晶質シリコン
６を５０ｎｍ堆積した。そして実施例１と同様の方法で
マスク材７が被覆されていない部分にりん９イオンを１
０ｋｅＶで１×１０14／ｃｍ2,および１×１０15／ｃｍ
2から５×１０15／ｃｍ2以上範囲で打ち込んだ。次にこ
のマスク材を除去後、ウエハ全面にボロンを３ｋｅＶで
２×１０18／ｃｍ3打ち込み、ボロンのドーピングを行
った。また、ボロンドーピング法としてはイオン打ち込
み以外にも、ボロン水素化合物含むガスを流した状態で
熱処理を行う方法、および窒化ボロンを加熱してボロン
ドーピングを行う固体ソース法についても検討した。
６を５０ｎｍ堆積した。そして実施例１と同様の方法で
マスク材７が被覆されていない部分にりん９イオンを１
０ｋｅＶで１×１０14／ｃｍ2,および１×１０15／ｃｍ
2から５×１０15／ｃｍ2以上範囲で打ち込んだ。次にこ
のマスク材を除去後、ウエハ全面にボロンを３ｋｅＶで
２×１０18／ｃｍ3打ち込み、ボロンのドーピングを行
った。また、ボロンドーピング法としてはイオン打ち込
み以外にも、ボロン水素化合物含むガスを流した状態で
熱処理を行う方法、および窒化ボロンを加熱してボロン
ドーピングを行う固体ソース法についても検討した。
【００３５】本実施例では、ｎチャンネルＭＯＳトラン
ジスタのゲートとなるべき位置のみに先にりんをドーピ
ングしておき、その後にボロンをドーピングした。この
先にドーピングされたりんは、後からドーピングされた
ボロンの熱処理による基板への漏れを抑止する効果が見
られた。
ジスタのゲートとなるべき位置のみに先にりんをドーピ
ングしておき、その後にボロンをドーピングした。この
先にドーピングされたりんは、後からドーピングされた
ボロンの熱処理による基板への漏れを抑止する効果が見
られた。
【００３６】本実施例でも実施例１と同様に水分添加水
素雰囲気での熱処理によりボロン漏れが抑止できること
が確認された。本実施例はさらに水分を含まない水素雰
囲気熱処理でもりんの存在に起因したボロン漏れが抑止
された。すなわち、りんを含有していない領域の非晶質
シリコンで構成されるＰチャンネルＭＯＳトランジスタ
ではボロン漏れ量が多いためチャンネル領域がｐ型に反
転してしまい正常動作を示さないのに対して、非晶質シ
リコンにりんをドーピングしておいたｎチャンネルＭＯ
Ｓトランジスタでは、ボロン漏れ量が少なく、ボロン漏
れが無いトランジスタの閾値電圧より０．１ないし０．
７Ｖの変動で収まっており、正常なＭＯＳトランジスタ
特性を示した。したがって、本実施例では実施例１以上
にボロン漏れに対する熱プロセスマージンを広げること
ができた。
素雰囲気での熱処理によりボロン漏れが抑止できること
が確認された。本実施例はさらに水分を含まない水素雰
囲気熱処理でもりんの存在に起因したボロン漏れが抑止
された。すなわち、りんを含有していない領域の非晶質
シリコンで構成されるＰチャンネルＭＯＳトランジスタ
ではボロン漏れ量が多いためチャンネル領域がｐ型に反
転してしまい正常動作を示さないのに対して、非晶質シ
リコンにりんをドーピングしておいたｎチャンネルＭＯ
Ｓトランジスタでは、ボロン漏れ量が少なく、ボロン漏
れが無いトランジスタの閾値電圧より０．１ないし０．
７Ｖの変動で収まっており、正常なＭＯＳトランジスタ
特性を示した。したがって、本実施例では実施例１以上
にボロン漏れに対する熱プロセスマージンを広げること
ができた。
【００３７】なお、非晶質シリコンにイオン打ち込みさ
れたりん濃度が１×１０14／ｃｍ2の場合は、ゲート絶
縁膜界面に偏析してりん濃度は約５×１０19／ｃｍ2程
度であった。このためゲート絶縁膜との界面におけるｎ
型化不純物濃度がｐ型不純物より少なく、印加電圧によ
ってはゲート電極のシリコン層内で空乏層が形成される
ため、ゲート酸化膜厚３ｎｍのｎチャンネルＭＯＳトラ
ンジスタで想定した特性が得られなかった。りん濃度を
１×１０15／ｃｍ2程度以上にした場合は、正常なｎチ
ャンネルＭＯＳトランジスタ特性が得られた。
れたりん濃度が１×１０14／ｃｍ2の場合は、ゲート絶
縁膜界面に偏析してりん濃度は約５×１０19／ｃｍ2程
度であった。このためゲート絶縁膜との界面におけるｎ
型化不純物濃度がｐ型不純物より少なく、印加電圧によ
ってはゲート電極のシリコン層内で空乏層が形成される
ため、ゲート酸化膜厚３ｎｍのｎチャンネルＭＯＳトラ
ンジスタで想定した特性が得られなかった。りん濃度を
１×１０15／ｃｍ2程度以上にした場合は、正常なｎチ
ャンネルＭＯＳトランジスタ特性が得られた。
【００３８】＜実施例３＞本実施例では、上記各実施例
におけるりん８不純物ドーピングとともに、イオン打ち
込み法で砒素イオンを非晶質あるいは多結晶のシリコン
層内中ほどの照射飛程になるエネルギーで２×１０15／
ｃｍ2の量だけ打ち込んだ。このようにして作製した積
層デュアルゲートＣＭＯＳ半導体装置のｎチャンネルゲ
ート電極のシリコン層内深さ方向不純物分布を図７に示
す。図から明かなように多結晶シリコン層内に形成され
るｎ+／ｐ+接合部でのｎ型不純物濃度が実施例１および
２よりさらに高濃度になっているため、この接合部での
抵抗をさらに低減することができた。また、この砒素の
かわりにアンチモンを用いても同様の効果があった。
におけるりん８不純物ドーピングとともに、イオン打ち
込み法で砒素イオンを非晶質あるいは多結晶のシリコン
層内中ほどの照射飛程になるエネルギーで２×１０15／
ｃｍ2の量だけ打ち込んだ。このようにして作製した積
層デュアルゲートＣＭＯＳ半導体装置のｎチャンネルゲ
ート電極のシリコン層内深さ方向不純物分布を図７に示
す。図から明かなように多結晶シリコン層内に形成され
るｎ+／ｐ+接合部でのｎ型不純物濃度が実施例１および
２よりさらに高濃度になっているため、この接合部での
抵抗をさらに低減することができた。また、この砒素の
かわりにアンチモンを用いても同様の効果があった。
【００３９】なお、実施例１および２において、ドーピ
ングするｎ型不純物として、りんの代わりに砒素あるい
はアンチモンを用いても本発明の目的を達成できる。た
だしこれらの不純物をゲート絶縁膜界面に偏析させるた
めには少なくとも７００℃以上の熱処理が必要であっ
た。
ングするｎ型不純物として、りんの代わりに砒素あるい
はアンチモンを用いても本発明の目的を達成できる。た
だしこれらの不純物をゲート絶縁膜界面に偏析させるた
めには少なくとも７００℃以上の熱処理が必要であっ
た。
【００４０】また、上記の各実施例ではイオン打ち込み
法でボロンをドーピングするためにボロンイオンを用い
た。しかしボロンドーピングにはフッ化ボロン等の化合
物イオンを用いることも可能である。
法でボロンをドーピングするためにボロンイオンを用い
た。しかしボロンドーピングにはフッ化ボロン等の化合
物イオンを用いることも可能である。
【００４１】
【発明の効果】本発明によると、ｐ型多結晶シリコンと
ｎ型多結晶シリコンをゲート電極の構成要素とするデユ
アルゲートＣＭＯＳ半導体装置において、多結晶シリコ
ンの所望領域へのｎ型とｐ型の不純物のドーピング領域
の仕分けを、一回のマスク利用でできる。この結果、本
発明は従来の二回のマスク利用により形成する半導体装
置と比較し、製造工程数が削減できるため、半導体装置
の製造期間短縮、歩留の向上、製造費の低減などの効果
がある。さらに本発明では積層ゲート電極構造とし、金
属窒化物界面ボロンを偏析することを特徴としており、
この偏析効果によりボロン漏れを低減できる。
ｎ型多結晶シリコンをゲート電極の構成要素とするデユ
アルゲートＣＭＯＳ半導体装置において、多結晶シリコ
ンの所望領域へのｎ型とｐ型の不純物のドーピング領域
の仕分けを、一回のマスク利用でできる。この結果、本
発明は従来の二回のマスク利用により形成する半導体装
置と比較し、製造工程数が削減できるため、半導体装置
の製造期間短縮、歩留の向上、製造費の低減などの効果
がある。さらに本発明では積層ゲート電極構造とし、金
属窒化物界面ボロンを偏析することを特徴としており、
この偏析効果によりボロン漏れを低減できる。
【図１】本発明実施例１の半導体装置のＮＭＯＳにおけ
るｐ型不純物とｎ型不純物の二次イオン質量分析装置に
よる測定結果図。
るｐ型不純物とｎ型不純物の二次イオン質量分析装置に
よる測定結果図。
【図２】本発明の半導体装置のＮＭＯＳにおける熱処理
後のボロン分布の測定結果図。
後のボロン分布の測定結果図。
【図３】本発明実施例１の製造方法の各工程における半
導体装置の断面図。
導体装置の断面図。
【図４】本発明実施例１の製造方法の各工程における半
導体装置の断面図。
導体装置の断面図。
【図５】本発明と従来のトランジスタ特性比較図。
【図６】本発明の半導体装置のＮＭＯＳにおけるｎ+／
ｐ+接合部に形成される空乏層幅および接合部破壊電圧
の不純物濃度依存性を示す図。
ｐ+接合部に形成される空乏層幅および接合部破壊電圧
の不純物濃度依存性を示す図。
【図７】本発明実施例３の半導体装置のＮＭＯＳにおけ
るｐ型不純物とｎ型不純物の二次イオン質量分析装置に
よる測定結果図。
るｐ型不純物とｎ型不純物の二次イオン質量分析装置に
よる測定結果図。
１…シリコン基板、２…素子間分離用絶縁膜、３…ｐ型
ウエル、４…ｎ型ウエル、５…ゲート絶縁膜、６…ゲー
ト電極第１層導電材料の非晶質シリコン、７…ゲート電
極へのイオン打ち込み領域仕分け用シリコン酸化膜、８
…りんイオン、９…金属窒化（タングステン窒化物）膜
バリア、１０…タングステン、１１…ゲート電極加工用
シリコン窒化膜、１２…ゲート電極シリコン基板上酸化
膜、１３…ゲート電極側壁面シリコン酸化膜、１４…Ｌ
ＤＤ用低濃度りんイオン打ち込み層、１５…ＬＤＤ用低
濃度ボロン打ち込み層、１６…ＬＤＤ用ゲート電側壁シ
リコン窒化膜、１７…ソース、ドレイン用高濃度砒素打
ち込み層、１８…ソース、ドレイン用高濃度ボロン打ち
込み層、１９…Ｃｏシリサイド、２０…層間絶縁膜、２
１… タングステン配線、２２…素子保護膜。
ウエル、４…ｎ型ウエル、５…ゲート絶縁膜、６…ゲー
ト電極第１層導電材料の非晶質シリコン、７…ゲート電
極へのイオン打ち込み領域仕分け用シリコン酸化膜、８
…りんイオン、９…金属窒化（タングステン窒化物）膜
バリア、１０…タングステン、１１…ゲート電極加工用
シリコン窒化膜、１２…ゲート電極シリコン基板上酸化
膜、１３…ゲート電極側壁面シリコン酸化膜、１４…Ｌ
ＤＤ用低濃度りんイオン打ち込み層、１５…ＬＤＤ用低
濃度ボロン打ち込み層、１６…ＬＤＤ用ゲート電側壁シ
リコン窒化膜、１７…ソース、ドレイン用高濃度砒素打
ち込み層、１８…ソース、ドレイン用高濃度ボロン打ち
込み層、１９…Ｃｏシリサイド、２０…層間絶縁膜、２
１… タングステン配線、２２…素子保護膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB33 CC05 DD02 DD09 DD16 DD43 DD51 DD55 DD64 EE03 EE06 FF17 GG09 GG14 HH05 HH14 5F048 AA01 AA07 AA09 AC03 BB00 BB04 BB06 BB07 BB08 BB09 BB11 BB13 BD04 BE03 BF06 BF11 BF16 BG14 DA27
Claims (26)
- 【請求項１】ＮＭＯＳ及びＰＭＯＳを有する半導体装置
の製造方法において、 ゲート絶縁膜を形成する第１の工程と、 前記ゲート絶縁膜上にＰ型の不純物が導入された半導体
膜を形成する第２の工程と、 前記ＰＭＯＳの形成領域を覆うマスクを形成し、前記Ｎ
ＭＯＳの形成領域の前記半導体膜にＮ型の不純物を導入
する第３の工程と、 前記半導体膜上に金属窒化膜を形成する第４の工程と、 前記半導体膜及び前記金属窒化膜を含む積層膜を加工
し、前記ＮＭＯＳ及びＰＭＯＳの各ゲート電極を形成す
る第５の工程と、 窒素雰囲気中或いは水素に水分を添加した雰囲気中で熱
処理を施す第６の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】前記第６の工程により、前記Ｐ型の不純物
は前記金属窒化膜界面に偏析し、前記Ｎ型の不純物は前
記ゲート絶縁膜界面に偏析することを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】前記第２の工程で形成された前記半導体膜
は非晶質シリコンであり、前記第６の工程により前記非
晶質シリコンを多結晶シリコンに変化させることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】第４の工程後に、さらに、前記金属窒化膜
上に金属膜を形成する第７の工程を有し、前記第５の工
程において、前記半導体膜，前記金属窒化膜及び前記金
属膜を含む積層膜からなるゲート電極を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】前記Ｐ型の不純物はボロンであり、前記Ｎ
型の不純物はリン，砒素或いはアンチモンであることを
特徴とする請求項１乃至４の何れかに記載の半導体装置
の製造方法。 - 【請求項６】前記ゲート絶縁膜はシリコン酸窒化膜であ
ることを特徴とする請求項１乃至４の何れかに記載の半
導体装置の製造方法。 - 【請求項７】ＮＭＯＳ及びＰＭＯＳを有する半導体装置
の製造方法において、 ゲート絶縁膜を形成する第１の工程と、 前記ゲート絶縁膜上に半導体膜を形成する第２の工程
と、 前記ＰＭＯＳの形成領域を覆うマスクを形成し、前記Ｎ
ＭＯＳの形成領域の前記半導体膜にＮ型の不純物を導入
する第３の工程と、 前記マスクを除去した後、前記ＮＭＯＳの形成領域の前
記半導体膜及び前記ＰＭＯＳの形成領域の前記半導体膜
にＰ型の不純物を導入する第４の工程と、 前記半導体膜上に金属窒化膜を形成する第５の工程と、 前記半導体膜及び前記金属窒化膜を含む積層膜を加工
し、前記ＮＭＯＳ及びＰＭＯＳの各ゲート電極を形成す
る第６の工程と、 窒素雰囲気中或いは水素に水分を添加した雰囲気中で熱
処理を施す第７の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項８】前記第７の工程により、前記Ｐ型の不純物
は前記金属窒化膜界面に偏析し、前記Ｎ型の不純物は前
記ゲート絶縁膜界面に偏析することを特徴とする請求項
７に記載の半導体装置の製造方法。 - 【請求項９】前記第２の工程で形成された前記半導体膜
は非晶質シリコンであり、前記第７の工程により前記非
晶質シリコンを多結晶シリコンに変化させることを特徴
とする請求項７に記載の半導体装置の製造方法。 - 【請求項１０】第４の工程後に、さらに、前記金属窒化
膜上に金属膜を形成する第７の工程を有し、前記第５の
工程において、前記半導体膜，前記金属窒化膜及び前記
金属膜を含む積層膜からなるゲート電極を形成すること
を特徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項１１】前記Ｐ型の不純物はボロンであり、前記
Ｎ型の不純物はリン，砒素或いはアンチモンであること
を特徴とする請求項１乃至１０の何れかに記載の半導体
装置の製造方法。 - 【請求項１２】前記ゲート絶縁膜はシリコン酸窒化膜で
あることを特徴とする請求項７乃至１０の何れかに記載
の半導体装置の製造方法。 - 【請求項１３】ＮＭＯＳ及びＰＭＯＳを有する半導体装
置の製造方法において、 ゲート絶縁膜を形成する第１の工程と、 前記ゲート絶縁膜上にボロンが導入された半導体膜を形
成する第２の工程と、 前記ＰＭＯＳの形成領域を覆うマスクを形成し、前記Ｎ
ＭＯＳの形成領域の前記半導体膜に、リンを導入すると
ともに、前記半導体膜内中ほどの照射飛程となるエネル
ギーで砒素或いはアンチモンをイオン打ち込みする第３
の工程と、 前記半導体膜上に金属窒化膜を形成する第４の工程と、 前記半導体膜及び前記金属窒化膜を含む積層膜を加工
し、前記ＮＭＯＳ及びＰＭＯＳの各ゲート電極を形成す
る第５の工程と、 窒素雰囲気中或いは水素に水分を添加した雰囲気中で熱
処理を施す第６の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項１４】前記第６の工程により、前記ボロンは前
記金属窒化膜界面に偏析し、前記リンは前記ゲート絶縁
膜界面に偏析することを特徴とする請求項１３に記載の
半導体装置の製造方法。 - 【請求項１５】前記第２の工程で形成された前記半導体
膜は非晶質シリコンであり、前記第６の工程により前記
非晶質シリコンを多結晶シリコンに変化させることを特
徴とする請求項１３に記載の半導体装置の製造方法。 - 【請求項１６】第４の工程後に、さらに、前記金属窒化
膜上に金属膜を形成する第７の工程を有し、前記第５の
工程において、前記半導体膜，前記金属窒化膜及び前記
金属膜を含む積層膜からなるゲート電極を形成すること
を特徴とする請求項１３に記載の半導体装置の製造方
法。 - 【請求項１７】前記ゲート絶縁膜はシリコン酸窒化膜で
あることを特徴とする請求項１３乃至１６の何れかに記
載の半導体装置の製造方法。 - 【請求項１８】ＮＭＯＳ及びＰＭＯＳを有する半導体装
置の製造方法において、 ゲート絶縁膜を形成する第１の工程と、 前記ゲート絶縁膜上に半導体膜を形成する第２の工程
と、 前記ＰＭＯＳの形成領域を覆うマスクを形成し、前記Ｎ
ＭＯＳの形成領域の前記半導体膜に、リンを導入すると
ともに、前記半導体膜内中ほどの照射飛程となるエネル
ギーで砒素或いはアンチモンをイオン打ち込みする第３
の工程と、 前記マスクを除去した後、前記ＮＭＯＳの形成領域の前
記半導体膜及び前記ＰＭＯＳの形成領域の前記半導体膜
にボロンを導入する第４の工程と、 前記半導体膜上に金属窒化膜を形成する第５の工程と、 前記半導体膜及び前記金属窒化膜を含む積層膜を加工
し、前記ＮＭＯＳ及びＰＭＯＳの各ゲート電極を形成す
る第６の工程と、 窒素雰囲気中或いは水素に水分を添加した雰囲気中で熱
処理を施す第７の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項１９】前記第７の工程により、ボロンは前記金
属窒化膜界面に偏析し、前記リンは前記ゲート絶縁膜界
面に偏析することを特徴とする請求項１８に記載の半導
体装置の製造方法。 - 【請求項２０】前記第２の工程で形成された前記半導体
膜は非晶質シリコンであり、前記第７の工程により前記
非晶質シリコンを多結晶シリコンに変化させることを特
徴とする請求項１８に記載の半導体装置の製造方法。 - 【請求項２１】第４の工程後に、さらに、前記金属窒化
膜上に金属膜を形成する第７の工程を有し、前記第５の
工程において、前記半導体膜，前記金属窒化膜及び前記
金属膜を含む積層膜からなるゲート電極を形成すること
を特徴とする請求項１８に記載の半導体装置の製造方
法。 - 【請求項２２】前記ゲート絶縁膜はシリコン酸窒化膜で
あることを特徴とする請求項１８乃至２１の何れかに記
載の半導体装置の製造方法。 - 【請求項２３】ＮＭＯＳ及びＰＭＯＳを有する半導体装
置の製造方法において、 前記ＮＭＯＳ及びＰＭＯＳの各ゲート電極は、ゲート電
極上に形成された多結晶シリコン膜と、該多結晶シリコ
ン膜上に形成された金属窒化膜とを含み、 前記ＰＭＯＳの前記多結晶シリコン膜は、Ｐ型の不純物
を含み、 前記ＰＭＯＳの前記多結晶シリコン膜は、Ｐ型の不純物
及びＮ型の不純物を含み、 前記ＰＭＯＳの前記多結晶シリコン膜中の前記Ｎ型の不
純物は、前記ゲート電極側に偏析し、前記Ｐ型の不純物
は、前記金属窒化膜側に偏析していることを特徴とする
半導体装置。 - 【請求項２４】前記ＮＭＯＳ及びＰＭＯＳの各ゲート電
極は、さらに、前記金属窒化膜上に形成された金属膜を
含むことを特徴とする請求項２３に記載の半導体装置。 - 【請求項２５】前記Ｐ型の不純物はボロンであり、前記
Ｎ型の不純物はリン，砒素或いはアンチモンであること
を特徴とする請求項２３又は２４の何れかに記載の半導
体装置。 - 【請求項２６】前記ゲート絶縁膜はシリコン酸窒化膜で
あることを特徴とする請求項２３又は２４の何れかに記
載の半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017875A JP2001210726A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置及びその製造方法 |
| TW089114963A TW517379B (en) | 2000-01-24 | 2000-07-26 | Semiconductor device and its manufacturing method |
| US09/639,306 US6503788B1 (en) | 2000-01-24 | 2000-08-16 | Semiconductor device and method of manufacture thereof |
| KR1020000047475A KR100767917B1 (ko) | 2000-01-24 | 2000-08-17 | 반도체 장치 및 그 제조 방법 |
| US10/272,369 US6645799B2 (en) | 2000-01-24 | 2002-10-17 | Method of manufacturing a dual gate semiconductor device with a poly-metal electrode |
| US10/448,351 US6727132B2 (en) | 2000-01-24 | 2003-05-30 | Method of manufacturing a dual gate semiconductor device with a poly-metal electrode |
| US10/787,436 US6881618B2 (en) | 2000-01-24 | 2004-02-27 | Method of manufacturing a dual gate semiconductor device with a poly-metal electrode |
| US10/787,437 US7049665B2 (en) | 2000-01-24 | 2004-02-27 | Method of manufacturing a dual gate semiconductor device with a poly-metal electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017875A JP2001210726A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210726A true JP2001210726A (ja) | 2001-08-03 |
| JP2001210726A5 JP2001210726A5 (ja) | 2004-10-28 |
Family
ID=18544804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017875A Pending JP2001210726A (ja) | 2000-01-24 | 2000-01-24 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US6503788B1 (ja) |
| JP (1) | JP2001210726A (ja) |
| KR (1) | KR100767917B1 (ja) |
| TW (1) | TW517379B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173370A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR100596803B1 (ko) | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189448A (ja) * | 1999-12-28 | 2001-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001210726A (ja) * | 2000-01-24 | 2001-08-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP4413364B2 (ja) * | 2000-03-13 | 2010-02-10 | 古河電気工業株式会社 | 平面光導波回路およびその製造方法 |
| DE10103524A1 (de) * | 2001-01-26 | 2002-08-22 | Infineon Technologies Ag | Verfahren und Halbleiteranordnung zur Ätzung einer Schicht eines Halbleitersubstrats mittels einer siliziumhaltigen Ätzmaske |
| JP3768871B2 (ja) * | 2001-12-18 | 2006-04-19 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3898537B2 (ja) * | 2002-03-19 | 2007-03-28 | 日本電信電話株式会社 | 窒化物半導体の薄膜形成方法および窒化物半導体発光素子 |
| US6794281B2 (en) * | 2002-05-20 | 2004-09-21 | Freescale Semiconductor, Inc. | Dual metal gate transistors for CMOS process |
| US20040033677A1 (en) * | 2002-08-14 | 2004-02-19 | Reza Arghavani | Method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier |
| DE10255835A1 (de) * | 2002-11-29 | 2004-06-17 | Infineon Technologies Ag | Niederohmige WNx-Barriere |
| JP3700708B2 (ja) * | 2003-03-26 | 2005-09-28 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100568859B1 (ko) * | 2003-08-21 | 2006-04-10 | 삼성전자주식회사 | 디램 반도체 장치의 트랜지스터 제조방법 |
| KR100843223B1 (ko) * | 2007-01-03 | 2008-07-02 | 삼성전자주식회사 | 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법 |
| KR100546397B1 (ko) * | 2003-11-21 | 2006-01-26 | 삼성전자주식회사 | 게이트 씨닝을 방지할 수 있는 씨모스 트랜지스터의제조방법 |
| KR100586737B1 (ko) * | 2003-12-26 | 2006-06-08 | 한국전자통신연구원 | ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 |
| KR100623251B1 (ko) * | 2004-02-19 | 2006-09-18 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막의 제조 방법 및 이를 사용하여제조되는 다결정 실리콘을 사용하는 박막 트랜지스터 |
| US7018887B1 (en) * | 2004-03-01 | 2006-03-28 | Advanced Micro Devices, Inc. | Dual metal CMOS transistors with silicon-metal-silicon stacked gate electrode |
| JP2005317736A (ja) * | 2004-04-28 | 2005-11-10 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP4054321B2 (ja) * | 2004-06-23 | 2008-02-27 | 松下電器産業株式会社 | 半導体装置 |
| KR100666552B1 (ko) * | 2004-06-30 | 2007-01-09 | 삼성에스디아이 주식회사 | 반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는반도체 소자 |
| KR100666563B1 (ko) * | 2004-07-05 | 2007-01-09 | 삼성에스디아이 주식회사 | 반도체 장치의 제조 방법 및 이 방법에 의하여 제조되는반도체 장치 |
| KR100560819B1 (ko) * | 2004-08-02 | 2006-03-13 | 삼성전자주식회사 | 피모스를 구비하는 반도체 소자의 형성 방법 |
| US7355228B2 (en) * | 2004-10-15 | 2008-04-08 | Omnivision Technologies, Inc. | Image sensor pixel having photodiode with multi-dopant implantation |
| KR100688555B1 (ko) * | 2005-06-30 | 2007-03-02 | 삼성전자주식회사 | Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 |
| US7378713B2 (en) * | 2006-10-25 | 2008-05-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices with dual-metal gate structures and fabrication methods thereof |
| US7812414B2 (en) * | 2007-01-23 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid process for forming metal gates |
| US7785952B2 (en) * | 2007-10-16 | 2010-08-31 | International Business Machines Corporation | Partially and fully silicided gate stacks |
| US7910422B2 (en) * | 2007-12-31 | 2011-03-22 | Texas Instruments Incorporated | Reducing gate CD bias in CMOS processing |
| US8536660B2 (en) * | 2008-03-12 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid process for forming metal gates of MOS devices |
| US8013400B1 (en) * | 2008-04-21 | 2011-09-06 | National Semiconductor Corporation | Method and system for scaling channel length |
| HUE050815T2 (hu) * | 2010-04-08 | 2021-01-28 | Inst Nat Sante Rech Med | A trem-szerû 1. transzkriptumból (tlt-1) származó gátló peptidek és azok felhasználása |
| KR101830170B1 (ko) * | 2011-05-17 | 2018-02-21 | 삼성디스플레이 주식회사 | 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4420344A (en) * | 1981-10-15 | 1983-12-13 | Texas Instruments Incorporated | CMOS Source/drain implant process without compensation of polysilicon doping |
| IT1223571B (it) * | 1987-12-21 | 1990-09-19 | Sgs Thomson Microelectronics | Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte |
| KR930010124B1 (ko) * | 1991-02-27 | 1993-10-14 | 삼성전자 주식회사 | 반도체 트랜지스터의 제조방법 및 그 구조 |
| US5278085A (en) * | 1992-08-11 | 1994-01-11 | Micron Semiconductor, Inc. | Single mask process for forming both n-type and p-type gates in a polycrystalline silicon layer during the formation of a semiconductor device |
| US5656519A (en) * | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| US5674788A (en) * | 1995-06-06 | 1997-10-07 | Advanced Micro Devices, Inc. | Method of forming high pressure silicon oxynitride gate dielectrics |
| DE19525069C1 (de) * | 1995-07-10 | 1996-10-24 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| KR0167273B1 (ko) * | 1995-12-02 | 1998-12-15 | 문정환 | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 |
| KR970053916A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체소자의 제조방법 |
| KR0172788B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US5780330A (en) * | 1996-06-28 | 1998-07-14 | Integrated Device Technology, Inc. | Selective diffusion process for forming both n-type and p-type gates with a single masking step |
| US6051459A (en) * | 1997-02-21 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate |
| US5888588A (en) * | 1997-03-31 | 1999-03-30 | Motorola, Inc. | Process for forming a semiconductor device |
| KR100249798B1 (ko) * | 1997-12-19 | 2000-03-15 | 정선종 | 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 |
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US5963799A (en) * | 1998-03-23 | 1999-10-05 | Texas Instruments - Acer Incorporated | Blanket well counter doping process for high speed/low power MOSFETs |
| JP3515363B2 (ja) * | 1998-03-24 | 2004-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US6051458A (en) * | 1998-05-04 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Drain and source engineering for ESD-protection transistors |
| US5942781A (en) * | 1998-06-08 | 1999-08-24 | Sun Microsystems, Inc. | Tunable threshold SOI device using back gate well |
| US5960289A (en) * | 1998-06-22 | 1999-09-28 | Motorola, Inc. | Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region |
| US6157204A (en) * | 1998-08-05 | 2000-12-05 | Micron Technology, Inc. | Buffer with adjustable slew rate and a method of providing an adjustable slew rate |
| US6399432B1 (en) * | 1998-11-24 | 2002-06-04 | Philips Semiconductors Inc. | Process to control poly silicon profiles in a dual doped poly silicon process |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
| KR100631011B1 (ko) * | 1999-08-12 | 2006-10-04 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
| JP2001203347A (ja) * | 2000-01-18 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001210726A (ja) | 2000-01-24 | 2001-08-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-01-24 JP JP2000017875A patent/JP2001210726A/ja active Pending
- 2000-07-26 TW TW089114963A patent/TW517379B/zh not_active IP Right Cessation
- 2000-08-16 US US09/639,306 patent/US6503788B1/en not_active Expired - Lifetime
- 2000-08-17 KR KR1020000047475A patent/KR100767917B1/ko not_active IP Right Cessation
-
2002
- 2002-10-17 US US10/272,369 patent/US6645799B2/en not_active Expired - Fee Related
-
2003
- 2003-05-30 US US10/448,351 patent/US6727132B2/en not_active Expired - Fee Related
-
2004
- 2004-02-27 US US10/787,437 patent/US7049665B2/en not_active Expired - Lifetime
- 2004-02-27 US US10/787,436 patent/US6881618B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173370A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7598549B2 (en) | 2004-12-16 | 2009-10-06 | Elpida Memory, Inc. | Semiconductor device having a silicon layer in a gate electrode |
| US7875518B2 (en) | 2004-12-16 | 2011-01-25 | Elpida Memory, Inc. | Semiconductor device having silicon layer in a gate electrode |
| KR100596803B1 (ko) | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6727132B2 (en) | 2004-04-27 |
| TW517379B (en) | 2003-01-11 |
| US6645799B2 (en) | 2003-11-11 |
| US7049665B2 (en) | 2006-05-23 |
| US20040180490A1 (en) | 2004-09-16 |
| US6881618B2 (en) | 2005-04-19 |
| KR100767917B1 (ko) | 2007-10-17 |
| US6503788B1 (en) | 2003-01-07 |
| US20030057499A1 (en) | 2003-03-27 |
| US20030203611A1 (en) | 2003-10-30 |
| KR20010076173A (ko) | 2001-08-11 |
| US20040164358A1 (en) | 2004-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001210726A (ja) | 半導体装置及びその製造方法 | |
| US7759260B2 (en) | Selective nitridation of gate oxides | |
| US7405130B2 (en) | Method of manufacturing a semiconductor device with a notched gate electrode | |
| JP2003142601A (ja) | 半導体素子のｃｍｏｓ及びその製造方法 | |
| JP3395263B2 (ja) | 半導体装置およびその製造方法 | |
| JP4128396B2 (ja) | 半導体装置の製造方法 | |
| JPH08153804A (ja) | ゲート電極の形成方法 | |
| US20010018274A1 (en) | Method for fabricating semiconductor device | |
| US6492264B2 (en) | Semiconductor device having a silicide layer with silicon-rich region and method for making the same | |
| JP2001156290A (ja) | 半導体装置 | |
| KR100396709B1 (ko) | 반도체 소자의 제조방법 | |
| US7675121B2 (en) | SOI substrate contact with extended silicide area | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| JPH11340424A (ja) | 半導体装置の製造方法 | |
| KR100400305B1 (ko) | Ｃｍｏｓ의 제조 방법 | |
| JPH06181219A (ja) | 半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 | |
| JPH10275864A (ja) | 半導体装置の製造方法 | |
| JPH1154745A (ja) | 半導体装置の製造方法 | |
| JPS60262454A (ja) | 半導体装置の製造方法 | |
| JPH11163161A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPH07122572A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP2002246482A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070402 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080422 |