JP2009141569A - クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 - Google Patents
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Abstract
【解決手段】遅延同期ループ型のクロック信号生成回路を、第1のクロック信号を遅延して第2のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第1のクロック信号と前記第2のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。
【選択図】図2
Description
ここで、表示パネルモジュールは、表示パネルと、前述したいずれかの構成のクロック信号生成回路と、その出力クロックである第2のクロック信号に基づいて表示パネルを駆動する駆動回路とで構成する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
以下では、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
図1に、この形態例で説明するディスプレイパネル1の平面構成例を示す。この形態例の場合、ガラス基板3の表面には、表示領域5と共にその周辺回路も同一プロセスで形成する。すなわち、ディスプレイパネル1がシステムパネルである場合を想定する。
信号線ドライバ7は、書き込みタイミングに応じた信号電圧を対応する信号線に印加する駆動回路である。
信号線ドライバ7及びゲート線ドライバ9は、クロック信号生成回路11から与えられるクロック信号(後述するCLK2)により駆動される。
図2に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路11の内部構成例を示す。
クロック信号生成回路11は、入力バッファ回路21、ディジタル遅延線23、出力バッファ回路25、位相比較回路27、シフトクロック発生部29、リング型シフトレジスタ31で構成される。
図3に、ディジタル遅延線23の回路例を示す。
因みに、全てのCMOSスイッチが開制御される場合(全てのCMOSスイッチがオフ制御された場合)が、最も遅延時間が短い状態である。
図4に、位相比較回路27の回路構成例を示す。
図5に、以上説明した判定出力Q1、Q2と位相状態の関係を示す。
リセットトランジスタ57は、ラッチ59の入力レベルを強制的に「Lレベル」にリセットするための薄膜トランジスタである。
以下では、図8及び図9を用いて、クロック信号生成回路11で実行される動作を説明する。
まず、電源投入時に実行されるリセット動作を説明する。図8(A)は、リセット動作時のシフトクロック発生部29の動作状態を説明する図である。
従って、シフトクロック発生部29を構成する論理積ゲート63には、「Hレベル」の論理ゲート出力が入力される。
このため、リセット期間中のディジタル遅延線23の遅延量は最小値のままとなる。ディジタル遅延線23の全てのCMOSスイッチが開制御されるからである。
次に、リセット動作の終了から入力クロックCLK1と出力クロックCLK2の位相ロックまでの動作を説明する。
図8(B)に、リセット動作の終了時点の動作状態を示す。このとき、入力クロックCLK1と出力クロックCLK2は未だ同期していない。従って、チャージポンプ51の出力は「Lレベル」となる。
従って、シフトクロック発生部29を構成する論理積ゲート63には、「Hレベル」の論理ゲート出力が入力される。
ところが、今回は、リセット信号(図9(A))が「Lレベル」である。従って、シフトクロックSCLKのエッジがDフリップフロップに入力されるたびに、先頭段から順番にQ出力が「Hレベル」に立ち上がる。
最後に、位相ロック以降の動作を説明する。図8(C)は、位相ロック時のシフトクロック発生部29の動作状態を説明する図である。
このとき、入力クロックCLK1と出力クロックCLK2は同期しているので、チャージポンプ51の出力は初めて「Hレベル」に変化する。
勿論、シフトクロックSCLKの供給が停止されると、リング型シフトレジスタ31における「Hレベル」のシフト動作は停止する。図9の例であれば、先頭から15段目までのQ出力が「Hレベル」に切り替わった状態が維持される。
以上の通り、遅延量設定部をリング型シフトレジスタ31で構成することにより、遅延量のディジタル制御を実現できる。
しかも、この回路構成は、カウンタとデコーダを使用する従来型の遅延量設定部に比べて素子数が少なく済み、回路規模の削減を実現できる。
図10に示すクロック信号生成回路81は、入力バッファ回路21、出力バッファ回路25、位相比較回路27、クロック発生部83、カウンタ85、デコーダ87、ディジタル遅延線89で構成される。
図11及び図12に、ディジタル遅延線89の駆動に適したカウンタ85とデコーダ87の回路構成例を示す。
一方、図7に示すリング型シフトレジスタ31の素子数は、16個の4入力論理積ゲートに相当する160個(=10×16)と、1個のインバータ回路に相当する2個(=2×1)の総和で済む。すなわち、リング型シフトレジスタ31は162個の素子数で構成することができる。
また、この形態例の場合、素子数が少なく済むので、従来構成に比べ、消費電力も削減することができる。
ここでも、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
図13に、この形態例で説明するディスプレイパネル91の平面構成例を示す。なお、図13には図1との対応部分に同一符号を付して示している。図13に示すディスプレイパネル91と図1に示すディスプレイパネル1との違いは、クロック信号生成回路93の構成のみである。以下では、相違点であるクロック信号生成回路93の構成について説明する。
図14に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路93の内部構成例を示す。図14には図2との対応部分に同一符号を付して示している。
ディジタル遅延線101は、形態例1の場合と同じく、入力クロックCLK1の遅延量をディジタル的に制御可能な遅延線である。ここでは、形態例1とは異なる方式により、遅延量を2値的に切り換えることができるディジタル遅延線101について説明する。
ただし、これらのQ出力をそのままディジタル遅延線101に与えたのでは、ディジタル遅延線101を正しく動作させることができない。
そこで、デコーダ107として、2段目のDフリップフロップから16段目のDフリップフロップまでの範囲で、各Dフリップフロップの入力レベルと出力レベルの一致/不一致を検出する15個の排他的論理和回路111を配置する。
以下では、図17を用いて、クロック信号生成回路11で実行される動作を説明する。なお、シフトクロック発生部29の動作は同じであるので省略する。
まず、電源投入時に実行されるリセット動作を説明する。
このとき、リング型シフトレジスタ103には、「Hレベル」のリセット信号(図17(A))と共にシフトクロックSCLK((図17(B))が供給される。
次に、リセット動作の終了から入力クロックCLK1と出力クロックCLK2の位相ロックまでの動作を説明する。
まず、リセット動作終了後の最初のシフトクロックSCLKの入力により、初段のDフリップフロップのQ出力だけが「Hレベル」に変化する。
最後に、位相ロック以降の動作を説明する。図17では、リセット終了後の15個目のシフトクロックSCLKがリング型シフトレジスタ103に入力された時点で、位相ロックが検出された場合を表している。
以上の通り、遅延量設定部をリング型シフトレジスタ103で構成することにより、遅延量のディジタル制御を実現できる。
なお、Dフリップフロップに替えてSRフリップフロップを用いれば、論理回路を削減でき、回路規模を縮小することができる。
この形態例では、入力クロックCLK1を分周してシフトクロックとして使用する場合について説明する。
この形態例では、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造は、粗調整と微調整の2段階の場合について説明する。
図20に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路141の内部構成例を示す。なお、図20には、図18との対応部分に同一符号を付して表している。また図20は、形態例1に適用する場合の構成例について表しているが、形態例2に適用することも勿論できる。
結果として、位相が進んでいる場合(判定出力が「Hレベル」のとき)、CMOSスイッチは閉制御され、ディジタル遅延線143での遅延量が増加するように動作する。
すなわち、1単位遅延量を加算するか否かの動作が、ディジタル遅延線143とチャージポンプ145によって実現される。
この形態例に係るクロック信号生成回路141の場合には、リセット動作が終了した時点で位相の関係が検出され、その後の動作期間で、微調整用のディジタル遅延線143と粗調整用のディジタル遅延線23の両方が検出された位相量に応じて駆動制御される。
この形態例の場合にも、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造も、粗調整と微調整の2段階とする。ただし、この形態例の場合、2段ともリング型シフトレジスタで駆動する場合を説明する。
図23に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路151の内部構成例を示す。なお、図23には、図20との対応部分に同一符号を付して表している。また図23は、形態例1に対応する回路に適用する場合の構成例について表しているが、形態例2に対応する回路に適用することも勿論できる。
この形態例に係るクロック信号生成回路151の場合、リセット動作後、微調整用のディジタル遅延線23と粗調整用のディジタル遅延線23の両方が検出された位相量に応じて駆動制御される。
ここでは、入力クロックCLK1と出力クロックCLK2の位相差が180°ずれた状態にロックされる状態(擬似ロック状態)への対応機能を搭載するクロック信号生成回路について説明する。
図25は、この擬似ロック脱出機能を有するクロック信号生成回路161の内部構成例を示す。なお図25には、図18との対応部分に同一符号を付して示す。
図25に示すクロック信号生成回路161は、入力バッファ回路21、ディジタル遅延線23、出力バッファ回路25、位相比較回路27、シフトクロック発生部29、リング型シフトレジスタ31、分周回路123、位相反転/非反転部163及び擬似ロック検出部165で構成される。
以下、新規な構成である位相反転/非反転部163と擬似ロック検出部165についてのみ構成を説明する。
図26に、位相反転/非反転部163の回路例を示す。
この形態例に係るクロック信号生成回路161の場合には、位相比較回路27の判定出力Q1及びQ2が共に「Lレベル」となり、位相ロック状態と判定された場合でも、擬似ロック検出部165によってそのロック状態が正規のものか偽物のものかを判定し、偽物(擬似ロック)であると判定された場合には、位相判定/非反転部163によってディジタル遅延線23の出力クロックの位相を反転することができる。
以上のように、このクロック信号生成回路の場合には、出力クロックCLK2の位相が擬似ロック状態に誤って引き込まれた場合でも、この状態から確実に抜け出して正規のロック状態に引き込むことができる。
(G−1)リング型シフトレジスタ
前述の形態例の説明では、リング型シフトレジスタをDフリップフロップの多段接続回路として説明した。
しかし、セット・リセット(SR)フリップフロップを含め、他の種類のフリップフロップ回路を用いてリング型シフトレジスタを構成することもできる。
前述の形態例の説明では、入力クロックCLK1と出力クロックCLK2が同じ周波数の場合について説明した。
しかし、クロック周波数は異なっていても良い
前述の形態例の説明では、シフトクロックSCLKを入力クロックCLK1又はその分周クロック(再分周クロックを含む。)として生成する場合について説明した。
しかし、動作マージンを確保するだけであれば、シフトクロックSCLKは、入力クロックCLK1又は出力クロックCLK2より周波数が低ければその位相関係は問わない。
前述の形態例では、クロック信号生成回路を構成する能動素子は、ポリシリコン(高温・低温を問わず)、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるガラス基板3の表面に直接形成される場合について説明した。
しかし、クロック信号生成回路が形成される絶縁基板は、ガラス基板3に実装されるプラスチックその他の絶縁基板でも良い。
前述の形態例で説明したクロック信号生成回路は、液晶パネルだけでなく、有機ELパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルに搭載する場合にも適用できる。
(a)システム例
前述したクロック信号生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
以下では、前述したクロック信号生成回路を内蔵する電子機器の外観例を例示する。なお、クロック信号生成回路は、筐体内のいずれかの部分に内蔵されている。
前述の形態例の説明では、位相比較回路27が図4に示す回路構成を有する場合について説明した。
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
23 ディジタル遅延線
27 位相比較回路
29 シフトクロック発生部
31 リング型シフトレジスタ
93 クロック信号生成回路
101 ディジタル遅延線
103 リング型シフトレジスタ
121 クロック信号生成回路
123 分周回路
131 クロック信号生成回路
141 クロック信号生成回路
143 ディジタル遅延線
145 チャージポンプ
151 クロック信号生成回路
161 クロック信号生成回路
163 位相反転/非反転部
165 擬似ロック検出部
Claims (16)
- 第1のクロック信号を遅延して第2のクロック信号を生成するディジタル型の遅延線路と、
前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、
前記第1のクロック信号と前記第2のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部と
を有することを特徴とする遅延同期ループ型のクロック信号生成回路。 - 請求項1に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第1の遅延線路と、遅延時間長の微調整用の第2の遅延線路の直列接続によって構成され、
前記リング型シフトレジスタは、前記第1の遅延線路に対応する第1のリング型シフトレジスタと、前記第2の遅延線路に対応する第2のリング型シフトレジスタとで構成され、
前記遅延量制御部は、前記第1の遅延線路に対応する第1の遅延量制御部と、前記第2の遅延線路に対応する第2の遅延量制御部とで構成される
ことを特徴とする遅延同期ループ型のクロック信号生成回路。 - 請求項2に記載のクロック信号生成回路において、
前記第1及び第2のリング型シフトレジスタを駆動するシフトクロックは、前記第1のクロック信号又は前記第2のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。 - 請求項2又は3に記載のクロック信号生成回路において、
前記シフトクロック信号は、前記第1のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。 - 請求項2〜4のいずれか一つに記載のクロック信号生成回路において、
前記第1のリング型シフトレジスタに入力される第1のシフトクロック信号の周波数は、前記第2のリング型シフトレジスタに入力される第2のシフトクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。 - 請求項2〜5のいずれか一つに記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。 - 請求項1に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第1の遅延線路と、遅延時間長の微調整用の第2の遅延線路の直列接続によって構成され、
前記第1の遅延線路の遅延時間長の設定は前記リング型シフトレジスタが実行し、前記第2の遅延線路の遅延時間長の設定はディジタル型の遅延量設定部が実行する
ことを特徴とする遅延同期ループ型のクロック信号生成回路。 - 請求項7に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第1のクロック信号又は前記第2のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。 - 請求項7又は8に記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。 - 請求項1に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第1のクロック信号又は前記第2のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。 - 請求項10に記載のクロック信号生成回路において、
前記シフトクロックは、前記第1のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。 - 表示パネルと、
第1のクロック信号を遅延して第2のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第1のクロック信号と前記第2のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第2のクロック信号に基づいて表示パネルを駆動する駆動回路と
を有することを特徴とする表示パネルモジュール。 - 請求項12に記載の表示パネルモジュールにおいて、
前記クロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタである
ことを特徴とする表示パネルモジュール。 - 請求項12又は13に記載の表示パネルモジュールにおいて、
前記表示パネルは、液晶パネルである
ことを特徴とする表示パネルモジュール。 - 撮像素子と、
第1のクロック信号を遅延して第2のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第1のクロック信号と前記第2のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第2のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
を有することを特徴とする撮像デバイス。 - 第1のクロック信号を遅延して第2のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第1のクロック信号と前記第2のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
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