KR20080037233A - 지연 동기 루프 회로 - Google Patents

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Abstract

지연 동기 루프 회로가 개시된다. 본 발명에 따른 지연 동기 루프 회로는 직렬 연결된 n개의 제1 지연 셀들을 구비하여, 입력된 외부 클럭 신호를 정밀 지연량만큼 지연시켜 제1 내부 클럭 신호로 출력하는 제1 지연 라인, 제1 내부 클럭 신호의 듀티 사이클을 보정하여 제2 클럭 신호로 출력하는 듀티 사이클 보정부, 직렬 연결된 m개의 제2 지연 셀들을 구비하여, 제2 클럭 신호를 대략적인 지연량만큼 지연시켜 제2 내부 클럭 신호로 출력하는 제2 지연 라인, 및 외부 클럭 신호와 피드백 된 제2 내부 클럭 신호의 위상 차이를 검출하고, 정밀 지연량 및 대략 지연량을 제어하는 위상 검출부 및 제어부를 구비한다. 제1 지연라인 및 제2 지연라인은 각각 듀티 사이클 보정부의 입력단 및 출력단에 연결된다. 본 발명에 따른 지연 동기 루프 회로는 대략적인 지연 조절과 정밀 조절을 각기 다른 형태의 지연 셀을 이용함으로써, 파워 소모가 적으면서도 지터 발생 및 PVT 변수에 강인한 특성을 갖는 장점이 있다.

Description

지연 동기 루프 회로{Delay Locked Loop circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연 동기 루프 회로를 나타내는 도면이다.
도 2는 도 1의 지연셀들을 나타내는 도면이다.
도 3은 본 발명에 따른 지연 동기 루프 회로를 나타내는 도면이다.
도 4는 도 3의 제1 지연라인의 제1 지연셀을 나타내는 도면이다.
도 5는 도 3의 제2 지연라인의 제2 지연셀을 나타내는 도면이다.
도 6은 본 발명에 따른 지연 동기 루프 회로에서 소모되는 전류량을 나타내는 도면이다.
**도면의 주요부분에 대한 부호의 설명**
101: 지연 라인(Delay Line)
105: 위상 혼합기(Phase mixer)
110: 지연부(Delay circuit)
112: 버퍼
120: 듀티 사이클 보정부(DCC- Duty Cycle Correction circuit)
122: 증폭부(Amp.-Amplifier)
124: 전하 펌프(CP-Charge Pump)
126: 디지털 아날로그 컨버터(DAC)
130: 위상 검출부 및 제어부(Phase Detector & Control circuit)
135: 레플리카 지연부(Replica Delay path)
본 발명은 지연 동기 루프 회로에 관한 것으로서, 특히 전력 소모를 줄이면서 고속으로 동작할 수 있는 지연 동기 루프에 관한 것이다.
도 1은 종래의 지연 동기 루프 회로에 관한 것이다.
도 1을 참조하면, 종래의 지연 동기 루프 회로(100)는 지연 라인(101), 듀티 사이클 보정부(120), 위상 검출부 및 제어부(130), 및 레플리카 지연부(135)를 구비한다.
지연 동기 루프 회로(DLL-Delay Locked Loop)는 반도체 메모리 장치에 있어서, 입출력되는 내부 클럭 신호를 외부 클럭 신호에 동기화되도록 위상을 조절하는 회로이다. 지연 동기 루프(DLL)는 지연 라인을 이용하여 입출력 신호를 외부 클럭 신호에 맞춰 지연시킴으로써, 입출력 신호의 동기를 조절하게 된다.
위상 검출부 및 제어부(130)는 외부 클럭 신호(Ext_CLK)와 보정 클럭 신호(CCLK)의 위상을 비교하고, 외부 클럭 신호(Ext_CLK)를 기준으로 하여 그 위상 차이를 검출한다. 그리고, 검출된 위상 차이에 대한 정보를 위상 혼합기(105)로 출 력하여, 위상 혼합기(105)에서 상기 검출된 위상 차이만큼 외부 클럭 신호(Ext_CLK)의 지연이 이뤄지도록 한다.
지연 라인(Delay Line)(101)은 위상 검출부 및 제어부(Phase Detector 및 Control circuit)(130)의 출력에 응답하여, 외부 클럭 신호(Ext_CLK)를 일정 시간 동안 지연시켜서 내부 클럭 신호(Int_CLK)를 발생한다. 여기서, 지연 라인(101)은 지연부(Delay Circuit)(110) 및 위상 혼합기(Phase mixer)(105)를 구비한다.
지연부(110)는 다수개의 지연 셀(Delay cell)(114, 116, 118)들을 구비하며, 입력된 외부 클럭 신호(Ext_CLK)를 일정 시간 간격으로 지연시킨 다수개의 클럭 신호들(D_0 내지 D_n)을 발생한다. 입력된 외부 클럭 신호(Ext_CLK)는 하나의 지연 셀(예를 들어, 112)을 거치면 t1 만큼 지연되어 출력된다. 지연부(110)는 지연 셀들의 전단에 버퍼(112)를 더 구비할 수 있다. 따라서, 지연되지 않은 원래의 외부 클럭 신호(Ext_CLK)가 제1 지연 신호(D_0)로, 원래의 외부 클럭 신호(Ext_CLK)에 비하여 t1 만큼 지연된 신호가 제2 지연 신호(D_1)로 출력된다. 그리고, n 개의 지연 셀들이 구비될 때, 원래 외부 클럭 신호(Ext_CLK)에 비하여 t1 x n 만큼 지연된 신호가 제n 지연 신호(D_n)로 출력된다.
위상 혼합기(105)는 지연부(110)에서 출력되는 다수개의 지연 신호들(D_0 내지 D_n)을 전송받는다. 그리고, 다수개의 지연 신호들(D_0 내지 D_n) 중 어느 하나(D_i)를 선택하여 내부 클럭 신호(Int_CLK)로서 출력한다. 여기서, 위상 혼합기(105)는 먹스(MUX)로 구성될 수 있다.
듀티 사이클 보정부(DCC-Duty Cycle Correction circuit)(120)는 입력되는 내부 클럭 신호(Int_CLK)들에 각각 존재하는 듀티 사이클 에러를 제거하고 보정한다. 그리고, 정상 듀티 사이클(일반적으로, 듀티 비가 50%:50%인 신호)을 유지하는 보정 클럭 신호(CCLK)를 출력한다. 여기서, 듀티 사이클 보정부(120)는 증폭부(122), 전하 펌프(124), 및 디지털 아날로그 컨버터(126)를 구비한다.
증폭부(122)는 전하 펌프(124)에서 출력되는 제어 신호(VC)에 응답하여, 입력되는 내부 클럭 신호(Int_CLK)의 듀티 사이클을 조절한다.
전하 펌프(124)는 레플리카 지연부(135)를 통하여 입력되는 보정된 클럭 신호(CCLK)에 응답하여, 제어 신호(VC)의 전압을 조절한다.
디지털 아날로그 컨버터(126)는 메모리 장치(예를 들어, DRAM)의 파워 다운 모드(Power Down Mode)에 있어서, 듀티 사이클의 정보가 지워지는 것을 방지하기 위하여 구비된다. 디램(DRAM)의 파워 다운 모드에서는 듀티 사이클 보정부(120)에 전원 공급이 중단되게 된다. 전원 공급이 중단되면, 메모리 셀의 셀프 리프레쉬 동작이 중단된다. 메모리 셀에 저장되었던 정보가, 커패시터의 방전으로 인하여 지워질 수 있는 것이다. 따라서, 디지털 아날로그 컨버터(126)는 듀티 사이클 정보가 지워지는 것을 방지하기 위하여, 전압 형태로 기억되는 듀티 사이클 정보를 디지털 신호를 변경하여 저장한다. 즉, 듀티 사이클 정보를 기억하기 위하여 듀티 사이클 정보를 래치하는 것이다.
레플리카 지연부(Replica path)(135)는 출력된 보정 클럭 신호(CCLK)가 제1 노드(N1)에서 실제 이용되는 최종회로까지의 경로(Path1)에서 발생하는 신호의 지연을 보상하기 위한 부분이다. 입출력 신호를 동기시키기 위하여 지연 동기 루 프(100)에서 조절된 내부 클럭 신호(CCLK)는 실제 이용되는 회로까지 이동하면서 또 다시 지연되게 된다. 따라서, 도시된 제1 경로(Path1)에서 발생한 지연을 보상하기 위하여, 레플리카 지연부(135)를 구비하는 것이다. 지연 보정 클럭 신호(CCLK_D)는 최종 회로에 전달되는 클럭 신호(CLK_out)와 동일한 위상을 갖는다. 레플리카 지연부(135)는 제1 경로(Path1)가 가지는 지연량과 동일한 지연량을 발생하도록 하는 지연 셀들(미도시)을 구비하는 것이다.
종래의 지연 동기 루프(100)의 동작을 보면, 먼저 외부 클럭 신호(Ext_CLK)는 위상 검출부 및 제어부(130)로 전송된다. 위상 검출부 및 제어부(130)는 외부 클럭 신호(Ext_CLK)와 피드백 된 지연 보정 클럭 신호(CCLK_D)의 위상을 비교하여 그 차이를 검출한다. 검출된 위상 차이에 관한 정보는 지연 라인(101) 내에 구비된 위상 혼합기(105)로 전송된다. 그리고, 지연 라인(101)은 전송된 위상 차이 정보에 따라서 대략적인 지연량 조절(coarse lock)을 수행한다. 대략적인 지연량(제1 지연량) 조절을 통하여, 내부 클럭 신호(Int_CLK)가 외부 클럭 신호(Ext_CLK)에 근접되도록 하는 것이다.
대략적인 지연량 조절(coarse lock)이 이루어진 클럭 신호(Int_CLK)는 듀티 사이클 보정부(120)를 통과하면서 듀티 사이클이 보정되어 보정 클럭 신호(CCLK)로 출력된다. 보정 클럭 신호는 레플리카 지연부(135)를 통과하면서 제1 경로(path1) 지연량 만큼 지연된다. 위상 검출부 및 제어부(130)는 지연된 보정 클럭 신호(CCLK_D)를 원래의 외부 클럭 신호(Ext_CLK)와 비교하여 정밀 지연량(제2 지연량)을 검출한다. 검출된 정밀 지연량(제2 지연량)의 정보는 위상 혼합기(105)로 전 송된다. 위상 혼합기(105)는 검출된 정밀 지연량(제2 지연량)만큼 다시 외부 클럭 신호(Ext_CLK)를 정밀하게 지연시켜서, 정밀 조정된 내부 클럭 신호(Int_CLK)를 출력하게 된다.
이렇게 정밀 조정된 내부 클럭 신호(Int_CLK)는 레플리카 지연부(135)에서 지연되어 위상 검출부 및 제어부(130)로 피드백된다. 위상 검출부 및 제어부(130)는 정밀 조정되고 지연된 내부 클럭 신호를 외부 클럭 신호와 비교한다. 정밀 조정된 내부 클럭 신호가 외부 클럭 신호와 일치하면, 지연라인(101)에서는 더 이상 지연을 수행하지 않는다.
도 2는 도 1의 지연 셀들을 나타내는 도면이다.
도 2를 참조하면, 종래의 지연 셀들(114, 116, 118)은 다수개의 인버터(201)들로 구성된다. 2개 씩 혹은 짝수 깨씩 직렬 연결된 인버터 채인을 통과하면서, 원래의 신호가 지연되어 출력되는 것이다. 도시된 인버터 채인 형태의 지연 셀들은 다른 종류의 지연 셀(예를 들어, 차동 증폭기 타입)보다 파워 소모가 작은 장점이 있다. 여기서, 종래의 지연 셀들(114)은 다른 형태의 지연 셀들로 구비될 수 도 있다. 종래의 지연 셀에는 도시된 인버터 채인(Inverter chain)을 이용한 지연 셀 또는 차동 증폭기(Diff. Amp.- Differential Amplifier)를 이용한 지연 셀(미도시)이 많이 이용되고 있다.
여기서, 종래의 지연 동기 루프(DLL)는 동일한 지연 셀들(114, 116, 118)을 이용하여 대략적인 지연 조절(coarse lock) 및 정밀 지연 조절(fine lock)을 수행하였다.
그러나, 도 2에 도시된 종래의 지연셀들은 각각의 지연 셀들(114, 116, 118)에서 출력되는 n 개의 지연 신호들(D_1 내지 D_n)은 모두 위상 혼합기(105)로 입력된다. 여기서, n 값은 정밀하게는 신호의 최대 지연량에 따라서 정해져야 할 것이나, 많은 개수로 구비될 것이다. 신호의 입 출력 연결관계가 많으면 많을수록 신호의 로딩(loading)은 커지게 된다.
따라서, 도 2에 도시된 종래의 지연 동기 루프 회로(인버터 타입의 지연 셀을 이용하는)는 파워 소모는 작으나, 로딩이 커지는 문제가 있다. 그리고, 위상 혼합기(105)에서 수행하는 신호의 믹싱(mixing) 특성이 나빠져서, 지연 신호들(D_i)의 지터(jitter)가 증가하게 되는 문제가 있다. 또한, 인버터 타입의 지연 셀들은 PVT 변수(power, voltage, temperature 변화에 대한 신호의 특성 변화)에 대하여 영향을 크게 받게 되는 문제가 있다.
일반적으로 디램이 고속으로 동작할수록 지터(jitter)는 커지나, 고속 동작을 요구하는 디램일수록 작은 지터(jitter)값을 가져야만, 정확한 데이터를 전송할 수 있는 것이다. 따라서, 지터(jitter)의 크기를 줄여야할 필요성이 있다.
차동 증폭기를 이용한 지연 셀(미도시)은 차동 증폭기(Diff. Amp.)를 직렬 연결하여 구성한 것으로, 지터(jitter)에 대한 특성이 우수하며, PVT 변수 발생에 대하여 강인한 특성을 가진다. 따라서, 상술한 인버터를 이용하는 지연 셀이 가지는 지연 지터(jitter) 발생 문제 및 PVT 변수 발생 문제를 해결하기 위하여 차동 증폭기 형태의 지연 셀을 이용할 수 있다.
그러나, 차동 증폭기 형태의 지연 셀은 파워 소모가 크다는 단점이 있다. 또 한, 입 출력 신호들의 연결관계의 복잡성으로 인하여, 신호의 로딩(loading)이 증가하게 된다. 따라서 반도체 장치(예를 들어 DRAM)의 고속(high speed) 동작이 제한을 받게 되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 대략적인 지연 조절과 정밀 조절을 각기 다른 형태의 지연 셀을 이용함으로써, 파워 소모가 적으면서도 지터 발생 및 PVT 변수에 강인한 특성을 가지는 지연 동기 루프를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 지연 동기 루프 회로는 제1 지연라인, 제2 지연라인, 듀티 사이클 보정부, 및 위상 검출부 및 제어부를 구비한다.
제1 지연라인은 직렬 연결된 n개의 제1 지연 셀들을 구비하여, 입력된 외부 클럭 신호를 정밀 지연량만큼 지연시켜 제1 내부 클럭 신호로 출력한다.
듀티 사이클 보정부는 제1 내부 클럭 신호의 듀티 사이클을 보정하여 제2 클럭 신호로 출력한다.
제2 지연 라인은 직렬 연결된 m개의 제2 지연 셀들을 구비하여, 제2 클럭 신호를 대략적인 지연량만큼 지연시켜 제2 내부 클럭 신호로 출력한다.
위상 검출부 및 제어부는 외부 클럭 신호와 피드백 된 제2 내부 클럭 신호의 위상 차이를 검출하고, 정밀 지연량 및 대략 지연량을 제어한다.
제1 지연라인 및 제2 지연라인은 각각 듀티 사이클 보정부의 입력단 및 출력 단에 연결된다.
바람직하게는, 제1 지연셀들 중 i번째 제1 지연 셀은 제(i-1) 번째 제1 지연 셀의 출력 신호를 입력받고, 이를 차동 증폭기를 이용하여 지연시켜 제i 정밀 지연 신호를 출력한다.
제2 지연셀들 중 k번째 제2 지연 셀은 제(k-1)번째 제2 지연 셀의 출력 신호를 입력받고, 이를 인버터를 이용하여 지연시켜 제i 내부 클럭 신호를 출력한다.
제1 지연라인은 제1 지연부 및 위상 혼합기를 구비한다. 제1 지연부는 n 개의 제1 지연 셀들이 직렬 연결되어 있다. 위상 혼합기는 검출된 위상 차이 정보 및 위상 검출부 및 제어부 출력에 응답하여, 외부 클럭 신호 또는 제1 내지 제n 정밀 지연 신호들 중 택일하여 제1 내부 클럭 신호로서 출력한다. 여기서, 1번째 제1 지연 셀은 외부 클럭 신호를 입력받고, 이를 지연시켜 제1 정밀 지연 신호로서 출력한다.
바람직하게는 n은 2 또는 3 값을 갖는다.
그리고, 제1 지연셀들 중 i번째 제1 지연 셀은 제1 차동 증폭기, 및 제2 차동 증폭기를 구비한다. 제1 차동 증폭기는 입력단 양단으로 제(i-1) 정밀 지연 신호 및 그의 반전 신호를 입력받고, 이를 차동 증폭하여 출력한다. 제2 차동 증폭기는 입력단 양단으로 제1 차동 증폭기의 출력단 양단 신호들을 각각 입력받고, 이를 차동 증폭하여 출력단 양단으로 제i 정밀 지연 신호 및 그의 반전 신호를 출력한다. 여기서, 제1 및 제2 차동 증폭기는 제1 선택 신호에 응답하여 동작한다.
또한, 제2 지연셀들 중 k번째 제2 지연 셀은 제1 인버터 및 제2 인버터를 구 비한다. 제1 인버터는 (k-1)번째 제1 지연셀의 출력 신호를 입력받는다. 제2 인버터는 입력단은 제1 인버터의 출력단과 연결되고, 출력단으로 제k 코스 지연 신호를 출력한다. 1번째 제2 지연셀의 상기 제1 인버터는 제2 클럭 신호를 입력받으며, 제 m 코스 지연 신호는 제2 내부 클럭 신호와 동일한 신호이다.
제1 및 제2 선택 신호는 위상 검출부 및 제어부의 위상 비교 결과에 따라 논리 하이 또는 논리 로우로 선택 입력되는 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 지연 동기 루프 회로를 나타내는 도면이다.
도 3을 참조하면, 본 발명에 따른 지연 동기 루프 회로(300)는 제1 지연 라인(301), 듀티 사이클 보정부(320), 제2 지연 라인(330), 위상 검출부 및 제어부(340), 및 레플리카 지연부(350)를 구비한다.
듀티 사이클 보정부(320) 및 레플리카 지연부(350)는 도 1에서 상술한 것과 동일하므로, 이에 대한 상세 설명은 생략하도록 한다.
위상 검출부 및 제어부(340)는 외부 클럭 신호(Ext_CLK)와 피드백 되어 입력된 제2 내부 클럭 신호(Int_CLK2)의 위상을 비교하고, 그 차이를 검출한다. 그리 고, 위상 차이 검출 결과에 따라 논리 하이 또는 논리 로우의 지연 제어 신호(DCON)를 출력한다. 예를 들어, 사용자는 위상이 일치하지 않아 지연 조절을 하여야 하는 경우, 논리 하이의 지연 제어 신호(DCON)가 출력 되도록 설정할 수 있다. 여기서, 위상 검출부 및 제어부(340)는 위상 차이 신호(DLi)를 위상 혼합기(305)로 전송한다. 위상 차이 신호(DLi)는 위상 차이에 대한 정보를 가진 신호이다.
제1 지연라인(301)은 제1 지연부(310) 및 위상 혼합기(phase mixer)(305)를 구비한다. 제1 지연 라인(301)은 위상 검출부 및 제어부(340) 출력 신호에 응답하여, 외부 클럭 신호(Ext_CLK)를 일정시간 지연시켜 출력한다. 여기서, 지연량은 정밀 조절(fine lock)에 따른 지연량이 된다.
제1 지연부(310)는 직렬 연결된 다수개의 제1 지연 셀들(314, 316, 318)을 구비한다. 여기서, 제1 지연부(310)는 제1 지연셀들(314, 316, 318)의 전단에 버퍼(312)를 더 구비할 수 있다. 지연되기 전의 외부 클럭 신호(Ext_CLK)를 제0 정밀 지연 신호(D_0)라 하고, 제 n 번째 배열된 제1 지연셀(314)에서 출력되는 신호를 제 i 정밀 지연 신호(D_i)라 한다.
제1 지연셀(314, 316, 318) 한 개를 통과할 때마다, 제 i 정밀 제어 신호(D_i)는 일정 시간 t1 만큼씩 지연되어 출력된다. 따라서, n 개의 지연 셀들이 구비될 때, 외부 클럭 신호(Ext_CLK)에 비하여 t1 x n 만큼 지연된 신호가 제 n 정밀 지연 신호(D_n)가 출력되는 것이다.
여기서, 제1 지연부(310)는 지연량을 정밀하게 조절(fine lock)하기 위하여 이용된다. 정밀한 조절을 위해서는 적은 개수의 지연셀들이 구비되면 족하다. 정밀 조절을 위한 지연량은 작은 값을 갖기 때문이다. 따라서, 제1 지연부(310)는 후술하는 제2 지연부(330)에 비하여 적은 개수의 셀들만을 구비한다. 바람직하게, 제1 지연부(310)에 구비되는 제1 지연셀들의 개수는 2 내지 3개가 된다.
위상 혼합기(305)는 제1 지연부(310)에서 출력되는 다쉬개의 정밀 지연 신호들(D_i)중 어느 하나를 선택하여 출력한다. 여기서, 위상 혼합기(305) 출력 신호를 제1 내부 클럭 신호(Int_CLK)라 한다.
예를 들어, 피드백 되어 위상 검출부 및 제어부(340)로 입력된 제2 내부 클럭 신호(Int_CLK2)가 외부 클럭 신호(Ext_CLK)를 기준으로 t1 시간만큼 위상이 앞선다면, 위상 혼합기(305)는 제1 정밀 제어 신호(D_1)를 선택하여 출력한다. 그리고, 피드백 된 제2 내부 클럭 신호(Int_CLK2)와 외부 클럭 신호(Ext_CLK)의 위상 차이가 t1의 배수 단위가 아니라면, 위상 혼합기(305)는 다수개의 정밀 지연 신호들(D_i)을 믹싱(mixing) 신호 처리하여 출력하게 된다. 여기서, 제1 지연 셀(314)의 구체적인 구성 및 동작은 아래의 도 4에서 상술한다.
듀티 사이클 보정부(320)는 제1 내부 클럭 신호(Int_CLK)의 듀티 사이클을 보정하여 제2 클럭 신호(IN2)로서 출력한다.
제2 지연라인(320)은 다수개의 제2 지연 셀들(332, 334, 336)을 구비한다. 제2 지연라인(320)은 제2 클럭 신호(IN2)를 입력받고, 대략적인 지연량 조절(coarse lock)에 따라 상기 입력 신호를 지연시켜 제2 내부 클럭 신호(Int_CLK)로서 출력한다. 대략적인 지연량 조절(coarse lock)을 위해서는 별도의 위상 혼합 기(phase mixer)가 구비되지 않아도 된다. 정밀한 조절이 아니므로 지연신호들의 믹싱(mixing) 처리가 불필요하며, 지연량은 위상 검출부 및 제어부(340)의 제어에 따라 입력되는 제2 선택 신호(SEL2)(도 5에서 설명)에 응답하여 조절할 수 있기 때문이다.
제2 지연라인(320)이 n 개의 제2 지연셀(332, 334, 336)을 구비한다면, 제 i번째 배열되는 제2 지연셀은 제 (i-1) 코스 지연 신호(DCO_(i-1))를 입력받고, 이를 지연시켜 제i 코스 지연 신호(DCO_i)를 출력한다. 예를 들어, 첫 번째 배열된 제2 지연 셀(332)은 제2 클럭 신호(IN2)를 입력받고 제1 코스 지연 신호(DCO_1)를 출력하고, 제 n 번째 배열된 제2 지연 셀(336)은 제(n-1) 코스 지연 신호(DCO_(n-1))를 입력받고 제 n 코스 지연 신호(DCO_n)를 출력하는 것이다. 여기서, 제2 지연 셀(332, 334, 336)의 구체적인 구성 및 동작은 아래의 도 5에서 상술한다.
회로의 동작을 보면, 먼저 위상 검출부 및 제어부(340)는 외부 클럭 신호(Ext_CLK)와 피드백되어 입력된 제2 내부 클럭 신호(Int_CLK2)의 위상을 비교하여, 그 차이를 검출한다. 위상 차이가 존재하면, 지연 동기 루프 회로(300)의 동작이 시작된다. 위상 차이가 존재하면, 위상 검출부 및 제어부(340)는 상기 위상 차이의 정보를 가진 위상 차이 신호(DLi)를 위상 혼합기(305)로 전송한다.
제1 지연 라인(301)은 외부 클럭 신호(Ext_CLK)를 입력받고, 외부 클럭 신호(Ext_CLK)를 위상 차이 신호(DLi)와 무관한 값을 가지는 일정 지연량(constant delay)만큼 지연시킨다. 즉, 정밀 지연 조절(fine lock)이 수행되지 않는 것이다. 여기서, 일정 지연량(constant delay)은 사용자의 설정에 따라 달라지는 값으로, 0 값을 가지도록 하여 외부 클럭 신호(Ext_CLK)가 지연되지 않고 출력되도록 할 수도 있다. 제2 지연 라인(330)에서 대략적인 지연 조절(coarse lock)을 수행하기 전에 정밀 지연 조절(fine lock)을 수행하지 않도록 하기 위한 것으로, 먼저 제1 지연 라인(301)은 지연 되지 않거나 또는 일정 지연량(constant delay)만큼 지연된 신호를 생성하여 제1 내부 클럭 신호(Int_CLK1)을 출력하게 된다.
그리고, 듀티 사이클 보정부(320)에서 제1 내부 클럭 신호(Int_CLK1)의 듀티 사이클을 보정 하여 제2 클럭 신호(IN2)를 출력한다. 그러면 제2 지연 라인(330)은 위상 검출부 및 제어부(340)에서 전송받은 위상 차이 신호(DLi)(도 3에서는 미도시하였으나, 당업자에게 있어서, 위상 차이 신호(DLi)는 제2 지연 라인(332)에 직접적으로 전송되거나, 제1 지연라인(301) 및 듀티 사이클 보정부(320)를 통하여 전송될 수도 있음이 자명하다 할 것이다.)에 근거하여 대략적인 지연 조절(coarse lock)을 수행한다.
대략적인 지연 조절(coarse lock)이 수행되어 출력된 제2 내부 클럭 신호(Int_CLK2)는 레플리카 지연부(350)를 거쳐 위상 검출부 및 제어부(340)로 비드백되어 입력된다. 그러면, 위상 검출부 및 제어부(340)는 다시 정밀한 지연량을 산출하여 위상 차이 신호(DLi)를 위상 혼합기(305)로 전송한다. 그러면, 제1 지연 라인(301)은 다시 외부 클럭 신호(Ext_CLK)의 정밀 지연 조절(fine lock)을 수행하게 되는 것이다.
도 4는 도 3의 제1 지연라인의 제1 지연셀을 나타내는 도면이다.
도 4는 제1 지연라인(301)의 제1 지연셀들(314, 316, 318) 중 첫 번째 배열 된 제1 지연셀(314)을 예로 들어 도시하고 있다. 따라서, 첫 번째 배열 된 제1 지연셀(314)을 예로 들어, 제1 지연셀의 동작 및 구성을 설명하도록 한다.
4를 참조하면 제1 지연셀(314)은 제1 및 제2 차동 증폭기(410, 430)를 구비한다. 제1 차동 증폭기(410)는 제1 저항 쌍(411, 413), 제1 모스 트랜지스터 쌍(M1_1, M1_2), 제1 선택 모스 트랜지스터(M_S1), 및 제1 바이어스 트랜지스터(M_BIAS1)를 구비한다. 제2 차동 증폭기(430)는 제2 모스 트랜지스터 쌍(M2_1, M2_2), 제2 선택 트랜지스터(M_S1), 및 제2 바이어스 트랜지스터(M_BIAS2)를 구비한다.
제1 차동 증폭기(410)의 구성 및 동작을 먼저 설명하면, 제1 저항(411)의 일단 및 다른 일단은 높은 전원 전압(V_DD) 및 제1 노드(N1)에 연결된다. M1_1(415) 트랜지스터는 일단 및 다른 일단이 각각 제1 노드(N1) 및 제5 노드(N5)에 연결된다. 그리고, 제1 저항(413)의 일단 및 다른 일단은 높은 전원 전압(V_DD) 및 제2 노드(N2)에 연결된다. M1_2 트랜지스터(417)는 일단 및 다른 일단이 각각 제2 노드(N2) 및 제5 노드(N5)에 연결된다.
제1 선택 트랜지스터(M_S1)는 드레인 및 소스가 각각 제5 노드(N5) 및 제7 노드(N7)에 연결되고, 게이트 단자로 제1 선택 신호(SEL1)를 입력받는다. 제1 바이어스 트랜지스터(M_BIAS1)는 드레인 및 소스가 각각 제7 노드(N7) 및 접지 전압(V_GND)에 연결되고, 게이트 단자로 제1 바이어스 신호(VBIAS1)를 입력받는다.
제1 차동 증폭기(410)는 제1 모스 트랜지스터 쌍(M1_1, M1_2) 각각의 게이트 단자들로 제1 입력 신호(IN)와 제1 입력 신호의 반전 신호(INB)를 입력받는다. 그 리고, 입력받은 신호들(IN, INB)을 차동 증폭하여 출력하게 된다. 여기서, 출력신호는 제1 선택 신호(SEL1)가 논리 하이로 인가되어, 제1 선택 트랜지스터(M_S1)가 턴 온 되어야 출력될 수 있다.
제2 차동 증폭기(430)는 제2 저항(431)은 일단 및 다른 일단이 각각 높은 전원 전압(V_DD) 및 제3 노드(N4)에 연결된다. 그리고, 제2 저항(433)은 일단 및 다른 일단이 각각 높은 전원 전압(V_DD) 및 제4 노드(N4)에 연결된다. M2_1 트랜지스터(435)는 일단 및 다른 일단이 각각 제3 노드(N3) 및 제6 노드(N6)에 연결된다. M2_2 트랜지스터(437)는 일단 및 다른 일단이 각각 제4 노드(N4) 및 제6 노드(N6)에 연결된다.
제2 선택 트랜지스터(M_S2)는 드레인 및 소스 단자가 각각 제6 노드(N6) 및 제8 노드(N8)에 연결되고, 게이트 단자로 제1 선택 신호(SEL1)를 입력받는다. 제2 바이어스 트랜지스터(M_BIAS2)는 드레인 및 소스 단자가 각각 제8 노드(N8) 및 접지 전압(V_GND)에 연결되고, 게이트 단자로 제1 바이어스 신호(VBIAS1)를 입력받는다.
그리고, M2_1 트랜지스터(435)의 드레인 단자는 제1 정밀 지연 신호(D_1)를 출력한다. MS_2 트랜지스터(437)의 드레인 단자는 제1 정밀 지연 신호의 반전 신호(DB_1)를 출력한다. 제1 정밀 지연 신호(D_1)는 다시 2번째 배열된 제1 지연셀(316)의 제1 차동 증폭기(미도시)의 입력단으로 전송된다. 제1 정밀 지연 신호의 반전 신호(DB_1)는 다시 2번째 배열된 제1 지연셀(316)의 제1 차동 증폭기(미도시)의 반전 입력단으로 전송된다.
제1 차동 증폭기(410)의 입력단 양단으로 입력 신호(IN, INB)가 인가되어, 제2 차동 증폭기(430)에서 출력 신호(D_1, DB_1)가 출력되기까지는 일정 시간이 걸린다. 따라서, 이러한 차동 증폭기의 입 출력 원리를 이용하여, 지연 셀로써 이용하는 것이다.
여기서, 제1 선택 신호(SEL1)는 위상 검출부 및 제어부(340)의 위상 비교 결과에 따라서 논리 하이 또는 논리 로우로 선택되어 입력되는 신호이다. 외부 클럭 신호(Ext_CLK)와 피드백 된 제2 내부 클럭 신호(Int_CLK)의 위상이 동일하면, 제1 선택 신호(SEL1)는 논리 로우로 인가되어, 제1 지연셀(430)은 비활성화 될 것이다. 반대로, 외부 클럭 신호(Ext_CLK)와 피드백 된 제2 내부 클럭 신호(Int_CLK)의 위상이 서로 달라서 지연시켜야 할 필요가 있으면, 제1 선택 신호(SEL1)는 논리 하이로 인가되어 제 1 지연셀(430)이 활성화될 것이다.
제1 바이어스 신호(VBIAS)는 제1 및 제2 차동 증폭기(410, 430)을 바이어싱(biasing)하기 위하여 사용자가 입력하는 신호이다. 회로로 인가되는 전원(power) 및 전압(voltage)과 반도체 장치의 온도(temperature) 변화에 따라서, 반도체 장치내의 회로 동작 특성이 영향을 받게 된다. 이러한 변수를 PVT 변수라 한다. 도 4에 도시된 바와 같이, 제1 및 제2 바이어스 트랜지스터(M_BIAS1, M_BIAS2)의 게이트 단자로 제1 바이어스 신호(VBIAS1)를 인가하면, PVT 변수 발생에 대하여 영향을 덜 받게 된다.
도 4에 도시된 차동 증폭기를 이용하여 지연 셀을 구성하면, 해당 지연 동기 루프 회로는 PVT 변수 발생에 대하여 강인한 특성을 갖게 되는 장점이 있다. 예를 들어, 지연 셀들이 활성화되어 동작이 시작되면, 사용자는 제1 바이어스 신호(VBIAS1)를 논리 하이로 인가하여, 제1 및 제2 차동 증폭기(410, 430)를 바이어싱 시키는 것이다.
차동 증폭기 타입의 지연 셀은, 신호간의 믹싱(mixing)이 이뤄질 때, 지터(jitter) 특성이 우수하다. 본원의 위상 혼합기(305)는 제1 지연부(310)에서 출력되는 정밀 지연 신호(D_i)를 이용하여, 상기 신호들을 믹싱(mixing) 처리한다. 따라서, 지터 특성이 우수한 차동 증폭기 타입의 지연 셀의 출력 신호를 이용해 믹싱 처리를 함으로써, 발생되는 제1 내부 클럭 신호(Int_CLK)의 지터 특성을 좋게 할 수 있다.
그리고, 제1 지연 라인(301)은 2 내지 3개의 제1 지연셀을 구비하는 것이 바람직하다. 정밀한 지연을 조절(fine lock)을 위해서는, 지연량을 조금씩 조절한다. 적은 개수의 지연 셀들만 구비하여, 정밀한 지연 조절(fine lock)을 수행할 수 있기 때문이다. 본 발명에 따른 지연 동기 루프는 종래의 많은 지연 셀들을 구비하던 지연부(110)에 비하여, 파워의 소모가 많은 차동 증폭기 타입의 지연 셀을 적은 개수의 지연 셀들만 구비한다. 따라서, 소비전력을 낮출 수 있게 된다. 즉, 소비전력이 높으나 외란에 강인한 특성을 가지는 차동증폭기를 구비하는 지연셀을 2개 내지 3개만 구비하도록 함으로써, 저전력 소모 효과가 있는 것이다.
또한, 상술한 바와 같이, 지연셀의 차동 증폭기를 바이어싱 함으로써, PVT 변수 및 지터(jitter) 발생에 있어서 우수한 성능을 가진다.
도 5는 도 3의 제2 지연라인의 제2 지연셀을 나타내는 도면이다.
도 5를 참조하면, 제2 지연라인(330)의 첫 번째 제2 지연셀(332)의 구성이 도시되어 있다. 이하에서, 직렬 연결된 제2 지연셀들 중 첫 번째 배열된 제2 지연셀(332)의 구성 및 동작을 예로 들어, 제2 지연셀을 설명한다.
제2 지연셀(332)은 제1 및 제2 인버터(521, 523), 제1 및 제2 반전 선택 트랜지스터(MS_B1, MS_B2), 및 제1 및 제2 선택 트랜지스터(MS_1, MS_2)를 구비한다.
제1 인버터(521)는 입력단으로 제2 입력 신호(IN2)를 입력받는다. 제2 인버터(523)는 입력단으로 제1 인버터(521)의 출력단이 연결되고, 출력단으로 제2 입력 신호(IN2)가 지연된 제1 코스 지연 신호(DCO_1)를 출력한다.
제1 선택 트랜지스터(MS_1)는 드레인이 제1 인버터(521)의 제1 바이어스 단자와 연결되고, 소스는 접지 전압(V_GND)으로 연결되고, 게이트로 제2 선택 신호(SEL2_1)를 입력받는다. 제2 선택 트랜지스터(MS_2)는 드레인이 제2 인버터(523)의 제1 바이어스 단자와 연결되고, 소스는 접지 전압(V_GND)으로 연결되고, 게이트로 제2 선택 신호(SEL2_1)를 입력받는다.
제1 반전 선택 트랜지스터(MS_B1)는 일단 및 다른 일단이 각각 제1 인버터(521)의 제2 바이어스 단자 및 높은 전원 전압(V_DD)과 연결되고, 게이트로 제2 반전 선택 신호(SELB2_1)를 입력받는다. 제2 반전 선택 트랜지스터(MS_B2)는 일단 및 다른 일단이 각각 제2 인버터(523)의 제2 바이어스 단자 및 높은 전원 전압(V_DD)과 연결되고, 게이트로 제2 반전 선택 신호(SELB2_1)를 입력받는다.
여기서, 제2 선택 신호(SEL2_1)는 위상 검출부 및 제어부(340)의 위상 비교 결과에 따라 논리 하이 또는 논리 로우로 선택되어 입력되는 신호이다. 하나의 지 연셀을 통과할 때마다 t1의 지연 시간이 발생한다고 하자. 대략적인 지연 시간이 t1정도가 된다면, 첫 번째 배열되는 제2 지연 셀(332)의 제2 선택 신호(SEL2_1)만 논리 하이로 인가하고, 나머지 제2 지연셀(334, 336)에 인가되는 제2 선택 신호(SEL2_2 내지 SEL2_n)는 논리 로우로 인가한다. 그러면, 첫 번째 제2 지연 셀(332)만 동작하여 t1의 지연 시간만을 발생시키게 된다. 여기서, 제2 반전 선택 신호(SELB2_1)는 제2 선택 신호(SEL2_1)를 위상 반전 시킨 신호가 된다.
제2 지연라인(330)에 구비되는 지연셀들의 개수는 이용되는 신호의 주파수 또는 주기에 따라서 달라진다. 지연 라인의 지연 범위는 이용되는 신호의 반주기이면 된다. 내부 클럭 신호를 외부 클럭 신호를 기준으로 위상 조정할 때, 양 방향으로 최대 반주기씩만 조절하면 되기 때문이다. 예를 들어, 이용되는 신호의 반주기가 10 x t1 이라면, 제2 지연 라인(330)은 10 개의 지연 셀들을 구비할 수 있는 것이다.
도 6은 본 발명에 따른 지연 동기 루프 회로에서 소모되는 전류량을 나타내는 도면이다.
도 6을 참조하면, 본 발명에 따른 지연 동기 루프 회로는 종래의 지연 동기 루프 회로에 비하여 대략 4 내지 5mA의 전류를 감소시키는 효과가 있다. 이는 실험적인 수치이다. 평균 소모 전류는 이용되는 회로의 규모 및 구비되는 지연 셀들의 총 개수에 따라 달라질 수 있으며 고정된 값이 아니므로, A라고 도시하였다.
여기서, 높은 주파수 영역(high freq.)에서 전류 소모가 작은 값을 갖는 것은, 높은 주파수 영역에서는 신호의 주기가 짧아진다. 즉, 최대 지연 범위가 줄어 드는 것이다. 그러므로, 적은 개수의 지연 셀들만 활성화되면 되므로, 소비전류가 작은 값을 갖는다. 반대로, 낮은 주파수 영역(low freq.)에서 전류 소모가 큰 값을 갖는 것은, 높은 누파수 영역에서는 신호의 주기가 길다. 즉, 최대 지연 범위가 커지는 것이다. 그러므로, 비교적 많은 개수의 지연 셀들이 활성화되어야 하므로, 소비전류가 커지는 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 회로는 대략적인 지연 조절과 정밀 조절을 각기 다른 형태의 지연 셀을 이용함으로써, 파워 소모가 적으면서도 지터 발생 및 PVT 변수에 강인한 특성을 갖는 장점이 있다.

Claims (17)

  1. 직렬 연결된 n개의 제1 지연 셀들을 구비하여, 입력된 외부 클럭 신호를 정밀 지연량만큼 지연시켜 제1 내부 클럭 신호로 출력하는 제1 지연 라인;
    상기 제1 내부 클럭 신호의 듀티 사이클을 보정하여 제2 클럭 신호로 출력하는 듀티 사이클 보정부;
    직렬 연결된 m개의 제2 지연 셀들을 구비하여, 상기 제2 클럭 신호를 대략적인 지연량만큼 지연시켜 제2 내부 클럭 신호로 출력하는 제2 지연 라인; 및
    상기 외부 클럭 신호와 피드백 된 상기 제2 내부 클럭 신호의 위상 차이를 검출하고, 상기 정밀 지연량 및 상기 대략 지연량을 제어하는 위상 검출부 및 제어부를 구비하며,
    상기 제1 지연라인 및 제2 지연라인은 각각 상기 듀티 사이클 보정부의 입력단 및 출력단에 연결되며, 상기 외부 클럭 신호는 상기 제2 지연 라인에서 대략적으로 지연 된 후 상기 제1 지연 라인에서 정밀 지연되는 것을 특징으로 하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 제1 지연셀들 중 i번째 제1 지연 셀은
    제(i-1) 번째 제1 지연 셀의 출력 신호를 입력받고, 이를 차동 증폭기를 이용하여 지연시켜 제i 정밀 지연 신호를 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제2항에 있어서, 상기 제2 지연셀들 중 k번째 제2 지연 셀은
    제(k-1)번째 제2 지연 셀의 출력 신호를 입력받고, 이를 인버터를 이용하여 지연시켜 제i 내부 클럭 신호를 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제3항에 있어서, 상기 제1 지연라인은
    상기 n 개의 제1 지연 셀들이 직렬 연결된 제1 지연부; 및
    상기 검출된 위상 차이 정보 및 위상 검출부 및 제어부 출력에 응답하여, 상기 외부 클럭 신호 또는 상기 제1 내지 제n 정밀 지연 신호들 중 택일하여 상기 제1 내부 클럭 신호로서 출력하는 위상 혼합기를 구비하며,
    상기 1번째 제1 지연 셀은 상기 외부 클럭 신호를 입력받고, 이를 지연시켜 제1 정밀 지연 신호로서 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제2항에 있어서, 상기 n은
    2 또는 3 값을 갖는 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제4항에 있어서, 상기 제1 지연셀들 중 i번째 제1 지연 셀은
    입력단 양단으로 상기 제(i-1) 정밀 지연 신호 및 그의 반전 신호를 입력받고, 이를 차동 증폭하여 출력하는 제1 차동 증폭기; 및
    입력단 양단으로 상기 제1 차동 증폭기의 출력단 양단 신호들을 각각 입력받고, 이를 차동 증폭하여 출력단 양단으로 상기 제i 정밀 지연 신호 및 그의 반전 신호를 출력하는 제2 차동 증폭기를 구비하며,
    상기 제1 및 제2 차동 증폭기는 제1 선택 신호에 응답하여 동작하는 것을 특징으로 하는 지연 동기 루프 회로.
  7. 제4항에 있어서, 상기 제2 지연셀들 중 k번째 제2 지연 셀은
    상기 (k-1)번째 제1 지연셀의 출력 신호를 입력받는 제1 인버터; 및
    입력단은 상기 제1 인버터의 출력단과 연결되고, 출력단으로 제k 코스 지연 신호를 출력하는 제2 인버터를 구비하며,
    상기 1번째 제2 지연셀의 상기 제1 인버터는 제2 클럭 신호를 입력받으며, 상기 제 m 코스 지연 신호는 상기 제2 내부 클럭 신호와 동일한 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제6항에 있어서, 상기 제1 선택 신호는
    상기 위상 검출부 및 제어부의 위상 비교 결과에 따라 논리 하이 또는 논리 로우로 선택 입력되는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 제7항에 있어서, 상기 제1 및 제2 인버터는
    제2 선택 신호에 응답하여 동작하는 것을 특징으로 하는 지연 동기 루프 회 로.
  10. 제9항에 있어서, 상기 제2 선택 신호는
    상기 위상 검출부 및 제어부의 위상 비교 결과에 따라 논리 하이 또는 논리 로우로 선택 입력되는 것을 특징으로 하는 지연 동기 루프 회로.
  11. 청구항 제6항에 있어서,
    상기 i번째 제1 지연 셀의 제1 차동 증폭기는
    드레인이 높은 전원 전압으로 연결되고, 게이트로 상기 제(i-1) 정밀 지연 신호를 입력받는 제1 모스 트랜지스터;
    드레인이 상기 높은 전원 전압으로 연결되고, 게이트로 상기 제(i-1) 정밀 지연 신호의 반전 신호를 입력받는 제1 반전 모스 트랜지스터;
    드레인이 상기 제1 모스 트랜지스터의 소스 단자와 연결되고, 게이트로 상기 제1 선택 신호를 입력받는 제1 선택 트랜지스터; 및
    드레인 및 소스가 각각 상기 제1 선택 트랜지스터의 소스 및 접지 전압과 연결되고, 게이트로 제1 바이어스 신호를 입력받는 제1 바이어스 트랜지스터를 구비하며,
    상기 i번째 제1 지연 셀의 제2 차동 증폭기는
    드레인이 상기 높은 전원 전압으로 연결되고, 게이트가 상기 제1 모스 트랜지스터의 드레인과 연결되며, 상기 드레인으로 상기 제i 정밀 지연 신호를 출력하 는 제2 모스 트랜지스터;
    드레인이 상기 높은 전원 전압으로 연결되고, 게이트가 상기 제1 반전 모스 트랜지스터의 드레인과 연결되며, 상기 드레인으로 상기 제i 정밀 지연 신호의 반전 신호를 출력하는 제2 모스 트랜지스터;
    드레인이 상기 제1 모스 트랜지스터의 소스 단자와 연결되고, 게이트로 상기 제1 선택 신호를 입력받는 제1 선택 트랜지스터; 및
    드레인 및 소스가 각각 상기 제1 선택 트랜지스터의 소스 및 상기 접지 전압과 연결되고, 게이트로 상기 제1 바이어스 신호를 입력받는 제1 바이어스 트랜지스터를 구비하는 것을 특징으로 지연 동기 루프 회로.
  12. 청구항 제11항에 있어서, 상기 제1 바이어스 신호는
    상기 제1 및 제2 차동 증폭기를 바이어싱 하기 위하여 사용자가 인가하는 신호인 것을 특징으로 하는 지연 동기 루프 회로.
  13. 청구항 제6항에 있어서,
    상기 i번째 제1 지연 셀의 제1 차동 증폭기는
    상기 제1 모스 트랜지스터의 드레인과 상기 높은 전원 전압 사이에 연결되는 제1 저항; 및
    상기 제1 반전 모스 트랜지스터의 드레인과 상기 높은 전원 전압 사이에 연결되는 제2 저항을 더 구비하고,
    상기 i번째 제1 지연 셀의 제2 차동 증폭기는
    상기 제2 모스 트랜지스터의 드레인과 상기 높은 전원 전압 사이에 연결되는 제3 저항; 및
    상기 제1 반전 모스 트랜지스터의 드레인과 상기 높은 전원 전압 사이에 연결되는 제4 저항을 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  14. 청구항 제9항에 있어서, 상기 k번째 제2 지연 셀은
    입력단은 (k-1)번째 제2 지연셀의 제2 인버터 출력단과 연결되고, 출력단은 상기 k번째 제2 지연셀의 제2 인버터 입력단과 연결되는 제1 인버터;
    출력단으로 상기 제 k 코스 지연 신호를 출력하는 제2 인버터;
    일단 및 다른 일단이 각각 높은 전원 전압 및 상기 제1 인버터의 제1 바이어스 단자와 연결되며, 게이트로 상기 제2 선택 신호의 반전 신호를 입력받는 제1 반전 선택 트랜지스터;
    일단 및 다른 일단이 각각 상기 제1 인버터의 제2 바이어스 단자 및 상기 접지 전압과 연결되고, 게이트로 상기 제2 선택 신호를 입력받는 제1 선택 트랜지스터;
    일단 및 다른 일단이 각각 상기 높은 전원 전압 및 상기 제2 인버터의 제1 바이어스 단자와 연결되고, 게이트로 상기 제2 선택 신호의 반전 신호를 입력받는 제2 반전 선택 트랜지스터; 및
    일단 및 다른 일단이 각각 상기 제2 인버터의 제2 바이어스 단자 및 상기 접 지 전압과 연결되고, 게이트로 상기 제2 선택 신호를 입력받는 제 선택 트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  15. 청구항 제4항에 있어서, 상기 위상 혼합기는
    먹스로 구성되는 것을 특징으로 하는 지연 동기 루프 회로.
  16. 청구항 제3항에 있어서, 상기 지연 동기 루프 회로는
    상기 제2 지연 라인의 출력단과 상기 위상 검출부 및 제어부 사이에 연결되며, 상기 제2 내부 클럭 신호가 실제 이용되는 최종회로까지 이동하는 과정에서 지연이 발생할 때, 상기 지연을 보상하는 리플리카 지연부를 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  17. 청구항 제3항에 있어서, 상기 듀티 사이클 보정부는
    상기 제2 내부 클럭 신호에 응답하여, 상기 제1 내부 클럭 신호의 듀티 사이클을 보정하기 위한 제어 신호를 증폭부로 출력하는 전하 펌프;
    상기 제어 신호에 응답하여, 상기 제1 내부 클럭 신호의 듀티 사이클을 보정하여 출력하는 증폭부; 및
    메모리 장치의 파워다운 모드에 대비하여, 상기 제2 내부 클럭 신호의 듀티 사이클 정보를 디지털 신호로 변환하여 저장하는 디지털 아날로그 디코더를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
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