KR100278737B1 - 반도체집적회로 - Google Patents

반도체집적회로

Info

Publication number
KR100278737B1
KR100278737B1 KR1019970020176A KR19970020176A KR100278737B1 KR 100278737 B1 KR100278737 B1 KR 100278737B1 KR 1019970020176 A KR1019970020176 A KR 1019970020176A KR 19970020176 A KR19970020176 A KR 19970020176A KR 100278737 B1 KR100278737 B1 KR 100278737B1
Authority
KR
South Korea
Prior art keywords
circuit
delay
control signal
signal
power supply
Prior art date
Application number
KR1019970020176A
Other languages
English (en)
Other versions
KR19980063314A (ko
Inventor
고이치 니시무라
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19980063314A publication Critical patent/KR19980063314A/ko
Application granted granted Critical
Publication of KR100278737B1 publication Critical patent/KR100278737B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Microcomputers (AREA)
  • Power Sources (AREA)

Abstract

종래 기술의 반도체 집적 회로는, DLL 회로 및 주변 회로에 대하여 공통의 전원 회로의 출력이 공급되어 있기 때문에, 주변 회로에서의 소비 전류의 증대 및 노이즈의 혼입이 DLL 회로의 동작에 영향을 주었다.
본 발명은, 입력하는 제1 제어 신호로부터 위상 동기 처리를 행하여 제2 제어 신호를 생성하는 DLL 회로를 갖는 반도체 집적 회로로서, 이 DLL 회로(3)에 대하여 전용의 전원 수단(91)으로부터 전원 전압을 공급하도록 구성한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 특히, 위상 동기된 제어신호를 생성하는 DLL 회로 및 그 외의 회로(주변 회로)를 갖는 반도체 집적 회로에 관한 것이다.
근래, 반도체 집적 회로는 고속화 및 집적화가 진행되어 클록 신호에 대해서도, 위상 동기된 클록 신호를 소정의 회로에 공급하는 것이 필요하게 되어 왔다. 구체적으로, 예컨대, 동기식 DRAM(SDRAM)에 있어서는 DLL(Delay Locked Loop) 회로를 사용하여 외부 클록에 위상 동기된 제어 신호(내부 클록 신호)를 복수의 출력 버퍼 회로에 대하여 공급하도록 되어 있다. 그리고, 동작 주파수의 고속화에 따라서, DLL 회로에 의해 생성되는 제어 신호에 대해서도 더 높은 정밀도가 필요해지고 있다.
근래의 메모리·디바이스는, 예컨대, 100MHz를 넘는 동작 속도를 달성하고 있으며, DLL 등의 기술을 이용하여 외부 입력 클록 신호와 내부 출력 클록 신호와의 위상을 맞춤으로써, 내부의 클록 배선에 의한 지연의 영향을 제거하고 액세스 시간의 지연이나 오차를 억제하는 방법이 사용되고 있다. 이러한 DLL 회로에서는 내부 클록 신호선의 부하에 의한 전달 지연을 견적하기 위해서 더미 회로를 설치하도록 되어 있다.
도 1은 종래 기술로서의 반도체 집적 회로의 일 예를 나타내는 블록도이다. 도 1에 있어서, 참조 부호 1은 클록 입력 패드, 21은 입력 회로(클록 버퍼), 22는 더미 입력 회로(클록 버퍼), 그리고, 3은 DLL 회로를 나타내고 있다. 또, 참조 부호 41은 클록 배선(리얼 배선), 42는 더미 배선, 51은 출력 회로(출력 버퍼), 52는 더미 출력 회로(출력 버퍼), 6은 데이타 출력 패드, 7은 더미 부하 용량, 그리고 90은 전원 회로를 나타내고 있다.
도 1에 도시된 바와 같이, DLL 회로(3)는 위상 비교 회로(디지탈 위상 비교기: 31), 지연 제어 회로(32), 지연 회로(33) 및 더미 지연 회로(34)를 구비하여 구성되어 있다. 위상 비교 회로(31)에는 외부 클록(외부 입력 클록 신호: CLK)이 입력 회로(21)를 통해 공급되는[신호(S1)] 동시에, 외부 클록(CLK)이 더미 지연 회로(34), 더미 배선(42), 더미 출력 회로(52) 및 더미 입력 회로(22)를 통해 공급되며[신호(S0)], 이들 신호(S1 및 S0)의 위상 비교를 행하여 지연 제어 회로(32)를 제어하도록 되어 있다. 여기서, 더미 입력 회로(22)를 통해 위상 비교 회로(31)에 공급되는 신호(S0)는 더미 배선(42) 등에 의해 1클록 분의 시간만큼 외부 클록(CLK)을 지연시킨 신호이고, 이 1클록 분만 지연한 신호(S0)가 입력 회로(21)를 통해 공급되는 신호(S1)와 위상 비교되게 된다.
지연 제어 회로(32)는 위상 비교 회로(31)로부터의 출력에 따라서 지연 회로(33) 및 더미 지연 회로(34)에 대하여 동일한 지연량을 부여하도록 각각 제어하도록 되어 있다. 따라서, 출력 회로(51)에 있어서의 클록 신호(내부 클록 신호)는 입력 회로(21), 지연 회로(33), 클록 배선(리얼 배선: 41) 및 출력 회로(51)에 의한 지연이 외관상 존재하지 않는 것 같은 타이밍으로 공급되게 된다.
도 1에 나타내는 반도체 집적 회로에 있어서, 입력 회로(21), 더미 입력 회로(22), 출력 회로(51), 더미 출력 회로(52) 및 DLL 회로(3)는 공통의 전원 회로(90)로부터 전원 전압의 공급을 받도록 구성되어 있다. 즉, 도 1에 나타내는 종래 기술의 반도체 집적 회로는 전원 회로(90)의 출력(전원 전압)이, 제어 신호(내부 클록 신호)를 생성하는 DLL 회로[3: 위상 비교 회로(31), 지연 제어 회로(32), 지연 회로(33), 더미 지연 회로(34)] 및 그 외의 주변 회로[입력 회로(21), 더미 입력 회로(22), 출력 회로(51), 더미 출력 회로(52) 등]에 공통으로 인가되고 있다. 또, 주변 회로로서는 상기의 것 이외에, 예컨대, 코멘드 디코더(102), 어드레스 버퍼/레지스터 및 뱅크 셀렉터(103) 및, 모드 레지스터(106) 등의 다양한 회로가 포함된다.
상술한 바와 같이, 도 1에 나타내는 종래 기술의 반도체 집적 회로는 DLL 회로(3: 31, 32, 33, 34) 및 주변 회로(21, 22, 51, 52 등)에 대해서 동일한 전원 회로(90)가 사용되고 있다. 따라서, 주변 회로가 동작하여 전류를 소비하면, DLL 회로(3)에 인가되는 전원 전압도 저하하게 되며, 혹은 주변 회로에 있어서, 전원 전압에 어떤 노이즈가 탄 경우에는 DLL 회로(3)의 내부의 지연 회로[33(34)]의 지연량이 변해 버리고, 그 때마다 위상 비교 회로(31) 및 지연 제어 회로(32)를 통하여 지연량의 보정을 행하지 않으면 안되었다. 그 결과, DLL 회로(3)는 안정된 내부 클록 신호(제어 신호)를 출력할 수 없거나, 또한 DLL 회로(3)로부터의 내부 클록 신호에 지터가 포함되기도 했다.
본 발명은 상기 종래 기술의 반도체 집적 회로가 갖는 문제를 감안하여 DLL 회로로부터 지터가 없는 안정된 제어 신호를 출력시키는 것을 목적으로 한다.
도 1은 종래 기술로서의 반도체 집적 회로의 일 예를 나타내는 블록도.
도 2는 본 발명에 따른 반도체 집적 회로의 일 실시예를 나타내는 블록도.
도 3은 도 2의 반도체 집적 회로에 있어서의 본 발명의 특징 부분의 구성예를 나타내는 도면.
도 4는 도 2의 반도체 집적 회로에 있어서의 분주 회로의 일 예를 나타내는 도면.
도 5는 도 4의 분주 회로의 각 노드의 신호 파형을 나타내는 도면.
도 6은 도 4의 분주 회로를 사용한 반도체 집적 회로의 동작을 설명하기 위한 타이밍도.
도 7의 (a), (b) 및 (c)는 본 발명의 반도체 집적 회로에 있어서의 지연 회로의 일 구성예를 설명하기 위한 도면.
도 8은 본 발명의 반도체 집적 회로에 있어서의 지연 제어 회로의 일 구성예를 설명하기 위한 도면.
도 9는 도 8의 지연 제어 회로의 동작을 설명하기 위한 타이밍도.
도 10은 본 발명의 반도체 집적 회로에 있어서의 위상 비교 회로(위상 비교부)의 일 구성예를 설명하기 위한 도면.
도 11의 (a), (b) 및 (c)는 도 10의 위상 비교 회로의 동작을 설명하기 위한 타이밍도.
도 12는 본 발명의 반도체 집적 회로에 있어서의 위상 비교 회로(증폭 회로부)의 일 구성예를 설명하기 위한 도면.
도 13은 도 12의 위상 비교 회로에 있어서의 JK 플립플롭의 동작을 설명하기 위한 타이밍도.
도 14는 도 12의 위상 비교 회로에서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트업시).
도 15는 도 12의 위상 비교 회로에서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트유지시).
도 16은 도 12의 위상 비교 회로에 있어서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트다운시).
도 17은 본 발명에 관한 반도체 집적 회로가 적용되는 일 예로서의 동기식 DRAM의 구성을 나타내는 도면.
도 18은 도 17의 동기식 DRAM의 동작을 설명하기 위한 타이밍도.
도 19는 도 17의 동기식 DRAM의 구성을 개략적으로 나타내는 블록도.
도 20은 본 발명에 관한 반도체 집적 회로에서의 출력 회로(데이타 출력 버퍼 회로)의 일 구성예를 설명하기 위한 도면.
도 21은 본 발명에 관한 반도체 집적 회로에 있어서의 더미의 내부 출력 클록 배선(더미 배선)의 일 구성예를 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 클록 입력 패드
3 : DLL 회로
6 : 데이타 출력 패드
7 : 더미 부하 용량
21 : 입력 회로(클록 버퍼)
22 : 더미 입력 회로(클록 버퍼)
31 : 위상 비교 회로(디지탈 위상 비교부)
32 : 지연 제어 회로
33 : 지연 회로(제1 지연 회로)
34 : 더미 지연 회로(제2 지연 회로)
41 : 클록 배선(리얼 배선)
42 : 더미 배선
51 : 출력 회로(출력 버퍼)
52 : 더미 출력 회로(출력 버퍼)
91 : 제1 전원 회로(제1 강압 회로)
92 : 제2 전원 회로(제2 강압 회로)
본 발명에 의하면, 입력하는 제1 제어 신호로부터 위상 동기 처리를 행하여 제2 제어 신호를 생성하는 DLL 회로를 갖는 반도체 집적 회로로서, 이 DLL 회로에 대하여 전용의 전원 수단(전원 회로)으로부터 전원 전압을 공급하도록 한 것을 특징으로 하는 반도체 집적 회로가 제공된다.
본 발명의 반도체 집적 회로에 의하면, DLL 회로에 대해서는 그 외의 주변 회로의 전원 회로와는 분리된 전용의 전원 회로로부터의 출력(전원 전압)이 공급된다. 이것에 의해, 주변 회로에서의 소비 전류가 증대한 경우에도 전압의 저하가 없는 안정된 전원 전압을 공급할 수 있으며, 또한 주변 회로에 있어서 전원 전압에 노이즈가 탄 경우에도 그 노이즈의 영향을 받지 않고 제2 제어 신호를 출력할 수 있다. 즉, DLL 회로는 지터가 없는 안정된 제어 신호(제2 제어 신호: 내부 클록 신호)를 출력하는 것이 가능해진다.
이하, 도면을 참조하여 본 발명에 관한 반도체 집적 회로의 실시예를 설명한다.
도 2는 본 발명에 관한 반도체 집적 회로의 일 실시예를 나타내는 블록도이다. 도 2에 있어서, 참조 부호 1은 클록 입력 패드, 21은 입력 회로(클록 버퍼), 22는 더미 입력 회로(클록 버퍼) 그리고 3은 DLL 회로를 나타내고 있다. 또, 참조 부호 41은 클록 배선(리얼 배선), 42는 더미 배선, 51은 출력 회로(출력 버퍼: 대상 회로), 52는 더미 출력 회로(출력 버퍼), 6은 데이타 출력 패드, 7은 더미 부하 용량, 91은 제1 전원 회로(제1 강압 회로), 그리고 92는 제2 전원 회로(제2 강압 회로)를 나타내고 있다.
도 2에 도시된 바와 같이, DLL 회로(3)는 분주 회로(30), 위상 비교 회로(디지탈 위상 비교기: 31), 지연 제어 회로(32), 지연 회로(33) 및 더미 지연 회로(34)를 구비하여 구성되어 있다. 분주 회로(30)에는 입력 회로(21)를 통해 외부 클록[CLK: 신호(S1): 제1 제어 신호]이 공급되고, 이 외부 클록(CLK)을 분주한 신호를 출력하도록 되어 있다. 즉, 분주 회로(30)는 제1 출력 신호[신호(S2)]를 더미 지연 회로(34)에 출력하는 동시에, 제2 출력 신호[신호(S3)]를 위상 비교 회로(31)의 제1 입력으로 출력하도록 되어 있다. 위상 비교 회로(31)의 제2 입력에는 분주 회로(30)의 제1 출력신호[신호(S2)]가 더미 지연 회로(34), 더미 배선(42), 더미 출력 회로(52) 및 더미 입력 회로(22)를 통해 공급[신호(S0)]되며, 이 위상 비교 회로(31)는 이들 신호(S3) 및 신호(S0)의 위상 비교를 행하여 지연 제어 회로(32)를 제어하도록 되어 있다. 또, 지연 회로(33)의 출력 신호(제2 제어 신호)는 DLL 회로(3)의 출력 신호로서 클록 배선(리얼 배선: 41)을 통해 출력 회로(대상 회로: 51)에 공급되게 된다.
지연 제어 회로(32)는 위상 비교 회로(31)로부터의 출력(위상 비교 결과)에 따라서, 지연 회로(33) 및 더미 지연 회로(34)에 대하여 동일한 지연량을 부여하도록 각 지연 회로(33, 34)를 제어하게 되어 있다. 따라서, 출력 회로(51)에 있어서의 클록 신호(내부 클록 신호)는 입력 회로(21), 지연 회로(33), 리얼 배선(41) 및 출력 회로(51)에 의한 지연이 외관상 존재하지 않는 것과 같은 타이밍으로 공급되게 된다.
그런데, 클록의 주기가 입력 회로(21)와 출력 회로(51)와 그들 간의 배선[클록 배선(41)] 등의 지연보다 짧아지면, 1개 전의 외부 클록으로부터 DLL 회로(3)를 이용하여 내부 클록을 생성할 수 없게 된다. 그래서, 본 실시예에서는 클록의 주기가 배선 지연량보다 짧아질 경우에는 1개 전의 외부 클록이 아니라 2개 전의 외부 클록으로부터 내부 클록을 생성하게 되어 있다. 즉, 외부 클록(CLK)의 2주기만큼 지연된 타이밍으로 위상 비교 회로(31)의 위상 비교 처리를 행하게 되어 있다.
구체적으로, 분주 회로(30)에 의해, 위상 비교 회로(31)에서 위상을 비교할 때에, 「DLL 회로(3)로부터 출력된 클록」의 상승 엣지와 「DLL 회로(3)에 입력된 외부 클록의 2주기만큼 지연된 외부 클록」의 상승 엣지로 동기를 취하도록(로크하도록) 되어 있다. 즉, 도 2에 도시된 바와 같이, 입력 회로(21)의 출력이 공급되는 분주 회로(30)를 설치하여, 이 분주 회로(30)의 제1 출력 신호(S2)를 더미 지연 회로(34)에 공급하고, 또, 제2 출력 신호(S3)를 위상 비교 회로(31)의 제1 입력에 공급하도록 되어 있다.
도 3은 도 2의 반도체 집적 회로에 있어서의 본 발명의 특징 부분의 구성예를 나타내는 도면이다.
도 2 및 도 3에 도시된 바와 같이, 본 실시예의 반도체 집적 회로에 있어서는 2개의 전원 회로(91 및 92)가 설치되어 있다. 제1 전원 회로(제1 강압 회로: 91)는 DLL 회로(3)의 전용 전원으로서 설치되고, 이 제1 전원 회로(91)의 출력은 DLL 회로(3)를 구성하고 있는 분주 회로(30), 위상 비교 회로(31), 지연 제어 회로(32), 지연 회로(33) 및 더미 지연 회로(34)에 대해서 각각 전원 전압으로서 공급되고 있다. 또, 제2 전원 회로(제2 강압 회로: 92)는 DLL 회로(3) 이외의 회로(주변 회로)용의 전원으로서 설치되며, 도 2에 있어서 이 제2 전원 회로(92)의 출력은 입력 회로(21), 더미 입력 회로(22), 출력 회로(51) 및 더미 출력 회로(52)에 대하여 각각 전원 전압으로서 공급되고 있다. 또, 주변 회로로서는 상기의 회로 외에, 예컨대 도 17에 나타낸 바와 같이, 코멘드 디코더(102), 어드레스 버퍼/레지스터 및 뱅크 셀렉터(103) 및 모드 레지스터(106) 등의 다양한 회로가 포함된다.
이와 같이, 본 실시예의 반도체 집적 회로는 DLL 회로용 전원(제1 전원 회로: 91)과 그 외의 주변 회로용 전원(제2 전원 회로: 92)이 각각 독립하여 설치되어 있기 때문에, 예컨대 어떤 주변 회로의 동작에 의해 제2 전원 회로(92)의 전원 전압이 저하할 경우에도, 제1 전원 전압(91)의 출력 전압은 그 제2 전원 회로(92)의 출력 전압 저하의 영향을 받지 않고 일정한 전원 전압을 안정하게 공급할 수 있다. 또, 주변 회로에 있어서, 전원 전압에 어떤 노이즈가 탄 경우에도, DLL 회로(3)는 이 DLL 회로 전용 전원(제1 전원 회로: 91)으로부터 전원 전압을 받아들이기 때문에, 주변 회로에 있어서의 노이즈의 영향을 받지 않고 지터가 없는 안정된 제어 신호(제2 제어 신호: 내부 클록 신호)를 출력할 수 있다. 또, DLL 회로의 구성은 도 2에 나타내는 것에 한정되지 않고, 예컨대 도 1에 있어서의 DLL 회로를 적용할 수도 있다.
여기서, 도 3에 나타낸 바와 같이, 제1 전원 회로(91) 및 제2 전원 회로(92)는 각각 강압 회로로서 구성되어 있다. 구체적으로, 제1 전원 회로(91)는 반도체 집적 회로(시스템)의 전원 전압(VCC)이 소스에 인가되고, 제어 전압(Vg)이 게이트에 인가된 트랜지스터(91a)와, 제어 전압(Vg)의 전위를 안정시키기 위한 용량으로서 기능하는 트랜지스터(91b)를 구비하여 구성되어 있다. 동일하게, 제2 전원 회로(92)는 반도체 집적 회로의 전원 전압(VCC)이 소스에 인가되고, 제어 전압(Vg)이 게이트에 인가된 트랜지스터(92a)와, 제어 전압(Vg)의 전위를 안정시키기 위한 용량으로서 기능하는 트랜지스터(92b)를 구비하여 구성되어 있다. 여기서, 반도체 집적 회로의 전원 전압(VCC)은, 예컨대 3.3볼트이고, 강압 회로(91 및 92)에 의해 강압되어 DLL 회로(3) 및 주변 회로(21, 22, 51, 52)에 인가되는 전압(VCC0)은 예컨대 2.4볼트이다.
또, 제1 및 제2 전원 회로(강압 회로: 91, 92)의 각 트랜지스터(91a, 92b)의 게이트에 인가되는 제어 전압(기준 전압: Vg)은 동일한 것을 사용하도록 되어 있지만, 이 제어 전압(Vg)에 있어서의 노이즈나 전압 변동은 각각 용량 수단(트랜지스터: 91b, 92b)에 의해 안정 유지(평활)되어 실용상 문제될 것은 없다. 또, 주변 회로용 전원 회로(제2 전원 회로: 92)는 제1 전원 회로에 인접하게 설치될 필요는 없으며, 회로의 레이아웃 등을 고려하여 최적의 위치로 분리하게 설치할 수 있다. 더욱이, 제2 전원 회로(92)로서는 필요에 따라서 복수 설치해도 좋다.
도 4는 도 2의 반도체 집적 회로에 있어서의 분주 회로의 일 예를 나타내는 회로도이고, 도 5는 도 4의 분주 회로의 각 노드의 신호 파형을 나타내는 도면이다. 여기서, 도 4에 나타내는 분주 회로(30)는 도 5의 파형도에서 명백한 바와 같이, 입력 신호[S1: 외부 클록(CLK)]를 8분주하고, 외부 클록(CLK)의 2클록 사이클 분의 기간이 고 레벨 "H"(또는, 저 레벨 "L")이고, 6 사이클 분의 기간이 저 레벨 "L"(또는, 고 레벨 "H")로 되는 신호[S2: 신호(S3)]를 생성하는 것이다.
도 4 도시된 바와 같이, 분주 회로(30)는 복수의 NAND 게이트 및 인버터로 이루어지는 3단 카운터(301∼303)로 구성되며, 이 분주 회로(30)에 대하여 신호[S1: 입력 회로(21)를 통한 외부 클록CLK)]를 공급하여, 도 5에 나타내는 바와 같은 제1 및 제2 출력 신호(S2 및 S3)를 생성하도록 되어 있다. 또, 도 5에 있어서, 참조 부호 A는 1번째 카운터(301)의 출력 신호, B는 2번째 카운터(302)의 출력 신호이고, 각 신호 파형은 도 5에 나타낸 것과 같다. 또, 분주 회로(30)는 복수의 NAND 게이트 및 인버터로 이루어지는 3단 카운터로 구성하는 것에 한정되지 않으며, 다양한 논리 게이트의 조합으로서 구성할 수 있는 것은 말할 필요도 없다.
도 6은 도 4의 분주 회로를 사용한 반도체 집적 회로의 동작을 설명하기 위한 타이밍도이다.
도 6에 도시된 바와 같이, 분주 회로(30)는 입력 회로(21)의 출력인 신호[S1: 외부 클록(CLK)]를 받아서, 2주기의 사이[도 6 중의 기간(a)]만큼 고 레벨 "H"이고, 6주기의 사이[도 6 중의 기간(b)]만큼 저 레벨 "L"이 되는 8분주(a+b)한 신호(S2: 제1 출력 신호)와 그 역상의 신호(S3: 제2 출력 신호)를 출력한다. 여기서, 제1 출력 신호(S2)는 더미 지연 회로(34)에 공급되고, 제2 출력 신호(S3)는 위상 비교 회로(31)의 한 쪽 입력에 공급된다. 또, 신호(S0)는 분주 회로(30)의 제1 출력 신호(S2)가 더미 지연 회로(34), 더미 배선(4), 더미 출력 회로(52) 및 더미 입력 회로(22)에 의해 지연되며, 위상 비교 회로(31)의 다른 쪽 입력에 공급된 신호이다.
위상 비교 회로(디지탈 위상 비교기: 31)는 분주 회로(30)의 제2 출력 신호(S3)의 상승 타이밍과 신호(S0)의 상승 타이밍의 위상을 비교하여, 이 비교 결과에 따라서 지연 제어 회로(시프트 레지스터: 32)가 지연 회로(33) 및 더미 지연 회로(34)에 대하여 동일한 지연량을 부여하도록 제어한다. 즉, DLL 회로(3)는 입력 회로(21)로부터의 신호[S1: 외부 클록(CLK)]에 대하여, 지연 회로(33)에 의한 지연량이 부여된 클록 신호(내부 클록 신호)를 출력하도록 되어 있다. 이것에 의해, DLL 회로(3)에서 2클록 사이클 전의 외부 클록으로부터 위상 동기된 내부 클록을 생성할 수 있으며, DLL 회로(3)를 고속 동작 가능한 SDRAM에 대응시킬 수 있다.
또, 분주 회로(30)의 제1 출력 신호(S2)에 있어서의 기간(a)을 변화시킴으로써 몇 클록 전의 외부 클록으로부터 DLL 회로(3)에서 내부 클록을 생성하는 것을 조절할 수 있다. 구체적으로, 신호(S2)의 기간(a)을 3클록 분의 길이로 함으로써 DLL 회로(3)에서 3클록 사이클 전의 외부 클록으로부터 위상 동기된 내부 클록을 생성할 수 있다. 또, 분주 회로(30)의 제1 출력 신호(S2)에 있어서의 기간(b)을 변경시킴으로써(a+b) 몇 주기마다 위상 비교를 행할지를 조절할 수 있다.
따라서, 분주 회로(30)는 Y를 2이상의 정수이고 Z를 정의 정수로 하고, 신호[S1: 외부 클록(CLK)]를 Y주기만큼 고 레벨 "H"이고, 이 6신호(S1)의 Z주기만큼 저 레벨 "L"이 되는 제1 출력 신호(S2)를 생성하며, 외부 클록(CLK)의 Y주기만큼 지연된 타이밍으로 위상 비교 회로(31)의 위상 비교 처리를 행하도록 되어 있다. 또, 본 실시예에 있어서, 분주 회로(30)는 X를 2이상의 정수로 하고, 신호[S1: 외부 클록(CLK)]를 X분주한 제1 및 제2 출력 신호(S2, S3)를 생성하여, 외부 클록(CLK)의 X주기마다 위상 비교 회로(31)의 위상 비교 처리를 행하도록 되어 있다.
이와 같이, 위상 비교 회로(31)에 의한 위상 비교를 n주기에 1회(예컨대, 8주기에 1회)의 비율로 행함으로써, 지연 제어 회로(32)에 의한 지연 회로[33: 더미 지연 회로(34)]의 제어를 n주기에 1회의 빈도로 행하며, 예컨대, 로우 어드레스 스트로브 신호(RAS 신호)나 컬럼 어드레스 스트로브 신호(CAS 신호)의 출력에 의한 전원 전압의 변동 혹은 노이즈 등에 의한 전원 전압의 변동 등에 기인하는 내부 출력 클록 신호의 진동을 방지할 수 있다. 즉, 위상 비교를 소정의 타이밍으로 행함으로써, 출력하는 클록 신호(제어 신호)를 안정시킬 수 있다.
도 7의 (a), (b) 및 (c)는 본 발명의 반도체 집적 회로에 있어서의 지연 회로(33, 34)의 일 구성예를 설명하기 위한 도면으로서, 도 7의 (a)는 1비트 분의 지연 회로의 구성을 나타내며, 도 7의 (b)는 이 1비트 분의 지연 회로 동작의 타이밍도를 나타내며, 도 7의 (c)는 1비트 분의 지연 회로를 복수단 접속했을 때의 구성과 동작 설명을 나타내는 것이다.
도 7의 (a)에 도시된 바와 같이, 1비트 분의 지연 회로는 2개의 NAND 게이트(401과 402) 및 인버터(403)를 구비하여 구성된다. 이 1비트 분의 지연 회로의 동작을 도 7의 (b)를 참조하여 설명하면, 입력(øE)은 활성화 신호(인에이블 신호)로, 고 레벨 "H"일 때 지연 회로가 동작한다. 도 7(b)에서는 인에이블 신호(øE)가 고 레벨 "H"로 되어 신호의 액세스가 가능하게 된 상태를 나타내고 있다. 또, 도 7의 (b)에 있어서, IN은 1비트 분의 지연 회로로의 입력 신호를 나타내고, 또한, øN은 복수단 접속된 지연 회로 중 인접하는 우측의 지연 회로에서의 신호, OUT는 1비트 분의 지연 회로의 출력 신호, 그리고 ,4a-1 및 4a-2는 도 7의 (a)의 회로에 있어서 대응하는 노드의 파형을 나타내고 있다. 따라서, OUT은 좌측에 인접하는 1비트 분의 지연 회로에서의 신호(øN)에 대응한다.
신호(øN)가 저 레벨 "L"일 때는 출력 신호(OUT)는 항상 저 레벨 "L"로 되고, 또 신호(øN)가 고 레벨 "H"이고 신호(øE)가 저 레벨 "L"일 때는 출력 신호(OUT)는 고 레벨 "H"로 된다. 신호(øN)가 고 레벨 "H"이고 신호(øE)가 고 레벨 "H"일 때, 입력 신호(IN)가 저 레벨 "L"이면 출력 신호(OUT)는 고 레벨 "H"로 되고, IN이 고 레벨 "H"이면 저 레벨 "L"로 된다.
도 7의 (a)의 회로에 의하면, 인에이블 신호(øE)가 고 레벨 "H"의 상태에서 입력 신호(IN)가 상승하면, 그 입력 신호는 화살표의 경로로 전달되지만, 인에이블 신호(øE)가 저 레벨 "L"인 상태에서는 입력 신호(IN)가 출력(OUT)에 화살표의 경로로 전달되지 않도록 되어 있다.
도 7의 (c)는 도 7의 (a)에 나타내는 1비트 분의 지연 회로를 복수단 캐스캐이드 접속한 예이고, 실제의 지연 회로에 상당한다. 여기서, 도 7의 (c)에서는 3단밖에 그리고 있지 않지만, 실제로는 다수단 접속되어 있다. 또한, 인에이블 신호(øE)의 신호선은 회로 요소마다, øE-1, øE-2, øE-3과 같이 복수 개 있으며, 이들의 신호는 지연 제어 회로(32)에 의해서 제어된다.
도 7의 (c)에서는, 중앙의 1비트 분의 지연 회로가 활성화되어 있고 인에이블 신호(øE-2)가 고 레벨 "H"로 되어 있다. 이 경우, 입력 신호(IN)가 저 레벨 "L"에서 고 레벨 "H"로 변화하면, 좌단의 1비트 분의 지연 회로와 우단의 1비트 분의 지연 회로의 인에이블 신호(øE-1 및 øE-3)는 저 레벨 "L"이기 때문에, 굵은 선과 같이 입력 신호(IN)는 NAND 게이트(401-1 및 401-3)에서 정지해 버린다.
한편, 활성화되어 있는 중앙의 1비트 분의 지연 회로의 인에이블 신호(øE-2)는 고 레벨 "H" 레벨이기 때문에, 입력 신호(IN)는 NAND 게이트(401-2)를 통과한다. 우측의 1비트 분의 지연 회로의 출력 신호(OUT)는 고 레벨 "H"이기 때문에, 입력 신호(IN)는 NAND 게이트(402-2)도 통과하고, 출력 신호(OUT)로서 저 레벨 "L"의 신호가 전달되게 된다. 상기한 바와 같이, 우측의 출력 신호(OUT), 즉, 인에이블 신호(øN)가 저 레벨 "L"일 때는, 출력 신호 OUT는 항상 저 레벨 "L"이 되기 때문에, 이 저 레벨 "L"의 신호가 좌측의 1비트 분의 지연 회로의 NAND 게이트 및 인버터에 순차적으로 전달되며, 최종적인 출력 신호로서 추출된다.
이와 같이, 활성화된 1비트 분의 지연 회로를 통해 입력 신호(IN)는 되돌려지도록 신호 전달되어 최종적인 출력 신호가 된다. 즉, 어느 부분의 인에이블 신호(øE)를 고 레벨 "H"로 할 지에 의해 지연량을 제어할 수 있다. 1비트 분의 지연량은 NAND 게이트와 인버터의 합계의 신호 전달 시간으로 결정되며, 이 시간이 DLL 회로의 지연 단위 시간이 되고, 그리고 전체의 지연 시간은 1비트 분의 지연량에 통과하는 단수를 곱한 양이 된다.
도 8은 본 발명의 반도체 집적 회로에 있어서의 지연 제어 회로의 일 구성예를 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 지연 제어 회로도 점선으로 둘러싼 1비트 분의 지연 제어 회로(430-2)를 지연 회로의 단수 분 접속한 구성으로 되어 있으며, 각 단의 출력이 지연 회로의 각 단의 인에이블 신호(øE)가 된다.
구체적으로, 1비트 분의 지연 제어 회로(430-2)는, NAND 게이트(432-2)와 인버터(433-2)로 구성되는 플립플롭의 양단에 각각 직렬로 접속된 트랜지스터(435-2, 437-2, 438-2, 439-2) 및 NOR 게이트(431-2)를 갖고 있다. 트랜지스터(438-2)의 게이트는 전단의 1비트 분의 지연 제어 회로의 노드(5a­2)에, 트랜지스터(439­2)의 게이트는 후단의 1비트 분의 지연 제어 회로의 노드(5a-5)에 접속되고, 전단과 후단의 신호를 받도록 되어 있다. 한편, 직렬 접속되어 있는 다른 쪽의 트랜지스터에는 카운트업할 때의 세트 신호(øSE 및 øSO)와, 카운트다운할 때의 리셋 신호(øRE 및 øRO)가 1비트마다 회로에 접속되어 있다.
도 8에 도시된 바와 같이, 중앙의 1비트 분의 지연 제어 회로(430-2)에서는 트랜지스터(435-2)의 게이트에 세트 신호(øSO)가 공급되고 트랜지스터(437-2)에 리셋 신호(øRO)가 공급되며, 또, 지연 제어 회로(430-2)의 전단 및 후단의 양측 회로의 각 대응하는 트랜지스터의 게이트에는 각각 세트 신호(øSE) 및 리셋 신호(øRE)가 공급되고 있다. 또한, NOR 게이트(431-2)에는 좌측의(전단의) 회로의 노드(5a-1)와 회로(430-2)의 노드(5a-4)의 신호가 입력되는 구성으로 되어 있다. 또, øR은 지연 제어 회로를 리셋하는 신호이고, 전원 투입 후에 일시적으로 저 레벨인 "L" 레벨이 되고, 그 후는 고 레벨 "H"에 고정된다.
도 9는 도 8의 지연 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 9에 도시된 바와 같이, 우선, 리셋 신호(øR)가 일시적으로 저 레벨 "L"이 되고, 노드(5a-1, 5a-3, 5a-5)가 고 레벨 "H", 또한, 노드(5a-2, 5a-4, 5a-6)가 저 레벨 "L"로 리셋된다. 그리고, 카운트업할 때는 카운트업 신호(세트 신호: øSE 및 øSO)가 교대로 고 레벨 "H"와 저 레벨 "L"을 반복한다.
세트 신호(øSE)가 저 레벨 "L"에서 고 레벨 "H"로 되면, 노드(5a-1)는 접지되어 저 레벨 "L"로 되고, 또한, 노드(5a­2)는 고 레벨 "H"로 변화한다. 노드(5a-2)가 고 레벨 "H"로 변화한 것을 받아서, 출력 신호(인에이블 신호: øE-1)는 고 레벨 "H"에서 저 레벨 "L"로 변화한다. 이 상태는 플립플롭에 래치되기 때문에, 세트 신호(øSE)가 저 레벨 "L"로 되돌아갔다고 해도, 인에이블 신호(øE-1)는 저 레벨 "L"을 유지한다. 그리고, 노드(5a-1)가 저 레벨 "L"로 변화한 것을 받아서, 인에이블 신호(출력 신호: øE-2)가 저 레벨 "L"에서 고 레벨 "H"로 변화한다. 노드(5a-2)가 고 레벨 "H"로 변화하였기 때문에 트랜지스터(438-2)는 온 상태가 되고, 세트 신호(øSO)가 저 레벨 "L"에서 고 레벨 "H"로 되면, 노드(5a-3)는 접지되어 저 레벨 "L"로, 또, 노드(5a-4)는 고 레벨 "H"로 변화한다. 또, 노드(5a-4)가 고 레벨 "H"로 변화한 것을 받아서, 인에이블 신호(øE-2)는 고 레벨 "H"에서 저 레벨 "L"로 변화한다. 이 상태는 플립플롭에 래치되기 때문에, 세트 신호(øSO)가 저 레벨 "L"로 되돌아갔다고 해도, 인에이블 신호(øE-2)는 저 레벨 " L"을 유지한다.
그리고, 노드(5a-3)가 저 레벨 "L"로 변화한 것을 받아서, 인에이블 신호(øE-3)가 저 레벨 "L"에서 고 레벨 "H"로 변화한다. 도 9에서는 세트 신호(øSE 및 øSO)가 1펄스씩 나와 있을 뿐이지만, 지연 제어 회로가 몇 단에나 접속되어 있고, 세트 신호(øSE 및 øSO)가 교대로 고 레벨 "H"와 저 레벨 "L"을 반복하면, 출력 신호(인에이블 신호: øE)가 고 레벨 "H"로 되는 단의 위치가 순차적으로 우측으로 시프트한다. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 증가시킬 필요가 있는 경우에는 교대로 세트 신호(øSE 및 øSO)의 펄스를 입력하면 된다.
카운트업 신호(세트 신호: øSE 및 øSO)와 카운트다운 신호(리셋 신호: øRE 및 øRO)가 출력되지 않는 상태, 즉 저 레벨 "L"인 상태가 유지되면, 인에이블 신호(øE)는 고 레벨 "H"로 되는 단의 위치는 고정된다. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 유지할 필요가 있는 경우에는 신호(øSE, øSO, øRE 및 øRO)의 펄스를 입력하지 않도록 한다.
카운트다운할 때는, 리셋 신호(øRE 및 øRO)의 펄스를 교대로 입력하면, 카운트업시와 반대로 출력(øE)이 고 레벨 "H"로 되는 단의 위치가 순차적으로 좌측으로 시프트한다.
이상 설명한 바와 같이, 도 8에 나타낸 지연 제어 회로에서는, 펄스를 입력함으로써 인에이블 신호(øE)가 고 레벨 "H"로 되는 단의 위치를 1개씩 이동시키는 것이 가능하고, 이들 인에이블 신호(øE)로 도 7의 (c)에 나타낸 지연 회로를 제어하면 지연량을 1단위씩 제어할 수 있다.
도 10은 본 발명의 반도체 집적 회로에 있어서의 위상 비교 회로(위상 비교부)의 일 구성예를 설명하기 위한 도면이고, 도 11의 (a), (b) 및 (c)는 도 10의 위상 비교 회로의 동작을 설명하기 위한 타이밍도이다.
위상 비교 회로(31)는 도 10에 나타내는 위상 비교부와 후술하는 도 12에 나타내는 증폭 회로부의 2개의 회로 부분으로 구성되어 있다.
도 10에 있어서, 참조 부호 øout 및 øext는 이 위상 비교 회로에서 비교하는 출력 신호와 외부 클록 신호를 나타내고, 신호(øext)를 기준으로 하여 신호(øout)의 위상이 판정되며, 또한, øa∼øe는 증폭 회로에 접속되는 출력 신호를 나타내고 있다.
도 10에 나타낸 바와 같이, 위상 비교 회로(31)의 위상 비교부는, 2개의 NAND 게이트로 구성된 플립플롭 회로(421 및 422), 그 상태를 래치하는 래치 회로(425 및 426), 래치 회로의 활성화 신호를 생성하는 회로(424) 및 외부 클록 신호(øext)의 위상 허용치를 얻는 1지연 분의 지연 회로(423)를 구비하여 구성되어 있다.
도 11의 (a)는 비교 대상 신호(øout)가 비교 기준 신호(øext)보다 위상이 앞서 있는 경우, 즉, 신호(øout)가 신호)(øext)보다 먼저 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 신호(øout)와 신호(øext)가 모두 저 레벨 "L"일 때는 플립플롭 회로(421 및 422)의 노드(6a-2, 6a-3, 6a-4, 6a-5)는 모두 고 레벨 "H"로 되어 있다. 신호(øout)가 저 레벨 "L"에서 고 레벨 "H"로 변화하면, 노드(6a-2 및 6a-4)는 모두 고 레벨 "H"에서 저 레벨 "L"로 변화한다. 그 후 신호øext가 저 레벨 "L"에서 고 레벨 "H"로 되고, 또한, 1지연 분 지연되어 노드(6a-1)가 저 레벨 "L"에서 고 레벨 "H"로 되지만, 플립플롭의 양단의 전위는 이미 확정되어 있기 때문에, 어떠한 변화도 생기지 않는다. 결국, 노드(6a-2)는 저 레벨 "L", 노드(6a-3)는 고 레벨 "H", 노드(6a-4)는 저 레벨 "L", 그리고, 노드(6a-5)는 고 레벨 "H"를 유지한다.
한편, 신호(øext)가 저 레벨 "L"에서 고 레벨 "H"로 변화한 데 따라서, 회로(424)의 출력 신호(øa)는 저 레벨 "L"에서 고 레벨 "H"로 변화하고, 노드(6a-6)에는 일시적으로 고 레벨 "H" 레벨로 되는 펄스가 인가된다. 이 노드(6a-6)는 래치 회로(425 및 426)의 NAND 게이트의 입력으로 되어 있기 때문에, 이 NAND 게이트가 일시적으로 활성화되어 플립플롭 회로(421 및 422)의 양단의 전위 상태를 래치 회로(425 및 426)에 받아들이게 된다. 최종적으로는, 출력 신호(øb)가 고 레벨 "H", 출력 신호(øc)가 저 레벨 "L", 출력 신호(ød)가 고 레벨 "H", 그리고, 출력 신호(øe)가 저 레벨 "L"로 된다.
다음에, 도 11의 (b)는 비교 대상 신호(øout)와 비교 기준 신호(øext)의 위상이 거의 동일하고, 신호(øout)가 신호(øext)와 거의 동시에 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 신호(øout)의 상승 시점과 노드(6a-1)의 상승 시점의 시간차 내에 신호(øout)가 저 레벨 "L"에서 고 레벨 "H"로 변화했을 때, 우선, 신호(øext)가 저 레벨 "L"에서 고 레벨 "H"로 됨으로써 플립플롭(421)의 노드(6a-3)가 저 레벨 "L"에서 고 레벨 "H"로 변화한다. 플립플롭(422)에서는, 노드(6a-1)가 저 레벨 "L"을 유지하기 때문에, 반대로, 노드(6a-4)가 고 레벨 "H"에서 저 레벨 "L"로 변화한다. 그 후, 노드(6a-1)가 고 레벨 "H"에서 저 레벨 "L"로 변화하지만, 플립플롭(422)의 상태는 이미 결정되어 있기 때문에, 아무런 변화도 생기지 않는다. 그 후, 노드(6a-6)가 일시적으로 고 레벨 "H"로 되기 때문에, 래치 회로에는 이 상태가 기억되고, 결국, 출력 신호(øb)가 저 레벨 "L", 출력 신호(øc)가 고 레벨 "H", 출력 신호(ød)가 고 레벨 "H", 그리고, 출력 신호(øe)가 저 레벨 "L"로 된다.
또, 도 11의 (c)는 비교 대상 신호(øout)가 비교 기준 신호(øext)보다 위상이 지연되고 있으며, øout가 øext보다 나중에 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 이 경우는 øext에 의해서 2개의 플립플롭 회로(421과 422)에 변화가 생겨서 6a-3과 6a-5가 고 레벨 "H"에서 저 레벨 "L"로 변화한다. 그리고, 최종적으로는 øb가 저 레벨 "L", øc가 고 레벨 "H", ød가 저 레벨 "L", øe가 고 레벨 "H"로 된다.
이와 같이, 신호(비교 기준 신호: øext)의 상승 시간을 기준으로 하여 , 신호(비교 대상 신호: øout)의 상승 시간이 그 이전에 고 레벨 "H"로 되었는지, 거의 동시인지, 혹은, 지연되어 고 레벨 "H"로 되었는지를 검출하는 것이 가능하게 된다. 이들 검출 결과를 출력 신호(øb, øc, ød 및 øe)의 값으로서 래치해 두고, 그 값에 기초하여 지연 제어 회로를 카운트업 할지, 카운트다운 할지를 결정하게 된다.
도 12는 본 발명의 반도체 집적 회로에 있어서의 위상 비교 회로(증폭 회로부)의 일 구성예를 설명하기 위한 도면이고, 도 13은 도 12의 위상 비교 회로에 있어서의 JK 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 12에 도시된 바와 같이, 위상 비교 회로(31)의 증폭 회로부는 JK 플립플롭(427)과 NAND 게이트 및 인버터로 구성되는 증폭부(428)의 2개의 부분을 구비하여 구성되어 있다. JK 플립플롭(427)에는 도 10의 위상 비교부에서의 출력 신호(øa)가 입력되고, 신호(øa)가 저 레벨 "L"인지 고 레벨 "H"인지에 따라서 노드(7a-9 및 7a-11)의 전위가 교대로 저 레벨 "L"과 고 레벨 "H"를 반복하는 구성으로 되어 있다. 증폭부(428)는 JK 플립플롭(427)의 출력 신호와 신호(øb 및 ød)의 신호를 받아서 증폭하여 출력한다.
우선, JK 플립플롭(427)의 동작을 도 13의 타이밍도를 참조하여 설명한다. 시간(T1)에서 신호(øa)가 고 레벨 "H"에서 저 레벨 "L"로 변화하면, 노드(7a-1 및 7a-10)가 저 레벨 "L"에서 고 레벨 "H"로 변화한다. 한편, 노드(7a-1)의 변화에 따라서, 노드(7a-5, 7a-6 및 7a-7)가 변화하지만, 신호(øa)가 저 레벨 "L"이기 때문에, 노드(7a-8)는 변화하지 않는다. 결국, 출력(노드: 7a-9)은 변화하지 않고 출력 (7a-11)만이 저 레벨 "L"에서 고 레벨 "H"로 된다. 다음에, 시간(T2)로 되어, øa가 저 레벨 "L"에서 고 레벨 "H"로 변화하면, 시간(T1)에서와는 반대로 노드(7a-8)는 고 레벨 "H"에서 저 레벨 "L"로, 7a-10은 7a-7이 변화하지 않기 때문에 변화하지 않으며, 출력(7a-9)은 저 레벨 "L"에서 고 레벨 "H"로 변화하며, 출력(7a-11)은 변화하지 않는다. 이와 같이, JK 플립플롭 회로(427)는 신호(øa)의 상태에 따라서 출력(7a-9 및 7a-11)이 교대로 고 레벨 "H"와 저 레벨 "L"을 반복한다.
도 14는 도 12의 위상 비교 회로에 있어서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트업시)이고, 도 15는 도 12의 위상 비교 회로에서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 유지시)이며, 그리고, 도 16은 도 12의 위상 비교 회로에 있어서의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트다운시)이다. 다음에, 증폭부(428)의 동작에 대해서 도 14∼도 16을 참조하여 설명한다.
도 14는, 비교 기준 신호(øext)의 상승에 대하여, 비교 대상 신호(øout)가 먼저 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부에서의 입력 신호는 신호(øb)가 고 레벨 "H", 신호(øc)가 저 레벨 "L", 신호(ød)가 고 레벨 "H", 그리고, 신호(øe)가 저 레벨 "L"이다. 결국, 노드(7a-12)가 고 레벨 "H"로 되고, 노드(7a-13)가 저 레벨 "L"에 고정되며, 세트 신호(øSO 및 øSE)는 JK 플립플롭의 상태에 따라서 변화하지만, 리셋 신호(øRO 및 øRE)는 7a-13이 저 레벨 "L"이므로 변화하지 않는다.
도 15는 비교 대상 신호(øout)가 비교 기준 신호(øext)와는 거의 동시에 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부에서의 입력 신호는 신호(øb)가 저 레벨 "L", 신호(øc)가 고 레벨 "H", 신호(ød)가 고 레벨 "H", 그리고, 신호(øe)가 저 레벨 "L"이다. 결국, 노드(7a-12 및 7a-13)가 저 레벨 "L"에 고정되고, 리셋 신호(øSO 및 øSE)는 JK 플립플롭의 출력이 증폭부에 영향을 주지 않고, 신호(øSO, øSE, øRO 및 RE)는 저 레벨 "L"에 고정된 상태를 유지한다.
도 16은 비교 대상 신호(øout)가 비교 기준 신호(øext)의 상승에 대하여 지연되어 저 레벨 "L"에서 고 레벨 "H"로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부에서의 입력 신호는 신호(øb)가 저 레벨 "L", 신호(øc)가 고 레벨 "H", 신호(ød)가 저 레벨 "L", 그리고, 신호(øe)가 고 레벨 "H"이다. 결국, 노드(7a-12)가 저 레벨 "L"에 고정되고, 노드(7a-13)가 고 레벨 "H"에 고정되며, 리셋 신호(øRO 및 øRE)는 JK 플립플롭의 상태에 따라서 변화하지만, 세트 신호(øSO 및 øSE)는 노드(7a-13)가 저 레벨 "L"이므로 변화하지 않는다.
도 17은 본 발명에 관한 반도체 집적 회로가 적용되는 일 예로서의 동기식 DRAM의 구성을 나타내는 도면이고, 도 18은 도 17의 동기식 DRAM의 동작을 설명하기 위한 타이밍도이다.
본 발명이 적용되는 반도체 집적 회로의 일 예로서의 동기식 DRAM(SDRAM)은, 예컨대, 파이프라인 방식이 채용되어, 16M·2뱅크·8비트 폭의 것으로서 구성되어 있다.
도 17에 도시된 바와 같이, SDRAM은 범용 DRAM의 DRAM 코어(108a, 108b) 외에, 클록 버퍼(101), 코멘드 디코더(102), 어드레스 버퍼/레지스터와 뱅크 어드레스 셀렉터(어드레스 버퍼: 103), I／O 데이타 버퍼/레지스터(104), 제어 신호 래치(105a, 105b), 모드 레지스터(106), 컬럼 어드레스 카운터(107a, 107b)를 구비하고 있다. 여기서, /CS, /RAS, /CAS, /WE 단자는 종래의 동작과는 달리, 그 조합으로 각종 코멘드를 입력함으로써 동작 모드가 결정되도록 되어 있다. 각종 코멘드는 코멘드 디코더에서 해독되어 동작 모드에 따라서 각 회로를 제어하게 된다. 또, /CS, /RAS, /CAS, /WE 신호는 제어 신호 래치(105a와 105b)에도 입력되어 다음 코멘드가 입력될 때까지 그 상태가 래치된다.
어드레스 신호는 어드레스 버퍼(103)에서 증폭되어 각 뱅크의 로드 어드레스로서 사용되는 것 외에, 컬럼 어드레스 카운터(l07a 및 107b)의 초기치로서 사용된다.
클록 버퍼(101)는 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하고 있다. 내부 클록 생성 회로(121)는 외부 클록(CLK)에서 통상의 내부 클록 신호를 생성하는 것이고, 또한, 출력 타이밍 제어 회로(122)는 전술한 바와 같은 DLL 회로를 적용하여 정확한 지연 제어(위상 제어)를 행한 클록 신호를 발생하기 위한 것이다.
I／O 데이타 버퍼/레지스터(104)는, 데이타 입력 버퍼(21) 및 데이타 출력 버퍼(출력 회로: 51)를 구비하고, DRAM 코어(108a 및 108b)에서 독출된 신호는, 데이타 출력 버퍼(51)에 의해 소정의 레벨로 증폭되고, 출력 타이밍 제어 회로(122)로부터의 클록 신호에 따른 타이밍으로 데이타가 패드(DQ0∼DQ7)를 통해 출력된다. 또, 입력 데이타에 관해서도, 패드(DQ0∼DQ7)로부터 입력된 데이타는 데이타 입력 버퍼(13)를 통해 입력된다. 여기서, 본 발명의 반도체 집적 회로가 대상으로 하고 있는 리얼 배선(RL)은 이 출력 타이밍 제어 회로(122)로부터 각 데이타 출력 버퍼(51)까지의 배선에 대응하고 있다.
도 17에 나타낸 바와 같이, 제1 전원 회로(제1 강압 회로: 91)의 출력 전압은 클록 버퍼(101)에 있어서의 출력 타이밍 제어 회로[122: DLL 회로(3)]에 대해서만 공급되어 있다. 또한 제2 전원 회로(제2 강압 회로: 92)의 출력 전압은 클록 버퍼(101)에 있어서의 내부 클록 생성 회로(121: 통상의 내부 클록 생성 회로), 코멘드 디코더(102), 어드레스 버퍼/레지스터와 뱅크 어드레스 셀렉터(어드레스 버퍼: 103), I/O 데이타 버퍼/레지스터[104: 데이타 입력 버퍼(21,22) 및 데이타 출력 버퍼(51,52)], 제어 신호 래치(105a, 105b), 모드 레지스터(106) 및 컬럼 어드레스 카운트(107a, 107b)에 대하여, 즉, DLL 회로[출력 타이밍 제어 회로(122)] 이외의 주변 회로에 대하여 공급되어 있다. 또한, DRAM 코어(108a, 108b)에 대해서는 별도의 전원 회로로부터 전원 전압이 공급되고 있다.
이와 같이, 본 실시예의 반도체 집적 회로는 DLL 회로[출력 타이밍 제어 회로(122)]용 전원(제1 전원 회로: 91)과 그 외의 주변 회로용 전원(제2 전원 회로: 92)이 각각 독립하여 설치되어 있기 때문에, 예컨대, 어떤 주변 회로의 동작에 의해 제2 전원 회로(92)의 전원 전압이 저하하는 경우에도, 제1 전원 회로(91)의 출력 전압은 그 제2 전원 회로(92)의 출력 전압의 저하의 영향을 받지 않고 일정한 전원 전압을 안정하게 공급할 수 있다. 또, 주변 회로에 있어서, 전원 전압에 어떤 노이즈가 탄 경우, 즉, 제2 전원 회로(92)의 출력 전압을 공급하는 전원선에 노이즈가 탄 경우에도, DLL 회로(출력 타이밍 제어 회로)는 이 DLL 회로 전용 전원(제1 전원 회로: 91)로부터 전원 전압을 받아들이기 때문에, 주변 회로에 있어서의 노이즈의 영향을 받지 않고 지터가 없는 안정된 제어 신호(제2 제어 신호: 내부 클록 신호)를 출력할 수 있다. 이것은, 도 19의 블록도에 있어서도 동일하다.
상기 SDRAM의 동작에 대해서 도 18을 참조하여 설명한다.
우선, 외부 클록(CLK)은 이 SDRAM이 사용되는 시스템으로부터 공급되는 신호이고, 이 CLK의 상승에 동기하여, 각종 코멘드, 어드레스 신호, 입력 데이타를 받아들이고, 또는 출력 데이타를 출력하도록 동작한다.
SDRAM에서 데이타를 독출하는 경우, 코멘드 신호(/CS, /RAS, /CAS, /WE 신호)의 조합으로부터 액티브(ACT) 코멘드를 코멘드 단자에 입력하고, 어드레스 단자에는 로우 어드레스 신호를 입력한다. 이 코멘드, 로우 어드레스가 입력되면, SDRAM은 활성 상태가 되고, 로우 어드레스에 따른 워드선을 선택하여, 워드선상의 셀 정보를 비트선으로 출력하여 감지 증폭기에서 증폭한다.
또, 로우 어드레스에 관계된 부분의 동작 시간(tRCD) 후에, 리드 코멘드(Read)와 컬럼 어드레스를 입력한다. 컬럼 어드레스에 따라서, 선택된 감지 증폭기 데이타를 데이타 버스선으로 출력하고, 데이타 버스 증폭기에서 증폭하여, 출력 버퍼에서 다시 증폭하여 출력 단자(DQ)로 데이타가 출력된다. 이들 일련의 동작은 범용 DRAM과 완전히 동일한 동작이지만, SDRAM인 경우, 컬럼 어드레스에 관계된 회로가 파이프라인 동작하도록 되어 있고, 리드 데이타는 매 사이클 연속하여 출력되게 된다. 이것에 의해, 데이타 전송 속도는 외부 클록의 주기로 된다.
SDRAM에서의 액세스 시간에는 3종류 있으며, 모두 CLK의 상승 시점을 기준으로 하여 정의된다. 도 18에 있어서, tRAC는 로우 어드레스 액세스 시간, tCAC는 컬럼 어드레스 액세스 시간, tAC는 클록 액세스 시간을 나타내고 있다. 이 SDRAM을 고속 메모리 시스템으로 사용하는 경우, 코멘드를 입력하고 나서 최초로 데이터를 얻을 때까지의 시간인 tRAC나 tCAC도 중요하지만, 도 4에서 설명한 바와 같이, 클록 액세스 시간(tAC)도 중요한 것이다.
도 19는 도 17의 동기식 DRAM의 주요부 구성을 개략적으로 나타내는 블록도이고, SDRAM에서의 파이프라인 동작을 설명하기 위한 것으로, 일 예로서 파이프가 3단 설치되는 경우를 나타내고 있다.
SDRAM에서의 컬럼 어드레스에 관계되는 처리 회로는 처리의 흐름에 따라서 복수단으로 분할되어 있고, 분할된 각 단의 회로를 파이프라고 부르고 있다.
클록 버퍼(101)는 도 17을 참조하여 설명한 바와 같이, 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하고, 내부 클록 생성 회로(121)의 출력(통상의 내부 클록 신호)이 파이프(1) 및 파이프(2)에 공급되고, 출력 타이밍 제어 회로(122)의 출력(위상 제어된 내부 클록 신호)이 파이프(3)의 출력 회로(51)(데이타 출력 버퍼)에 공급되도록 되어 있다.
각 파이프는 공급된 내부 클록 신호에 따라서 제어되고, 각 파이프의 사이에는 파이프 사이의 신호의 전달 타이밍을 제어하는 스위치가 설치되어 있으며, 이들 스위치도 클록 버퍼[101: 내부 클록 생성 회로(121)]에서 생성된 내부 클록 신호에 의해 제어된다.
도 19에 나타내는 예에서는, 파이프(1)에 있어서, 컬럼 어드레스 버퍼(116)에서 어드레스 신호를 증폭하고 컬럼 디코더(118)에 어드레스 신호를 이송하여, 컬럼 디코더(118)에서 선택된 어드레스 번지에 상당하는 감지 증폭기 회로(117)의 정보를 데이타 버스에 출력하며, 데이타 버스의 정보를 데이터 버스 증폭기(119)에서 증폭할 때까지 행해진다. 또한, 파이프(2)에는 데이타 버스 제어 회로(120)만이 설치되고, 파이프(3)는 I／O 버퍼[104: 출력 회로(51)]로 구성되어 있다. 또, I／O 버퍼(104)에 있어서의 데이타 입력 버퍼(21)는 도 19에서는 생략되어 있다.
그리고, 각 파이프 내의 회로에서도, 클록 사이클 시간 안에서 동작 완료하면, 파이프와 파이프의 사이에 있는 스위치를 클록 신호에 동기하여 개폐하는 것으로, 릴레이식으로 데이타를 송출한다. 이것에 의해, 각 파이프에서의 처리가 병행으로 행해지게 되고, 출력 단자에는 클록 신호에 동기하여 연속적으로 데이타가 출력되게 된다.
도 20은 본 발명에 관한 반도체 집적 회로에 있어서의 출력 회로(데이타 출력 버퍼: 51)의 일 구성예를 설명하기 위한 도면이다. 도 19 및 도 20에 도시된 바와 같이, 도 20에 있어서의 Data1 및 Data2는 셀 어레이(115)로부터 독출되고, 감지 증폭기(117)와 데이타 버스 증폭기(119)와 데이타 버스 제어 회로(120)를 통해 출력된 기억 데이타에 대응하는 신호이고, Data1 및 Data2는 출력 데이타가 고 레벨 "H"인 경우에는 모두 저 레벨 "L"이고, 출력 데이타가 저 레벨 "L"인 경우에는 모두 고 레벨 "H"이다. 또, 출력 데이타가 고 레벨 "H"도 저 레벨 "L"도 아닌 하이 임피던스 상태(하이제트 상태)를 취하는 것도 가능하며, 그 경우에는 데이타 버스 제어 회로(120)에 있어서, Data1이 고 레벨 "H"로, Data2가 저 레벨 "L"로 되도록 변환된다. 신호(øoe)는 출력 타이밍 제어 회로[122: 도 2 중의 지연 회로(33)]의 출력 신호(클록 신호)에 대응하는 것으로, 출력 회로(51)의 인에이블 신호로서 기능하는 것이다.
클록 신호(øoe)이 고 레벨 "H"로 되면, Data1과 Data2의 정보가 데이타 출력 패드(6: DQ0∼DQ7)로 출력하도록 동작한다. 예컨대 데이타 출력 패드(6)로 고 레벨 "H"를 출력하는 경우를 상정하면, 클록 신호(øoe)가 저 레벨 "L"에서 고 레벨 "H"로 변화하고, 노드(8a-1)가 저 레벨 "L"로, 노드(8a-2)가 고 레벨 "H"로 되어, 트랜스퍼 게이트가 온하여 Data1 및 Data2가 노드(8a-3 및 8a-6)로 전달된다. 그 결과, 노드(8a-5)가 저 레벨 "L"로, 노드(8a-8)가 고 레벨 "H"로 되면, 출력용 P채널 트랜지스터(81)는 온이 되고, 또한, N채널 트랜지스터(82)는 오프가 되어, 데이타 출력 패드(6)에는 고 레벨 "H"의 출력이 나타나게 된다. 또한, 클록 신호(øoe)가 저 레벨 "L"로 되면, 트랜스퍼 게이트는 오프하여 그 때까지의 출력 상태가 유지된다.
도 21은 본 발명에 관한 반도체 집적 회로에 있어서의 더미 내부 출력 클록 배선[42: 더미 배선(DL)]의 일 구성예를 설명하기 위한 도면이다. 도 21에서 명백한 바와 같이, 더미 배선(DL)은 리얼 배선(41: RL)과 동일한 선폭의 배선에 의해 형성되고, 도 2에 나타낸 바와 같이, 더미 지연 회로(34)와 더미 출력 회로(52) 사이의 칩 상에 형성된다. 또한, 이 더미 배선 대신에, 소정의 값을 갖는 용량 소자 혹은 저항 소자 등을 조합하여 대용하는 것도 가능하다.
이상의 설명에서는, 메모리(SDRAM)를 예로 들어 설명하였지만, 본 발명은 다른 다양한 반도체 집적 회로에 대해서도 폭넓게 적용할 수 있다. 또한, 상기 각 실시예에서는 제어 신호로서 클록 신호를 예로 들어 설명하였지만, 제어 신호로서는 클록 신호에 한정되는 것이 아닌 것은 물론이다.
이상, 상세히 기술한 바와 같이, 본 발명의 반도체 집적 회로에 의하면, DLL 회로에 대하여 전용의 전원 회로로부터의 출력(전원 전압)을 공급함으로써, 주변 회로에서의 소비 전류가 증대한 경우에도, 전압의 저하가 없는 안정된 전원 전압을 공급할 수 있으며, 또한 주변 회로에 있어서 전원 전압에 노이즈가 타는 경우에도 그 노이즈에 영향받지 않고, 지터가 없는 제어 신호를 출력할 수 있다.

Claims (27)

  1. DLL 회로를 구비하는 복수의 요소를 갖는 반도체 집적 회로로서, 상기 DLL 회로는 제1 제어 신호를 수신하고 위상 동기 처리를 행하여 상기 제1 제어 신호에 동기된 제2 제어 신호를 생성하는 반도체 집적 회로에 있어서,
    전원 전압을 소정의 전압 레벨로 유지하고 상기 DLL 회로에 대해서만 상기 전원 전압을 공급하는 전원 회로를 포함하고, 상기 DLL 회로는,
    상기 제1 제어 신호가 공급되고 소정의 지연을 부여한 상기 제2 제어 신호를 대상 회로에 공급하는 제1 지연 회로와,
    상기 제1 제어 신호가 공급되는 분주 회로와,
    상기 분주 회로의 제1 출력 신호가 공급되는 제2 지연 회로와,
    상기 분주 회로의 제2 출력 신호가 공급되는 제1 입력 및 상기 제1 지연 회로의 출력 신호를 상기 제1 지연 회로로부터 상기 대상 회로에 전달함으로써 결정된 시간에 대응하는 지연량을 부여하는 지연량 부여 수단을 통하여 상기 제2 지연 회로의 출력 신호가 공급되는 제2 입력을 가지며, 상기 분주 회로의 제2 출력 신호와 상기 제2 지연 회로의 출력 신호의 위상을 비교하는 위상 비교 처리를 행하는 위상 비교 회로와,
    상기 위상 비교 회로의 출력 신호가 공급되고 상기 제1 및 제2 지연 회로의 지연량을 제어하는 지연 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 전원 회로는 강압 회로인 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 강압 회로는 상기 반도체 집적 회로의 상기 전원 전압이 인가되는 제1 전극, 제어 전압이 인가되는 제어 전극 및 제2 전극을 가진 트랜지스터를 구비하고, 상기 트랜지스터의 상기 제2 전극을 통하여 상기 강압 회로의 출력 전압이 상기 DLL 회로에 인가되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 강압 회로는 상기 트랜지스터의 제어 전극에 인가되는 제어 전압을 유지하는 커패시터를 추가로 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 분주 회로는 X를 2이상의 정수로 하여 상기 제1 제어 신호를 X분주한 상기 제1 및 제2 출력 신호를 생성하고, 상기 제1 제어 신호의 X주기마다 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 분주 회로의 제1 및 제2 출력 신호는 상보 신호인 것을 특징으로 하는 반도체 집적 회로.
  7. 제5항에 있어서, 상기 분주 회로는, Y를 2이상의 정수로 하고 Z를 정의 정수로 하여, 상기 제1 제어 신호의 Y주기만큼의 기간이 제1 레벨이 되고 상기 제1 제어 신호의 Z주기만큼의 기간이 제2 레벨이 되는 제1 출력 신호를 생성하며, 상기 제1 제어 신호의 Y주기만큼 지연한 타이밍으로 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  8. 제5항에 있어서, 상기 제1 제어 신호는 입력 회로를 통해 공급되고, 상기 위상 비교 회로의 제2 입력에는 더미 배선, 더미 대상 회로 및 더미 입력 회로를 통하여 상기 제2 지연 회로의 출력이 공급되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 입력 회로의 지연 시간, 상기 제1 지연 회로의 최소 지연 시간, 상기 더미 배선의 지연 시간 및 상기 대상 회로의 입력에서의 지연 시간의 합계가 상기 제1 제어 신호의 1주기의 시간보다도 긴 경우, 상기 제1 제어 신호의 2주기 이상 지연한 타이밍으로 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  10. 제1항에 있어서, 상기 반도체 집적 회로는 동기식 DRAM이고, 상기 대상 회로는 상기 동기식 DRAM의 출력 회로인 것을 특징으로 하는 반도체 집적 회로.
  11. 제1 제어 신호를 수신하고 위상 동기 처리를 행하여 상기 제1 제어 신호에 동기된 제2 제어 신호를 생성하는 DLL 회로와,
    제1 전원 전압을 소정의 전압 레벨로 유지하고 상기 DLL 회로에 대하여 상기 제1 전원 전압을 공급하는 제1 전원 회로와,
    상기 DLL 회로와 관련된 주변 회로와,
    상기 주변 회로에 제2 전원 전압을 공급하는 제2 전원 회로를 구비하고, 상기 DLL 회로는,
    상기 제1 제어 신호가 공급되고 소정의 지연을 부여한 상기 제2 제어 신호를 대상 회로에 공급하는 제1 지연 회로와,
    상기 제1 제어 신호가 공급되는 분주 회로와,
    상기 분주 회로의 제1 출력 신호가 공급되는 제2 지연 회로와,
    상기 분주 회로의 제2 출력 신호가 공급되는 제1 입력 및 상기 제1 지연 회로의 출력 신호를 상기 제1 지연 회로로부터 상기 대상 회로에 전달함으로써 결정된 시간에 대응하는 지연량을 부여하는 지연량 부여 수단을 통하여 상기 제2 지연 회로의 출력 신호가 공급되는 제2 입력을 가지며, 상기 분주 회로의 제2 출력 신호와 상기 제2 지연 회로의 출력 신호의 위상을 비교하는 위상 비교 처리를 행하는 위상 비교 회로와,
    상기 위상 비교 회로의 출력 신호가 공급되고 상기 제1 및 제2 지연 회로의 지연량을 제어하는 지연 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서, 상기 제1 전원 회로는 강압 회로인 것을 특징으로 하는 반도체 집적 회로.
  13. 제12항에 있어서, 상기 강압 회로는 상기 반도체 집적 회로의 상기 전원 전압이 인가되는 제1 전극, 제어 전압이 인가되는 제어 전극 및 제2 전극을 가진 트랜지스터를 구비하고, 상기 트랜지스터의 상기 제2 전극을 통하여 상기 강압 회로의 출력 전압이 상기 DLL 회로에 인가되는 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 강압 회로는 상기 트랜지스터의 제어 전극에 인가되는 제어 전압을 유지하는 커패시터를 추가로 구비하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제11항에 있어서, 상기 분주 회로는 X를 2이상의 정수로 하여 상기 제1 제어 신호를 X분주한 상기 제1 및 제2 출력 신호를 생성하고, 상기 제1 제어 신호의 X주기마다 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  16. 제15항에 있어서, 상기 분주 회로의 제1 및 제2 출력 신호는 상보 신호인 것을 특징으로 하는 반도체 집적 회로.
  17. 제15항에 있어서, 상기 분주 회로는, Y를 2이상의 정수로 하고 Z를 정의 정수로 하여, 상기 제1 제어 신호의 Y주기만큼의 기간이 제1 레벨이 되고 상기 제1 제어 신호의 Z주기만큼의 기간이 제2 레벨이 되는 제1 출력 신호를 생성하며, 상기 제1 제어 신호의 Y주기만큼 지연한 타이밍으로 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  18. 제15항에 있어서, 상기 제1 제어 신호는 입력 회로를 통해 공급되고, 상기 위상 비교 회로의 제2 입력에는 더미 배선, 더미 대상 회로 및 더미 입력 회로를 통하여 상기 제2 지연 회로의 출력이 공급되는 것을 특징으로 하는 반도체 집적 회로.
  19. 제18항에 있어서, 상기 입력 회로의 지연 시간, 상기 제1 지연 회로의 최소 지연 시간, 상기 더미 배선의 지연 시간 및 상기 대상 회로의 입력에서의 지연 시간의 합계가 상기 제1 제어 신호의 1주기의 시간보다도 긴 경우, 상기 제1 제어 신호의 2주기 이상 지연한 타이밍으로 상기 위상 비교 회로의 위상 비교 처리를 행하도록 한 것을 특징으로 하는 반도체 집적 회로.
  20. 제11항에 있어서, 상기 반도체 집적 회로는 동기식 DRAM이고, 상기 대상 회로는 상기 동기식 DRAM의 출력 회로인 것을 특징으로 하는 반도체 집적 회로.
  21. DLL 회로와 전원 회로를 구비하고, 상기 DLL 회로는,
    제1 제어 신호가 공급되고 소정의 지연을 부여한 제2 제어 신호를 상기 제1 제어 신호에 공급하는 제1 지연 회로와,
    상기 제1 제어 신호가 공급되도록 연결된 제2 지연 회로와,
    상기 제1 제어 신호가 제1 입력에 공급되도록 연결되고, 상기 제2 지연 회로의 출력 신호가 제2 입력에 공급되도록 연결되며, 상기 제1 제어 신호와 상기 제2 지연 회로의 출력 신호의 위상을 비교하는 위상 비교 처리를 행하는 위상 비교 회로와,
    상기 위상 비교 회로의 출력이 공급되고 상기 제1 및 제2 지연 회로의 지연량을 제어하는 지연 제어 회로를 구비하고,
    상기 전원 회로는 전원 전압을 소정의 전압 레벨로 유지하고 상기 DLL 회로에 대해서만 상기 전원 전압을 공급하는 것을 특징으로 하는 반도체 집적 회로.
  22. 외부 제어 신호가 공급되어 제1 제어 신호를 공급하는 입력 버퍼 회로와,
    상기 제1 제어 신호가 공급되어 상기 제1 제어 신호에 동기된 제2 제어 신호를 생성하는 DLL 회로와,
    제1 전원 전압을 소정의 전압 레벨로 유지하고 상기 DLL 회로에 대해서만 상기 제1 전원 전압을 공급하는 제1 전원 회로와,
    상기 입력 버퍼 회로에 제2 전원 전압을 공급하는 제2 전원 회로를 구비하고,
    상기 DLL 회로는,
    제1 제어 신호가 공급되고 소정의 지연을 부여한 제2 제어 신호를 상기 제1 제어 신호에 공급하는 제1 지연 회로와,
    상기 제1 제어 신호가 공급되도록 연결된 제2 지연 회로와,
    상기 제1 제어 신호가 제1 입력에 공급되도록 연결되고, 상기 제2 지연 회로의 출력 신호가 제2 입력에 공급되도록 연결되며, 상기 제1 제어 신호와 상기 제2 지연 회로의 출력 신호의 위상을 비교하는 위상 비교 처리를 행하는 위상 비교 회로와,
    상기 위상 비교 회로의 출력이 공급되고 상기 제1 및 제2 지연 회로의 지연량을 제어하는 지연 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  23. 내부 회로를 갖는 반도체 집적 회로에 있어서,
    상기 내부 회로에 공급되는 타이밍 신호의 위상을 제어하는 DLL 회로와 상기 DLL 회로에 대해서만 전원 전압을 공급하는 전원 공급 회로를 구비하고, 상기 DLL 회로는,
    제1 제어 신호에 입력 단자가 연결되어, 상기 타이밍 신호를 출력하기 위해 입력 단자에서 신호를 지연하는 지연 회로와,
    상기 제1 제어 신호를 수신하도록 연결된 제1 입력 및 상기 지연 회로의 출력 신호를 수신하도록 연결된 제2 입력을 가지며, 상기 제1 및 제2 입력의 위상을 비교하는 위상 비교 회로와,
    상기 위상 비교 회로의 출력 신호가 공급되어 상기 지연 회로의 지연량을 제어하는 지연 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제23항에 있어서, 상기 제1 제어 신호는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
  25. 제23항에 있어서, 상기 지연 회로에는 상기 전원 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로.
  26. 제23항에 있어서, 상기 전원 회로는 외부 전원을 수신하여 상기 외부 전원의 전압 레벨보다 낮은 전압 레벨을 가진 전원 전압을 출력하는 것을 특징으로 하는 반도체 집적 회로.
  27. 제23항에 있어서, 상기 DLL 회로에 관련된 주변 회로와,
    상기 주변 회로에 제2 전원 전압을 공급하는 제2 전원 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
KR1019970020176A 1996-12-13 1997-05-23 반도체집적회로 KR100278737B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-334209 1996-12-13
JP8334209A JPH10171774A (ja) 1996-12-13 1996-12-13 半導体集積回路

Publications (2)

Publication Number Publication Date
KR19980063314A KR19980063314A (ko) 1998-10-07
KR100278737B1 true KR100278737B1 (ko) 2001-01-15

Family

ID=18274768

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970020176A KR100278737B1 (ko) 1996-12-13 1997-05-23 반도체집적회로

Country Status (4)

Country Link
US (1) US6259288B1 (ko)
JP (1) JPH10171774A (ko)
KR (1) KR100278737B1 (ko)
TW (1) TW323352B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU9798798A (en) 1997-10-10 1999-05-03 Rambus Incorporated Power control system for synchronous memory device
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路
JP3644827B2 (ja) 1998-08-14 2005-05-11 富士通株式会社 外部負荷を考慮したｄｌｌ回路
JP3587702B2 (ja) * 1998-10-20 2004-11-10 富士通株式会社 Ｄｌｌ回路を内蔵する集積回路装置
JP3630291B2 (ja) * 1999-03-01 2005-03-16 シャープ株式会社 タイミング発生回路
JP2000306399A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 半導体装置
KR100340863B1 (ko) 1999-06-29 2002-06-15 박종섭 딜레이 록 루프 회로
JP2001068650A (ja) 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
JP4822572B2 (ja) * 1999-09-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2001084763A (ja) 1999-09-08 2001-03-30 Mitsubishi Electric Corp クロック発生回路およびそれを具備した半導体記憶装置
US6476652B1 (en) * 1999-11-01 2002-11-05 Hynix Semiconductor Inc. Delay locked loop for use in synchronous dynamic random access memory
JP4480855B2 (ja) * 2000-06-08 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体デバイスを含むモジュール、及びモジュールを含むシステム
KR100422572B1 (ko) 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US6385129B1 (en) * 2001-08-30 2002-05-07 Micron Technology, Inc. Delay locked loop monitor test mode
DE10202879B4 (de) * 2002-01-25 2004-01-29 Infineon Technologies Ag DLL-(Delay-Locked-Loop)Schaltung
KR100510485B1 (ko) 2002-02-18 2005-08-26 삼성전자주식회사 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치
US6889216B2 (en) * 2002-03-12 2005-05-03 Knowm Tech, Llc Physical neural network design incorporating nanotechnology
KR100507875B1 (ko) 2002-06-28 2005-08-18 주식회사 하이닉스반도체 지연고정루프에서의 클럭분주기 및 클럭분주방법
US6667642B1 (en) * 2002-09-18 2003-12-23 Cypress Semicondutor Corporation Method and circuit for reducing the power up time of a phase lock loop
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6937077B2 (en) * 2003-09-23 2005-08-30 Micron Technology, Inc. Apparatus and method for suppressing jitter within a clock signal generator
JP3953041B2 (ja) * 2004-03-31 2007-08-01 日本電気株式会社 出力バッファ回路および半導体集積回路
KR100670700B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 지연고정루프의 전원공급회로
US8258845B1 (en) * 2005-05-20 2012-09-04 Xilinx, Inc. Clock auto-phasing for reduced jitter
US7676686B2 (en) * 2005-09-29 2010-03-09 Hynix Semiconductor, Inc. Delay locked loop circuit and synchronous memory device including the same
JP4915017B2 (ja) 2005-09-29 2012-04-11 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
JP4324202B2 (ja) 2007-01-25 2009-09-02 シャープ株式会社 Ａ／ｄ変換器
US7619451B1 (en) * 2007-02-03 2009-11-17 Altera Corporation Techniques for compensating delays in clock signals on integrated circuits
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
KR20190009534A (ko) * 2017-07-19 2019-01-29 에스케이하이닉스 주식회사 반도체장치
TWI749976B (zh) * 2020-12-31 2021-12-11 致茂電子股份有限公司 電源設備的控制方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961282A (en) * 1975-04-28 1976-06-01 The United States Of America As Represented By The Secretary Of The Navy Tracking status detector for a digital delay lock loop
US4338569A (en) * 1980-03-11 1982-07-06 Control Data Corporation Delay lock loop
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
JP2855692B2 (ja) * 1989-09-06 1999-02-10 ソニー株式会社 Ｃｃｄ装置
GB8924203D0 (en) * 1989-10-27 1989-12-13 Ncr Co Delay measuring circuit
US5117205A (en) * 1990-05-01 1992-05-26 U.S. Philips Corporation Electrically controllable oscillator circuit, and electrically controllable filter arrangement comprising said circuits
US5223755A (en) * 1990-12-26 1993-06-29 Xerox Corporation Extended frequency range variable delay locked loop for clock synchronization
JP2987971B2 (ja) * 1991-02-26 1999-12-06 日本電気株式会社 レベル変換回路
US5399960A (en) * 1993-11-12 1995-03-21 Cypress Semiconductor Corporation Reference voltage generation method and apparatus
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5687202A (en) * 1995-04-24 1997-11-11 Cyrix Corporation Programmable phase shift clock generator
JP3169794B2 (ja) * 1995-05-26 2001-05-28 日本電気株式会社 遅延クロック生成回路
JPH0917950A (ja) * 1995-06-29 1997-01-17 Mitsubishi Electric Corp シンセサイザ用半導体集積回路
US5731735A (en) * 1995-08-25 1998-03-24 Advantest Corporation Power supply circuit for driving an integrated circuit, wherein the power supply is adjusted based on temperature so that a delay variation within the IC according to temperature may be cancelled
US5684421A (en) * 1995-10-13 1997-11-04 Credence Systems Corporation Compensated delay locked loop timing vernier
US5642082A (en) * 1996-06-20 1997-06-24 Altera Corporation Loop filter level detection circuit and method
JP3335537B2 (ja) * 1996-11-19 2002-10-21 富士通株式会社 半導体集積回路

Also Published As

Publication number Publication date
KR19980063314A (ko) 1998-10-07
TW323352B (en) 1997-12-21
JPH10171774A (ja) 1998-06-26
US6259288B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
KR100278737B1 (ko) 반도체집적회로
KR100571744B1 (ko) 반도체 집적 회로 장치
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
US5740123A (en) Semiconductor integrated circuit for changing pulse width according to frequency of external signal
KR100274901B1 (ko) 반도체집적회로
KR100242759B1 (ko) 반도체 집적회로, 반도체 집적회로 모듈(module) 및 반도체 집적회로 시스템
KR100256310B1 (ko) 위상비교회로및반도체집적회로
KR100422585B1 (ko) 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
JP3729582B2 (ja) 半導体装置、半導体装置システム及びディジタル遅延回路
KR100299357B1 (ko) 위상비교회로,dll회로및반도체집적회로
KR100571742B1 (ko) 반도체 집적 회로 장치
KR100256309B1 (ko) 반도체 집적 회로
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路
JP4071873B2 (ja) 半導体集積回路装置
JP3819005B2 (ja) 半導体集積回路
JP3982934B2 (ja) 入力回路および該入力回路を有する半導体集積回路
KR100408210B1 (ko) 입력회로및이입력회로를갖는반도체집적회로
JP4159459B2 (ja) 半導体装置、半導体装置システム及びディジタル遅延回路
JP4070764B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 17

EXPY Expiration of term