JP4812981B2 - リングレジスタ制御型遅延固定ループ及びその制御方法 - Google Patents

リングレジスタ制御型遅延固定ループ及びその制御方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、リングレジスタ制御型遅延固定ループ（Ring-Register Controlled DLL)及びその制御方法に関し、具体的には、微細遅延ラインと直接的なスキュー感知機能を備えたリングレジスタ制御型遅延固定ループを利用することによって、スキュー補償用内部クロックを必要とする全ての半導体記憶装置に適用できる。
【０００２】
【従来の技術】
一般に、システムや回路におけるクロックは、動作タイミングを合せるためのレファレンスとして用いられており、誤りなしにより速い動作を保障するために用いられることもある。外部から入力されるクロックが内部で用いられる時、内部回路による時間遅延(クロックスキュー)が発生することになるが、このような時間遅延を補償して内部クロックが外部クロックと同じ位相を有するようにするために、DLLが用いられている。
【０００３】
DLLが備えるべき重要な要素には、小さい面積と小さいジッタ、そして速いロックキング時間(locking time)等がある。これは低電圧化し、高速動作化していく今後の半導体記憶装置でも依然として要求される性能である。しかし、従来の技術はこれらの中で一部要素のみを充足させるか、低電圧高速動作に制限となる短所を持っている。
【０００４】
一方、DLLは、既存の位相固定ループ(PLL: Phase Locked Loop)に比べて雑音(noise)の影響をあまり受けない長所があって、DDR SDRAM(Double Data Rate Synchronous DRAM)を始めとする同期式半導体メモリで広く用いられており、その中でもレジスタ制御型DLL(register controlled DLL)が最も広く用いられているが、これを例に上げて従来の技術の問題点を具体的に説明する。
【０００５】
図１は、従来の技術に係るDDR SDRAMのレジスタ制御型DLLのブロック図である。
【０００６】
従来の技術に係るDDR SDRAMのレジスタ制御型DLLは、外部クロック反転信号(/clk)を入力として、外部クロック信号(clk)の立ち下がりエッジに同期されて発生する内部クロック(fall#clk)を生成するための第１クロックバッファ１１と、外部クロック(clk)を入力として、外部クロック(clk)の立ち上がりエッジに同期されて発生する内部クロック(rise#clk)を生成するための第２クロックバッファ１２と、内部クロック(rise#clk)を１/n(nは正の整数であり、通常、n=８)に分周して遅延モニタリングクロック(dly#in)及び基準クロック(ref)を出力するクロック分周器１３と、内部クロック(fall#clk)を入力とする第１遅延ライン１４と、内部クロック(rise#clk)を入力とする第２遅延ライン１５と、遅延モニタリングクロック(dly#in)を入力とする第３遅延ライン１６と、第１、第２及び第３遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、第１遅延ライン１４の出力(ifclk)を駆動して、DLLクロック(fclk#dll)を生成するための第１DLLドライバー２０と、第２遅延ライン１５の出力(irclk)を駆動してDLLクロック(rclk#dll)を生成するための第２DLLドライバー２１と、第３遅延ライン１６の出力(feedback#dly)を入力として、クロック(feedback#dly)が実際クロック経路と同じ遅延条件を経るように構成された遅延モデル２２と、遅延モデル２２の出力(feedback)と基準クロック(ref)の位相とを比較するための位相比較器１９と、位相比較器１９から出力された制御信号(ctrl)に応答してシフトレジスタ１７に格納された値に基づいて前記第１ないし第３遅延ラインのクロック位相をシフトさせるためのシフト制御信号(SR、SL)、及び遅延固定(locking)がなされたことを示す遅延固定信号(dll#lockb)を出力するシフト制御機１８とを備える。
【０００７】
ここで、遅延モデル２２は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを含んで、レプリカ回路(replica circuit)とも呼ぶ。そして、DLLループ内のシフトレジスタ１７及びシフト制御機１８は、遅延部１０内の第１ないし第３遅延ライン１４、１５、１６を制御するための遅延制御信号発生部２３という。
【０００８】
以下、前記のように構成された従来のレジスタ制御DLLの動作を述べる。
【０００９】
まず、第１クロックバッファ１１は、外部クロック(clk)の立ち下がりエッジを受けて同期された内部クロック(fall#clk)を発生させ、第２クロックバッファ１２は、外部クロック(clk)の立ち上がりエッジを受けて内部クロック(rise#clk)を発生させる。クロック分周器１３は、外部クロック(clk)の立ち上がりエッジに同期された内部クロック(rise#clk)を１/n分周して外部クロック(clk)とn番目のクロックごとに一回ずつ同期されるクロック(ref、div#in)を作る。
【００１０】
初期動作時、分周クロック(div#in)は、遅延部１０の第３遅延ライン１６の単位遅延素子一つのみを通過してfeedback#dlyクロックとして出力され、このクロックは遅延モデル２２にて遅延されてfeedbackクロックとして出力される。
【００１１】
一方、位相比較器１９は、基準クロックである基準クロック(ref)の立ち上がりエッジとfeedbackクロックの立ち上がりエッジとを比較して制御信号(ctrl)を生成し、シフト制御機１８は、前記制御信号(ctrl)に応答してシフトレジスタ１７のシフト方向を制御するためのシフト制御信号(SR、SL)を出力する。シフトレジスタ１７は、シフト制御信号(SR、SL)に応答して第１、第２及び第３遅延ライン１４、１５、１６の遅延量を決定する。この時、SR(shift right)が入力されれば、レジスタを左に移動させ、SL(shift left)が入力されれば、レジスタを右に移動させる。
【００１２】
以後、遅延量が制御されたfeedbackクロックと基準クロック(ref)とを比較しながら二つのクロックが最小のジッタを有する瞬間に遅延固定(locking)がなされることになり、シフト制御機１８から遅延固定信号(dll#lockb)が出力されて、第１及び第２DLLドライバー２０、２１を駆動することによって、外部クロック(clk)と同じ位相を有するDLLクロック(fclk#dll、rclk#dll)を得ることになる。
【００１３】
ところが、一旦位相固定がなされば、DLLクロックは、リフレッシュやパワーダウンモードである場合を除いては、引き続きトグル(toggling)するために、不要な電流消耗を誘発した。特に、高周波動作時電流消耗が増加する問題点があった。
【００１４】
また、前記従来のレジスタ制御DLLは、比較の基準となる信号(ref)と遅延モニタリング信号(dly#in)が外部クロック(clk)周期(tCK)に比例するだけの時間差を有するために、二つの信号が同じ位相を有するように遅延を補償するための遅延ライン内の単位遅延素子の数が多くなることによって、位相固定をなすことにかかる時間が長くなり、DLL動作に消耗される電流量とレイアウト面積が大きい問題点があった。
【００１５】
それのみでなく、遅延固定ループは、ジッタが小さい時優れた遅延固定ループといえるが、各単位遅延素子の遅延量が大きいと位相検出器で基準信号とフィードバック信号との差により発生するジッタが大きくなるしかない。
【００１６】
本発明の目的は、上記の問題に対処するため、少数の単位遅延素子をリング型に具現することによって、レイアウトの面積を減らしながらも必要な時間の遅延量を確保することができるリングレジスタ制御型遅延固定ループ及びその制御方法を提供することにある。
【００１７】
本発明の他の目的は、単位遅延素子を粗(coarse)遅延素子及び微細遅延素子に区分することによって、ジッタを最小化できるリングレジスタ制御型遅延固定ループ及びその制御方法を提供することにある。
【００１８】
本発明は、上記の目的を達成するため、内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力信号を同期させるための制御信号を発生する位相検出手段と、前記位相検出手段から出力される制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、前記微細遅延手段からバイパスされた前記制御信号を利用して同微細遅延手段により遅延されて出力される前記内部クロック信号をに粗(coarse)遅延させるように複数の粗単位遅延素子をリング型に連結した粗遅延手段と、前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルとを備えることを特徴とするリングレジスタ制御型遅延固定ループを提供するものである。
【００１９】
本発明の一実施形態において、前記微細遅延手段は、最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、
前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結された各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部とを含むことを特徴とする。
【００２０】
また、前記粗遅延手段は、同一特性の粗単位遅延素子の複数個を使用して前記微細遅延部により遅延されて出力される前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、前記第１遅延制御部からバイパスされた前記制御信号を利用して前記遅延された内部クロック信号を粗遅延させるように前記逆方向リング型遅延部を制御する第２遅延制御部とを含むことを特徴とする。
【００２１】
また、前記逆方向リング型遅延部は、複数個の段から構成され、前記各段は、前記第２遅延制御部から出力される信号と前記微細遅延部から出力される信号とを入力とする第１NANDゲートと、前記第１NANDゲートの出力信号、前段から出力される出力信号及び前記逆方向リング型遅延部をリセットさせるために用いられるリセットバー信号を入力として前記遅延された内部クロック信号を遅延させるために直列連結した第２及び第３NANDゲートとを含むことを特徴とする。
【００２２】
なお、前記微細遅延手段における遅延時間と前記粗遅延手段における遅延時間との関係は、次の数式１を満足させることを特徴とする。
【数１】
Figure 0004812981
−ここで、τCDは前記粗遅延手段における粗単位遅延時間、τVAR,maxは、前記微細遅延手段における最大微細遅延時間、そしてτFDは、前記微細遅延手段における微細単位遅延時間である−
【００２５】
また、上記の実施形態において、前記出力クロック信号発生手段は、前記逆方向リング型遅延部内の所定の粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、前記第２遅延制御部内の所定の粗遅延選択ロジックの出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記遅延された内部クロック信号を出力させる内部クロック信号出力部とを含むことを特徴とする。
【００２６】
本発明の他の実施形態におけるリングレジスタ制御型遅延固定ループは、内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、前記内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段により遅延されて出力される前記内部クロック信号を粗遅延させるように複数の単位遅延素子をリング型に連結した粗遅延手段と、前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルとを含むことを特徴とする。
【００２７】
上記のリングレジスタ制御型遅延固定ループにおいて、前記微細遅延手段は、最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結された各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部とを含むことを特徴とする。
【００２８】
また、上記のリングレジスタ制御型遅延固定ループにおいて、前記粗遅延手段は、同一特性の粗単位遅延素子の複数個をリング型に接続して前記スキュー直接感知制御手段から入力される前記内部クロック同期信号を前記遅延モデルにおける遅延時間だけ粗遅延させる順方向リング型遅延部と、同一特性の粗単位遅延素子の複数個を使用して前記微細遅延部により遅延されて出力される前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、前記第１遅延制御部からバイパスされた前記制御信号を利用して前記遅延された内部クロック信号を粗遅延させるように前記逆方向リング型遅延部を制御し、前記順方向リング型遅延部内の遅延パルスが何番目の順方向粗遅延段にあるかを格納する第２遅延制御部とを含むことを特徴とする。
【００２９】
また、上記のリングレジスタ制御型遅延固定ループにおいて、前記逆方向リング型遅延部は、複数個の段から構成され、前記各段は、前記第２遅延制御部から出力される信号と前記微細遅延部から出力される信号とを入力とする第１NANDゲートと、前記第１NANDゲートの出力信号、前段から出力される出力信号及び前記逆方向リング型遅延部をリセットさせるために用いられるリセットバー信号を入力として前記遅延された内部クロック信号を遅延させるために直列連結した第２及び第３NANDゲートとを含むことを特徴とする。
【００３０】
また、上記のリングレジスタ制御型遅延固定ループにおいて、前記順方向リング型遅延部は、複数個の段から構成され、前記各段は、前記スキュー直接感知制御手段から出力される前記遅延パルス及び前段の出力信号を入力とする第１NANDゲートと、前記第１NANDゲートの出力信号及び前記スキュー直接感知制御手段から出力される前記内部クロック同期信号を入力とする第２NANDゲートとを含むことを特徴とする。
【００３１】
また、上記のリングレジスタ制御型遅延固定ループにおいて、前記出力クロック信号発生手段は、前記逆方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、前記第２遅延制御部内の所定粗遅延選択ロジックの出力端に接続されて第１論理状態と、前記順方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記遅延された内部クロック信号を出力させる内部クロック信号出力部とを含むことを特徴とする。
【００３２】
さらに、本発明の他の実施形態におけるリングレジスタ制御型遅延固定ループは、内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、外部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力信号を同期させるための制御信号を発生させる位相検出手段と、前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり前記制御信号をバイパスさせる微細遅延手段と、前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段から出力される遅延された内部クロック信号に対する粗遅延を行うように複数の単位遅延素子をリング型に連結した粗遅延手段と、前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルとを含むことを特徴とする。
【００３３】
また、本発明のその他の実施形態におけるリングレジスタ制御型遅延固定ループは、内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、外部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段により遅延されて出力される前記内部クロック信号を粗遅延させるように複数の単位遅延素子をリング型に連結した粗遅延手段と、前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、前記出力クロック信号をフィードバックして所定時間遅延させたフィードバック信号を前記位相検出手段に出力する遅延モデルとを含むことを特徴とする。
【００３４】
さらに、本発明の他の実施形態におけるリングレジスタ制御型遅延固定ループは、内部クロック信号を入力されて同内部クロック信号に同期された信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、前記内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、前記位相検出手段から出力される前記制御信号を利用して前記出力クロック信号を微細遅延させたり前記制御信号をバイパスさせる微細遅延手段と、前記スキュー直接感知制御手段から出力された信号及びパルスと前記微細遅延手段からバイパスされた前記制御信号を利用して粗遅延を行うように複数の単位遅延素子をリング型に連結した粗遅延手段と、前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、前記出力クロック信号をフィードバックして所定時間遅延させたフィードバック信号を前記位相検出手段に出力する遅延モデルとを含むことを特徴とする。
【００３５】
上記の実施形態における前記微細遅延手段は、最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結した各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部とを含むことを特徴とする。
【００３６】
また、上記の実施形態における前記粗遅延手段は、同一特性の粗単位遅延素子の複数個をリング型に接続して前記スキュー直接感知制御手段から入力される前記内部クロック同期信号を前記遅延モデルにおける遅延時間だけ粗遅延させる順方向リング型遅延部と、同一特性の粗単位遅延素子の複数個を使用して前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、前記第１遅延制御部からバイパスされた制御信号を利用して前記内部クロック信号に対して粗遅延を行うように前記逆方向リング型遅延部を制御し、前記順方向リング型遅延部内の遅延パルスが何番目の順方向粗遅延段にあるかを格納する第２遅延制御部とを含むことを特徴とする。
【００３７】
また、上記の実施形態における前記出力クロック信号発生手段は、前記逆方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、前記第２遅延制御部内の所定粗遅延選択ロジックの出力端に接続されて第１論理状態と、前記順方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記内部クロック信号を出力させる内部クロック信号出力部とを含むことを特徴とする。
【００３８】
さらに、上記の実施形態における前記微細遅延手段は、前記微細遅延手段に入力される信号と同期される信号及び前記微細遅延手段に入力される信号を粗単位遅延時間だけ遅延させた信号を入力として、前記粗単位遅延時間を複数個の微細単位遅延時間に分割する位相混合器を有する微細遅延部と、前記位相検出手段の制御信号に応じて前記位相混合器に分割された前記複数個の微細単位遅延時間の中必要な遅延時間を選択する第１遅延制御部とを含むことを特徴とする。
【００３９】
また、上記の実施形態における前記微細遅延手段は、前記微細遅延手段に入力される信号を粗単位遅延時間だけ遅延させるために前記粗遅延手段で用いられる粗単位遅延素子と同じ特性を有する直列連結された複数の粗単位遅延素子を使用することを特徴とする。
【００４２】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
【００４３】
図２は、本発明に係るリングレジスタ制御型遅延固定ループの第１実施の形態のブロック図である。
【００４４】
本発明にかかる遅延固定ループの第１実施の形態は、内部クロック信号(CLKin)と出力クロック信号(CLKout)が遅延モデルを通過してフィードバックされたフィードバッククロック信号の位相を比較検出する位相検出器２１０と、位相検出器から出力されるシフトレフト(SL)あるいはシフトライト(SR)信号を利用して直接微細遅延を行うか、この信号をバイパスさせる微細遅延部２２０と、バイパスされたシフトレフト(SL)あるいはシフトライト(SR)信号を利用して粗遅延を行う複数の単位遅延素子がリング型に連結された粗遅延部２３０と、要求される遅延が発生したかを判断して出力クロック信号CLKoutを発生させる出力クロック信号発生部２４０、及び出力クロック信号をtDMだけ遅延させて出力させる遅延モデル２５０とから構成される。遅延固定がよく行われば、出力クロック信号CLKoutの位相は、位相検出器２１０の基準信号(この場合はCLKin)に比べてtDMだけ先立つことになる。したがって、遅延モデル２５０が有する遅延時間tDMをいくらになるように設計するかによって、所望する出力クロック信号CLKoutの位相が得られる。これはtDM=０の場合も含む。
【００４５】
一方、粗遅延部２３０及び出力クロック信号発生部２４０の一部に対する構成及び動作は、図３(a)ないし図４で、微細遅延部２２０に対する構成及び動作は、図５(a)ないし図５(c)で具体的に述べる。そして、粗遅延部２３０の単位遅延時間は、微細遅延部２２０の単位遅延時間より極めて大きくなっている。
【００４６】
図３(a)は、本発明の第１実施の形態に係る粗遅延部２３０及び出力クロック信号発生部２４０の一部に対する詳細構成図である。
【００４７】
本発明の粗遅延部２３０は、微細遅延部からバイパスされたシフトレフト(SL)あるいはシフトライト(SR)信号に応じて複数個の中一つのみを"H"で出力するリング型に構成された第２遅延制御機２３１と、第２遅延制御機の出力信号に応じて選択された段に遅延された内部クロック信号CLKin#dを出力することによって、粗遅延が開始される６段のNAND-NAND単位遅延素子から構成された逆方向リング型遅延器(２３３)からなる。ここで逆方向リング型遅延器２３３は、NAND-NANDから構成されてHigh-to-High遅延時間やLow-to-Low遅延時間が条件に関係なしに一致するようになっている対称構造を有する。したがって、特別な装置がなくても逆方向リング型遅延器２３３を循環するパルスの幅は、全く変わらない。また、リング型シフトレジスタからなる第２遅延制御機は、図３(b)のようなリング構造を有し、選択信号の循環回数を順方向カウンタ２４１が記録することになる。粗遅延部２３０の動作原理は以下の通りである。
【００４８】
図３(a)に示すように、逆方向リング型遅延器には、遅延された内部クロック信号CLKin#dが共通に連結されており、第２遅延制御機の粗遅延選択ロジックCSL１-CSL６の値に応じて遅延された内部クロック信号CLKin#dが逆方向リング型遅延器２３３内のどの段に進入するかが決定される。すなわち、第２遅延制御機２３１の粗遅延選択ロジックCSL１-CSL６の中一つのみが「H」状態であって、残りは「L」状態である状況下で、逆方向リング型遅延器２３３内の各々の段選択用NANDゲートに連結されている遅延された内部クロック信号CLKin#dは、第２遅延制御機２３１の粗遅延選択ロジックCSLが「H」状態であるもののみ位相反転され、残りの粗遅延選択ロジックCSLは、「L」状態を有することになる。したがって、遅延された内部クロック信号CLKin#dは、第２遅延制御機２３１の粗遅延選択ロジックCSLが「H」状態である場合のみ段選択用NANDゲートを介して位相反転されて逆方向リング型遅延器２３３に進入した後、循環することになる。
【００４９】
例えば、第２遅延制御機２３１の粗遅延選択ロジックの中CSL２のみが「H」状態であるならば、遅延された内部クロック信号CLKin#dは、逆方向リング型遅延器２３３内のCD２に進入した後、引き続き循環することになり、カウンタ比較器の出力信号であるイネーブルバー信号enbが「L」状態に転移すれば、出力クロック信号CLKoutで出力されることになり、この時逆方向カウンタ２４３は、逆方向リング型遅延器２３３内の各段の出力用NANDゲートの入力信号rstbを「L」状態に転移させて逆方向リング型遅延器をリセットさせる。
【００５０】
この後、逆方向カウンタ２４３は、カウント比較器２４５の出力信号enbと逆方向リング型遅延器２３３内の各段の出力用NANDゲートの入力信号rstbを再び「H」状態に転移させ、次の遅延された内部クロック信号CLKin#dが進入することになる。ここで、第２遅延制御機２３１が初期化される場合、第２遅延制御機２３１の粗遅延選択ロジックの中CSL１のみが「H」状態であって、残りは「L」状態を保持する。
【００５１】
一方、第２遅延制御機２３１の動作によって順方向カウンタが計数を増加させるか減少させることは図３(b)及び３(c)を参照しながらさらに具体的に説明する。
【００５２】
図３(b)は、本発明の第１実施の形態に係る第２遅延制御機と順方向カウンタの概念図であって、図３(c)は、本発明の第１実施の形態に係る第２遅延制御機と順方向カウンタの動作原理である。
【００５３】
図３(c)のように、第２遅延制御機の粗遅延選択ロジックCSLの中一つのみ「H」状態に転移し、この「H」状態は、制御信号であるSL#CやSR#Cにより左側か右側のCSLに移動する。図３(b)に示されているように、第２遅延制御機２３１がリング構造であるので、シフトライトSR#C信号が続けて発生すれば、第２遅延制御機２３１の粗遅延選択ロジックCSLの「H」状態は、時計回りの反対方向に回転する。反対にシフトレフトSL#C信号が続けて発生すれば、第２遅延制御機２３１の粗遅延選択ロジックCSLの「H」状態は時計回り方向に回転する。
【００５４】
順方向カウンタ２４１は、第２遅延制御機２３１の粗遅延選択ロジックCSLの「H」状態が循環した回数を記録することになる。すなわち、シフトライトSR#C信号が続けて発生して「H」状態が粗遅延選択ロジックCSL６から粗遅延選択ロジックCSL１に移す時ごとに順方向カウンタ２４１は、カウンタの計数を１ずつ増加させる。反対にシフトレフトSL#C信号が発生して「H」状態が粗遅延選択ロジックCSL１から粗遅延選択ロジックCSL６に移す時ごとに順方向カウンタ２４１はカウンタの計数を１ずつ減少させる。このような方式で順方向カウンタ２４１によって記録された計数は、遅延された内部クロック信号CLKin#dが逆方向リング型遅延器２３３に進入した後、何回転をすべきであるかを示す。
【００５５】
そして、逆方向カウンタ２４３は、逆方向リング型遅延器２３３内のCD１段の出力を観察することによって、遅延された内部クロック信号CLKin#dが逆方向リング型遅延器２３３に進入した後、循環した回数を計数し、カウント比較器２４５は、逆方向カウンタ２４３の計数結果と順方向カウンタ２４１の計数結果とを比較して一致する場合、イネーブルバー信号enbを「L」状態に転移させて内部クロック信号が外部クロック信号CLKoutで出力されるようにする２４７。
【００５６】
図４は、本発明の第１実施の形態に係るタイミング図であって、現在順方向カウンタ２４１の計数された値が２であって、第２遅延制御機２３１の粗遅延選択ロジックCSL１が「H」状態であると仮定した場合である。
【００５７】
上記の仮定は、遅延された内部クロック信号CLKin#dが逆方向リング型遅延器２３３内のCD１から始まって逆方向リング型遅延器２３３を２回回転した後出力すべきであることを意味し、すなわち、遅延された内部クロック信号CLKin#dが１３段の粗単位遅延素子を通過したものだけ(=１３τCD)遅延されるべきであることを意味する。ここでτCDは、粗単位遅延素子１段の遅延時間であり、図４のτRingは、逆方向リング型遅延器２３３を一回り回転することに必要な遅延時間である。したがってこの実施の形態では、逆方向リング型遅延器２３３が６段の粗単位遅延素子から構成されているので、τRing = ６τCDとなる。
【００５８】
第２遅延制御機２３１の粗遅延選択ロジックCSL１が「H」状態であるので、遅延された内部クロック信号CLKin#dの「H」パルスは、逆方向リング型遅延器２３３内のCD１に「L」パルスに転移しながら進入する。粗単位遅延時間τCDの時間遅延後、逆方向リング型遅延器２３３内のCD１を出た後逆方向リング型遅延器２３３内のCD６に入るが、この時逆方向リング型遅延器２３３内のCD１の出力outbノードに表われた「L」パルスが逆方向カウンタ２４３の計数を１に増加させる。
【００５９】
また、この「L」パルスは、再び逆方向リング型遅延器２３３を時計回り方向に循環するので、１回転後、逆方向リング型遅延器２３３内のCD１の出力outbノードにまた「L」パルスが逆方向カウンタ２４３の計数を増加させて循環回数２を記録することになる。このようになれば、逆方向カウンタ２４３の計数と順方向カウンタ２４１の計数とが一致するので、カウント比較器２４５は、次に現れる逆方向リング型遅延器２３３内のCD１の出力outbノードの「L」パルスが出て行くことができるように、適当な時点でイネーブルバー信号enbを「L」状態に転移させる。したがって、次の「L」パルスは、出力クロック信号CLKoutで出力されることになり、逆方向カウンタ２４３、カウント比較器２４５及び逆方向リング型遅延器２３３は、全てリセットされた後同じ過程を繰り返すことになる。
【００６０】
出力クロック信号CLKoutは、結局遅延された内部クロック信号CLKin#dが逆方向リング型遅延器２３３内のCD１を経た後、２回のリング循環により作られるので、総１３τCDだけ遅延されることが分かる。この遅延量は、位相検出器２１０の出力信号により第２遅延制御機２３１の粗遅延選択ロジックCSLの「H」状態が左右に転移するによって、増えるか減ることになる。
【００６１】
以上で分かるように、必要な時間遅延量が増えれば、それだけ循環回数のみ増やせば良いので、少ない段数のリング遅延とカウンタのみでとても長い時間遅延に対応できるようになって必要な回路面積を減らすことができる。
【００６２】
本発明の遅延固定ループが初期化される時には、位相検出器２１０の出力信号は、第１遅延制御機２２３から第２遅延制御機２３１にバイパスされて粗遅延を行い、粗遅延が完了すれば、この出力信号を利用して微細遅延を行うことになる。
【００６３】
図５(a)は、本発明の第１実施の形態に係る微細遅延部２２０及び粗遅延部２３０の一部に対する詳細構成図であって、微細遅延器２２１は、３段の微細単位遅延素子から構成される。また、図５(b)は、本発明の第１実施の形態に係る第１遅延制御機２２３と第２遅延制御機２３１の動作原理説明図であって、図５(c)は、本発明の第１実施の形態に係る微細遅延器における全体遅延時間の説明図である。
【００６４】
第１遅延制御機２２３の出力である微細遅延選択ロジックFSL１-３は、キャパシタンス負荷(１C-３C)を内部クロック信号CLKin電波経路に連結するスイッチを制御する。微細遅延選択ロジックFSL１-３が「H」状態になれば、スイッチが連結され該当するキャパシタンス負荷が加えられただけ内部クロック信号CLKin信号は遅延される。三つの微細遅延選択ロジックFSLが全て「L」状態であるならば、全スイッチが切れてキャパシタンス負荷は全く加えられない。この時内部クロック信号CLKinは、二つのインバータ遅延を経た後、遅延された内部クロック信号CLKin#dで出力されて粗遅延部２３０に供給される。すなわち、この場合の全ての遅延は粗遅延のみによって発生する。
【００６５】
まず、微細遅延選択ロジックFSL１が「H」状態に転移すれば、キャパシタンス負荷１Cが内部クロック信号CLKinに加えれレルのでそれだけの時間遅延が発生し、この時間遅延量をτFDという(図５(b)の最上段)。第２遅延制御機２３１の粗遅延選択ロジックCSL２が「H」状態とした時、位相検出器２１０によりシフトライトが発生すれば、微細遅延選択ロジックFSL１の「H」状態は、微細遅延選択ロジックFSL２に移す。この時第２遅延制御機２３１の粗遅延選択ロジックCSLには変化がない。これによって微細遅延器２２１ではキャパシタンス負荷C２が加えられるので追加遅延量は２τFDとなって以前より１τFDが増加したものである(図５(b)の二番目の段)。
【００６６】
同様に、位相検出器２１０によりシフトライトがもう一度発生すれば、微細遅延選択ロジックFSL２の「H」状態は、微細遅延選択ロジックFSL３に移されてキャパシタンス負荷C３により３τFDだけの遅延量が増加し、この時もやはり以前より１τFDが増加する。一方第２遅延制御機２３１の粗遅延選択ロジックCSLには変化がない(図５(b)の三番目の段)。
【００６７】
位相検出器２１０によりもう一度シフトライトが発生すれば、微細遅延器２２１ではこれ以上転移する所がないので、微細遅延選択ロジックFSLは、全部「L」状態に転移しながら第２遅延制御機２３１の粗遅延選択ロジックCSL２の「H」状態が粗遅延選択ロジックCSL３に転移する。もちろんこの過程は第１遅延制御機２２３が位相検出器２１０から入力されるシフトライト信号SRを第２遅延制御機２３１にバイパスさせることによって進行される(図５(b)の四番目の段)。この場合は、粗単位遅延時間τCDだけが増加したことであるが、もしτCD=４τFDとなるように設計すれば、微細遅延選択ロジックFSL３が「H」状態である時に比べて１τFDだけ遅延量が追加される。こういう方式で微細遅延部２２０における微細遅延と粗遅延部２３０における粗遅延を相互関連させれば、１τFDだけずつ追加遅延させることができる。
【００６８】
次に、微細遅延選択ロジックFSLは、全部「L」状態であり、粗遅延選択ロジックCSL３が「H」状態で(図５(b)の四番目の段)、もし位相検出器２１０からシフトレフト信号SLが入力されれば、微細遅延部２２０では、時間遅延量を減少させる所がないので、第１遅延制御機２２３は、粗遅延選択ロジックCSL３の「H」状態をCSL２に転移させ、微細遅延選択ロジックFSL３を「H」状態にする。粗単位遅延時間τCD(=４τFD)が一つ減り、３τFDが足されたので、実際減少した遅延量は、１τFDである(図５(b)の三番目の段)。もし位相検出器２１０からもう一度シフトレフト信号SLが入力されれば、粗遅延選択ロジックCSLには変化がなく、微細遅延選択ロジックのみ「H」状態がFSL３からFSL２に転移されて１τFDだけ遅延量が減ることになる(図５(b)の二番目の段)。
【００６９】
以上のように微細遅延部２２０における微細遅延と粗遅延部２３０における粗遅延を相互関連させれば、常に一回に１τFDだけの遅延量を足したり引くことができるようになって、ジッタを１τFD程度に減らすことができるようになる。したがって微細単位遅延時間を減らすほどさらに小さいジッタが得られる。
【００７０】
以下では、図５(c)に示した微細遅延部２２０における全体遅延時間を説明する。
【００７１】
微細遅延器２２１における全体遅延時間は、[固定遅延時間(τFIX)+可変遅延時間(τVAR)]となる。ここで、固定遅延時間τFIXは、固定された遅延時間であって、本発明の一実施の形態例では二つのインバータによる遅延時間である。
【００７２】
一方、粗単位遅延時間τCDと微細遅延部２２０における最大微細遅延時間τVAR、maxとの好ましい関係は、次の数式５と同様である。
【００７３】
【数５】
Figure 0004812981
【００７４】
また、可変遅延時間τVARは、数式６を満足する。
【００７５】
【数６】
Figure 0004812981
【００７６】
ここで、mは、微細遅延器の段数０≦m≦Nである場合、
【００７７】
【数７】
Figure 0004812981
【００７８】
である。
【００７９】
もし数式５に満足できないように設計された場合、全体ジッタは微細単位遅延時間τFDではなく、
【００８０】
【数８】
Figure 0004812981
【００８１】
により決められる。すなわち、全体ジッタは、微細単位遅延時間τFDと
【００８２】
【数９】
Figure 0004812981
【００８３】
の中でより大きい方により決められる。
【００８４】
図６は、本発明の第２実施の形態に係るリングレジスタ制御型遅延固定ループブロック図であって、第１実施の形態にスキュー直接感知制御機２６０と順方向リング型遅延器２３５が付加されたものである。
【００８５】
スキュー直接感知制御機２６０は、シンクラナスミラーディレイ技法(synchronous mirror delay、以下「SMD」という)により２サイクル内に固定させることが可能である。SMDは、二つのミラーディレイライン(mirror delay line)から構成され、制御するためのレジスタアレイが必要である。二つのミラーディレイラインの中いずれか一つは順方向ディレイライン(forward delay line)、他の一つは逆方向ディレイライン(backward delay line)と呼ぶ。レジスタ制御型遅延固定ループは、本来一つのディレイライン(delay line)と制御のためのシフトレジスタアレイを有しているので順方向ディレイライン(forward delay line)のみ追加すれば、SMDのような機能をすることができる。
【００８６】
本発明の第２実施の形態に係るリングレジスタ制御型遅延固定ループでは、既に粗遅延を行う逆方向リング型遅延器２３３とリング構造のシフトレジスタからなる第２遅延制御機２３１を備えているので、順方向リング型遅延器２３５を追加してスキュー直接感知を可能にする。
【００８７】
図７(a)は、本発明の第２実施の形態に係る粗遅延部２３０及び出力クロック発生部２４０の一部に対する詳細構成図であって、図７(b)は、本発明の第２実施の形態に係るスキュー直接感知制御機２６０の詳細構成図であって、図７(c)は、本発明の第２実施の形態に係る順方向リング型遅延器と順方向カウンタの動作波形図であって、以下では、スキュー直接感知に対する動作を説明する。
【００８８】
最初の内部クロック信号CLKinがD F/F２６１のキャリー(C)に入力される瞬間、ストップバー信号stopbは「H」信号を出力し、スタートバー信号startbは、ストップバー信号stopbより遅延モデル２６３での遅延時間tDMだけ遅延され位相反転２６５されてパルス発生器「L」パルスで出力される。すなわち、スタートバー信号startbは、一定時間のみ「L」状態を保持し再び「H」状態の信号を出力させる。ここで、遅延モデル２６３における遅延時間tDMは、遅延モデル２５０における遅延時間tDMと同一である。
【００８９】
一方、スタートバー信号startbが順方向リング型遅延器２３５内の順方向粗遅延端FCD１に進入して循環することになれば、次の内部クロック信号CLKinが入力されてストップバー信号stopbが「L」状態に転移する時までFcnt１bにより順方向カウンタ２４１は、循環回数を記録することになり、第２遅延制御機２３１には順方向リング型遅延器２３５内の何番目の順方向粗遅延端FCDまで「L」パルスが伝達されたか格納される。このようにすることによって、遅延モデル２６３における遅延時間tDMが順方向リング型遅延器２３５における[何回り+いくつの順方向粗遅延段FCD]に該当するか記録される。図７(c)の例は、順方向リング型遅延器２３５を２回転したものを示す。
【００９０】
このように、まずtCK-tDMという時間が順方向リング型遅延器２３５における[何回り+いくつの順方向順方向粗遅延段FCD]に該当しているかが分かれば、逆方向リング型遅延器２３３を介してそれだけの粗遅延を行い、以後粗遅延と微細遅延とを相互関連付けて行うことになる。逆方向リング型遅延器における粗遅延と微細遅延部における微細遅延とは、第１実施の形態での動作と同一であるのでここでは説明を省略することにする。
【００９１】
大慨順方向リング型遅延器による粗遅延は始めに一回行われ、これ以上行われないし、逆方向リング型遅延器における粗遅延と微細遅延部における微細遅延との相互関係による固定が行われるが、一回以上行われても問題にはならない。
【００９２】
図８は、本発明の第２実施の形態に係る全体動作シミュレーション波形の一例示図である。
【００９３】
順方向リング型遅延器などを利用してスキュー直接感知を行い、以後逆方向リング型遅延器などを利用して粗遅延による固定を行い、最後に微細遅延部を介した微細遅延による固定を行うことを示す。
【００９４】
図９は、本発明の第２実施の形態に係る遅延固定時間とジッタを示すシミュレーション結果波形図である。
【００９５】
二つの周波数に対する遅延固定時間が１５サイクル程度としかならないことが分かる。微細単位遅延時間τFDが小さくなれば、全体遅延固定時間はもう少し所要されるが、粗遅延による遅延固定時間は変化しない。また、このシミュレーションの場合、全体ジッタは５０psec程度である。
【００９６】
図１０は、本発明の第３実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【００９７】
第３実施の形態は、第２実施の形態の構成と同一であるが、位相検出器２１０に入力される信号として内部クロック信号CLKinを使用せず、外部クロック信号(External CLK)を使用するという点が相異なる。このようにする場合、遅延モデル２５０にバッファであるクロックレシーバー(CLK Receiver)に対する遅延を考慮しなくても良いので、温度/工程/電圧変化に対してさらに正確に動作できる。
【００９８】
図１１は、本発明の第４実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【００９９】
第４実施の形態は、第２実施の形態の構成と大部分同一であるが、微細遅延部の位置が移されたことと外部クロック信号External CLKを位相検出器の入力信号に使用するという点が異なり、同じ原理として動作することが可能である。
【０１００】
図１２は、本発明の第５実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【０１０１】
第５実施の形態は、第４実施の形態の構成と大部分同一であるが、内部クロック信号CLKinを位相検出器の入力信号に使用するという点が異なり、動作原理は同一である。
【０１０２】
図１３(a)は、本発明に係るリングレジスタ制御型遅延固定ループにおける微細遅延器の他の実施の形態構成図であって、図１３(b)は、図１３(a)の微細遅延器内の位相混合器入出力信号のタイミング図である。
【０１０３】
微細遅延器１２２１内の位相混合器は、位相が異なる二つの入力信号(in１は、内部クロック信号CLKin、in２は、内部クロック信号CLKinより粗単位遅延時間τCDだけ遅延された信号)を受けて二つの入力信号の位相差内に入いる信号を出力する装置である。図１３(a)のように、論理素子を適切に使用して二つの入力信号が粗単位遅延時間τCDだけ位相差を有するようにする場合、位相混合器の出力は、図１３(b)と同様である。出力信号は、制御信号によって粗単位遅延時間τCDをN等分した位相を有し得るし、常にτVAR、max=τCD関係が成り立つので本発明が必要とする微細遅延器に非常に好適である。
【０１０４】
本発明の技術思想は、上記好ましい実施の形態によって具体的に記述されたが、上記した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施の形態が可能であることを理解されるべきである。
【０１０５】
【発明の効果】
上述のようになされる本発明によると、簡単かつ小さい面積、低い消耗電力、優れたジッタ特性、そして速い遅延固定時間を有する遅延固定ループを提供することができる。
【図面の簡単な説明】
【図１】 従来の技術に係るDDR SDRAMのレジスタ制御型DLLのブロック図である。
【図２】 本発明に係るリングレジスタ制御型遅延固定ループの第１実施の形態ブロック図である。
【図３（ａ）】 本発明の第１実施の形態に係る粗遅延部及び出力クロック信号発生部の一部に対する詳細構成図である。
【図３（ｂ）】 本発明の第１実施の形態に係る第２遅延制御機と順方向カウンタの概念図である。
【図３（ｃ）】 本発明の第１実施の形態に係る第２遅延制御機と順方向カウンタの動作原理説明図である。
【図４】 本発明の第１実施の形態に係るタイミング図である。
【図５（ａ）】 本発明の第１実施の形態に係る微細遅延部及び粗遅延部の一部に対する詳細構成図である。
【図５（ｂ）】 本発明の第１実施の形態に係る第１遅延制御機と第２遅延制御機の動作原理説明図である。
【図５（ｃ）】 本発明の第１実施の形態に係る微細遅延器における全体遅延時間説明図である。
【図６】 本発明に係るリングレジスタ制御型遅延固定ループの第２実施の形態ブロック図である。
【図７（ａ）】 本発明の第２実施の形態に係る粗遅延部及び出力クロック発生部の一部に対する詳細構成図である。
【図７（ｂ）】 本発明の第２実施の形態に係るスキュー直接感知制御機の詳細構成図である。
【図７（ｃ）】 本発明の第２実施の形態に係る順方向リング型遅延器と順方向カウンタの動作波形図である。
【図８】 本発明の第２実施の形態に係る全体動作シミュレーション波形の一例示図である。
【図９】 本発明の第２実施の形態に係る遅延固定時間とジッタを示すシミュレーション結果波形図である。
【図１０】 本発明の第３実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【図１１】 本発明の第４実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【図１２】 本発明の第５実施の形態に係るリングレジスタ制御型遅延固定ループブロック図である。
【図１３（ａ）】 本発明に係るリングレジスタ制御型遅延固定ループにおける微細遅延器の他の実施の形態構成図である。
【図１３（ｂ）】 図１３(a)の微細遅延器内の位相混合器入出力信号のタイミング図である。
【符号の説明】
２１０...位相検出器、２２０...微細遅延部、２２１、１２２１...微細遅延器、２２３...第１遅延制御機、２３０...粗遅延部、２３１...第２遅延制御機、２３３...逆方向リング型遅延器、２３５...順方向リング型遅延器、２４０...出力クロック信号発生部、２４１...順方向カウンタ、２４３...逆方向カウンタ、２４５...カウント比較器、２５０...遅延モデル、２６０...スキュー直接感知制御部、２６１...Dフリップフロップ、２６３...遅延モデル、２６５...インバータ、２６７...パルス発生器

Claims (26)

  1. 内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生する位相検出手段と、
    前記位相検出手段から出力される制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、
    前記微細遅延手段からバイパスされた前記制御信号を利用して同微細遅延手段により遅延されて出力される前記内部クロック信号を粗(coarse)遅延させるように複数の粗単位遅延素子をリング型に連結した粗遅延手段と、
    前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、
    前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルと
    を備えることを特徴とするリングレジスタ制御型遅延固定ループ。
  2. 前記微細遅延手段は、
    最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタのうち一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、
    前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結された各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部と
    を含むことを特徴とする請求項１に記載のリングレジスタ制御型遅延固定ループ。
  3. 前記粗遅延手段は、
    同一特性の粗単位遅延素子の複数個を使用して前記微細遅延部により遅延されて出力される前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、
    前記第１遅延制御部からバイパスされた前記制御信号を利用して前記遅延された内部クロック信号を粗遅延させるように前記逆方向リング型遅延部を制御する第２遅延制御部と
    を含むことを特徴とする請求項２に記載のリングレジスタ制御型遅延固定ループ。
  4. 前記逆方向リング型遅延部は、複数個の段から構成され、
    前記各段は、
    前記第２遅延制御部から出力される信号と前記微細遅延部から出力される信号とを入力とする第１NANDゲートと、
    前記第１NANDゲートの出力信号、前段から出力される出力信号及び前記逆方向リング型遅延部をリセットさせるために用いられるリセットバー信号を入力として前記遅延された内部クロック信号を遅延させるために直列連結した第２及び第３NANDゲートと
    を含むことを特徴とする請求項３に記載のリングレジスタ制御型遅延固定ループ。
  5. 前記微細遅延手段における遅延時間と前記粗遅延手段における遅延時間との関係は次の数式１
    Figure 0004812981
    −ここで、τCDは前記粗遅延手段における粗単位遅延時間、τVAR,maxは、前記微細遅延手段における最大微細遅延時間、そしてτFDは、前記微細遅延手段における微細単位遅延時間である−
    を満足させることを特徴とする請求項３または４に記載のリングレジスタ制御型遅延固定ループ。
  6. 前記出力クロック信号発生手段は、
    前記逆方向リング型遅延部内の所定の粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、
    前記第２遅延制御部内の所定の粗遅延選択ロジックの出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、
    前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記遅延された内部クロック信号を出力させる内部クロック信号出力部と
    を含むことを特徴とする請求項３または４に記載のリングレジスタ制御型遅延固定ループ。
  7. 内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、
    前記内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、
    前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、
    前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段により遅延されて出力される前記内部クロック信号を粗遅延させるように複数の単位遅延素子をリング型に連結した粗遅延手段と、
    前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、
    前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルと
    を含むことを特徴とするリングレジスタ制御型遅延固定ループ。
  8. 内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、
    外部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、
    前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり同制御信号をバイパスさせる微細遅延手段と、
    前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段により遅延されて出力される前記内部クロック信号を粗遅延させるように複数の単位遅延素子をリング型に連結した粗遅延手段と、
    前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、
    前記出力クロック信号をフィードバックして所定時間遅延させたフィードバック信号を前記位相検出手段に出力する遅延モデルと
    を含むことを特徴とするリングレジスタ制御型遅延固定ループ。
  9. 前記微細遅延手段は、
    最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、
    前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結された各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部と
    を含むことを特徴とする請求項７または８に記載のリングレジスタ制御型遅延固定ループ。
  10. 前記粗遅延手段は、
    同一特性の粗単位遅延素子の複数個をリング型に接続して前記スキュー直接感知制御手段から入力される前記内部クロック同期信号を前記遅延モデルにおける遅延時間だけ粗遅延させる順方向リング型遅延部と、
    同一特性の粗単位遅延素子の複数個を使用して前記微細遅延部により遅延されて出力される前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、
    前記第１遅延制御部からバイパスされた前記制御信号を利用して前記遅延された内部クロック信号を粗遅延させるように前記逆方向リング型遅延部を制御し、前記順方向リング型遅延部内の遅延パルスが何番目の順方向粗遅延段にあるかを格納する第２遅延制御部と
    を含むことを特徴とする請求項９に記載のリングレジスタ制御型遅延固定ループ。
  11. 前記逆方向リング型遅延部は、複数個の段から構成され、
    前記各段は、
    前記第２遅延制御部から出力される信号と前記微細遅延部から出力される信号とを入力とする第１NANDゲートと、
    前記第１NANDゲートの出力信号、前段から出力される出力信号及び前記逆方向リング型遅延部をリセットさせるために用いられるリセットバー信号を入力として前記遅延された内部クロック信号を遅延させるために直列連結した第２及び第３NANDゲートと
    を含むことを特徴とする請求項１０に記載のリングレジスタ制御型遅延固定ループ。
  12. 前記順方向リング型遅延部は、複数個の段から構成され、
    前記各段は、
    前記スキュー直接感知制御手段から出力される前記遅延パルス及び前段の出力信号を入力とする第１NANDゲートと、
    前記第１NANDゲートの出力信号及び前記スキュー直接感知制御手段から出力される前記内部クロック同期信号を入力とする第２NANDゲートと
    を含むことを特徴とする請求項１０に記載のリングレジスタ制御型遅延固定ループ。
  13. 前記微細遅延手段における遅延時間と前記粗遅延手段における遅延時間との関係は、次の数式２
    Figure 0004812981
    −ここで、τCDは、前記粗遅延手段における粗単位遅延時間、τVAR,maxは、前記微細遅延手段における最大微細遅延時間、そしてτFDは、前記微細遅延手段における微細単位遅延時間である−
    を満足させることを特徴とする請求項１０ないし１２のいずれかに記載のリングレジスタ制御型遅延固定ループ。
  14. 前記出力クロック信号発生手段は、前記逆方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、
    前記第２遅延制御部内の所定粗遅延選択ロジックの出力端に接続されて第１論理状態と、前記順方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、
    前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記遅延された内部クロック信号を出力させる内部クロック信号出力部と
    を含むことを特徴とする請求項１３に記載のリングレジスタ制御型遅延固定ループ。
  15. 前記微細遅延手段は、
    最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、
    前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結した各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部と
    を含むことを特徴とする請求項１４に記載のリングレジスタ制御型遅延固定ループ。
  16. 内部クロック信号を入力されて同内部クロック信号に同期された内部クロック同期信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、
    外部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、
    前記位相検出手段から出力される前記制御信号を利用して前記内部クロック信号を微細遅延させたり前記制御信号をバイパスさせる微細遅延手段と、
    前記スキュー直接感知制御手段から出力された前記内部クロック同期信号及び前記遅延パルスと前記微細遅延手段からバイパスされた前記制御信号を利用して前記微細遅延手段から出力される遅延された内部クロック信号に対する
    粗遅延を行うように複数の単位遅延素子をリング型に連結した粗遅延手段と、
    前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、
    前記出力クロック信号をフィードバックして所定時間遅延させたフィーバック信号を前記位相検出手段に出力する遅延モデルと
    を含むことを特徴とするリングレジスタ制御型遅延固定ループ。
  17. 内部クロック信号を入力されて同内部クロック信号に同期された信号と遅延モデルにおける遅延時間だけ遅延されたパルス(遅延パルス)を出力するスキュー直接感知制御手段と、
    前記内部クロック信号と出力クロック信号との位相を比較して、前記内部クロック信号と出力クロック信号を同期させるための制御信号を発生させる位相検出手段と、
    前記位相検出手段から出力される前記制御信号を利用して前記出力クロック信号を微細遅延させたり前記制御信号をバイパスさせる微細遅延手段と、
    前記スキュー直接感知制御手段から出力された信号及びパルスと前記微細遅延手段からバイパスされた前記制御信号を利用して粗遅延を行うように複数の単位遅延素子をリング型に連結した粗遅延手段と、
    前記粗遅延手段における粗遅延が要求されるだけ発生した場合、前記出力クロック信号を発生させる出力クロック信号発生手段と、
    前記出力クロック信号をフィードバックして所定時間遅延させたフィードバック信号を前記位相検出手段に出力する遅延モデルと
    を含むことを特徴とするリングレジスタ制御型遅延固定ループ。
  18. 前記微細遅延手段は、
    最低キャパシタンスを有するキャパシタによる遅延時間に線形比例する複数個のキャパシタの中一つを前記内部クロック信号線に選択的に接続して微細遅延を行う微細遅延部と、
    前記位相検出手段から出力される前記制御信号を利用して前記微細遅延部内の前記キャパシタとそれぞれ直列に連結した各スイッチの接続を制御したり前記制御信号をバイパスさせる第１遅延制御部と
    を含むことを特徴とする請求項１６または１７に記載のリングレジスタ制御型遅延固定ループ。
  19. 前記粗遅延手段は、
    同一特性の粗単位遅延素子の複数個をリング型に接続して前記スキュー直接感知制御手段から入力される前記内部クロック同期信号を前記遅延モデルにおける遅延時間だけ粗遅延させる順方向リング型遅延部と、
    同一特性の粗単位遅延素子の複数個を使用して前記内部クロック信号を粗遅延させる逆方向リング型遅延部と、
    前記第１遅延制御部からバイパスされた制御信号を利用して前記内部クロック信号に対して粗遅延を行うように前記逆方向リング型遅延部を制御し、前記順方向リング型遅延部内の遅延パルスが何番目の順方向粗遅延段にあるかを格納する第２遅延制御部と
    を含むことを特徴とする請求項１８に記載のリングレジスタ制御型遅延固定ループ。
  20. 前記逆方向リング型遅延部は、複数個の段から構成され、
    前記各段は、
    前記第２遅延制御部から出力される信号と前記内部クロック信号とを入力とする第１NANDゲートと、
    前記第１NANDゲートの出力信号、前段から出力される出力信号及び前記逆方向リング型遅延部をリセットさせるために用いられるリセットバー信号を入力として、前記内部クロック信号を遅延させる直列連結された第２及び第３NANDゲートと
    を含むことを特徴とする請求項１９に記載のリングレジスタ制御型遅延固定ループ。
  21. 前記順方向リング型遅延部は、複数個の段から構成され、
    前記各段は、
    前記スキュー直接感知制御手段から出力される前記遅延パルス及び前段の出力信号を入力とする第１NANDゲートと、
    前記第１NANDゲートの出力信号及び前記スキュー直接感知制御手段から出力される前記内部クロック同期信号を入力とする第２NANDゲートと
    を含むことを特徴とする請求項２０に記載のリングレジスタ制御型遅延固定ループ。
  22. 前記微細遅延手段における遅延時間と前記粗遅延手段における遅延時間との関係は、次の数式３
    Figure 0004812981
    −ここで、τCDは、前記粗遅延手段における粗単位遅延時間、τVAR,maxは、前記微細遅延手段における最大微細遅延時間、そしてτFDは、前記微細遅延手段における微細単位遅延時間である−
    を満足させることを特徴とする請求項１９ないし２１のいずれかに記載のリングレジスタ制御型遅延固定ループ。
  23. 前記出力クロック信号発生手段は、前記逆方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する逆方向カウンタと、
    前記第２遅延制御部内の所定粗遅延選択ロジックの出力端に接続されて第１論理状態と、前記順方向リング型遅延部内の所定粗単位遅延素子の出力端に接続されて第１論理状態を検出及び計数する順方向カウンタと、
    前記逆方向カウンタに計数された値と前記順方向カウンタに計数された値とが一致する場合、前記逆方向リング型遅延部を通過した前記内部クロック信号を出力させる内部クロック信号出力部と
    を含むことを特徴とする請求項２２に記載のリングレジスタ制御型遅延固定ループ。
  24. 前記微細遅延手段は、
    前記微細遅延手段に入力される信号と同期される信号及び前記微細遅延手段に入力される信号を粗単位遅延時間だけ遅延させた信号を入力として、前記粗単位遅延時間を複数個の微細単位遅延時間に分割する位相混合器を有する微細遅延部と、
    前記位相検出手段の制御信号に応じて前記位相混合器に分割された前記複数個の微細単位遅延時間の中必要な遅延時間を選択する第１遅延制御部と
    を含むことを特徴とする請求項１、７、８、１６及び１７のいずれかに記載のリングレジスタ制御型遅延固定ループ。
  25. 前記微細遅延部は、
    前記微細遅延手段に入力される信号を粗単位遅延時間だけ遅延させるために前記粗遅延手段で用いられる粗単位遅延素子と同じ特性を有する直列連結された複数の粗単位遅延素子を使用することを特徴とする請求項２４に記載のリングレジスタ制御型遅延固定ループ。
  26. 前記遅延モデルにおける出力クロック信号を遅延させるための所定時間は、０より大きいか同じであることを特徴とする請求項１、７、８、１６及び１７に記載のリングレジスタ制御型遅延固定ループ。
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