KR100414873B1 - 강유전체 메모리소자의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터 제조 공정으로 인한 단차를 감소시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것으로, 반도체기판 상부에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 패터닝하여 캐패시터 영역을 오픈시키는 단계, 상기 오픈된 캐패시터 영역을 일부 채우는 형태가 되도록 선택적 화학기상증착법을 이용하여 하부전극을 증착하는 단계, 상기 하부전극을 포함한 절연막 상에 강유전체 박막을 형성하는 단계, 상기 절연막의 표면과 동일한 높이가 되도록 상기 강유전체 박막을 선택적으로 제거하여 상기 캐패시터 영역의 상기 하부전극 상에 상기 강유전체 박막을 매립시키는 단계, 및 상기 강유전체 박막 상에 상부전극을 형성하는 단계를 포함하므로써, 본 발명은 오픈된 하부전극 영역에 매립되는 구조로 하부전극/강유전체박막을 형성하므로써 상부전극만의 단차가 발생되기 때문에 후속 평탄화 공정을 생략할 수 있고, 통상 평판 강유전체 캐패시터 구조에서 강유전체를 패터닝하여 식각할 때 발생하는 캐패시터 측면의 식각 손실을 줄여 강유전체의 신뢰성을 높일 수 있다.
Description
본 발명은 강유전체 메모리 소자와 로직소자를 병합한 반도체 소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리 소자와 로직소자간 단차를 개선시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
이러한 FeRAM을 로직(Logic) 소자와 병합한 강유전체메모리-로직 복합 소자(Merged FeRAM Logic; MFeL)의 경우, 로직소자의 후공정이 일반적인 메모리 공정보다 작은 디자인룰을 갖기 때문에 캐패시터를 형성한 후 캐패시터가 형성되는 부분과 로직소자 사이에 단차가 크게 발생할 수 있다.
이러한 문제점을 해결하기 위해 평탄화 공정을 주로 이용한다.
도 1은 종래기술에 따라 제조된 강유전체메모리-로직 복합소자를 도시한 도면이다.
도 1에 도시된 바와 같이, 종래 강유전체메모리-로직 복합소자의 제조 방법은, 먼저 반도체기판(11)의 소정 부분에 메모리 영역(Ⅰ)과 로직영역(Ⅱ)간 분리를위한 필드산화막(FOX)(12)을 형성한 후, 반도체기판(11)상에 제 1 폴리실리콘(P1)을 증착 및 패터닝하여 다수의 워드라인(13)을 형성한다.
다음으로, 워드라인(13)을 마스크로 이용한 고농도 불순물의 이온주입으로 반도체기판(11)에 다수의 소스/드레인(14)을 형성하고, 반도체기판(11)의 전면에 제 1 층간절연막(15)을 형성한다. 이 때, 소스/드레인 및 워드라인은 메모리 영역 및 로직영역에 모두 형성되며, 워드라인(13)의 양측벽에는 측벽스페이서가 형성되며, 소스/드레인은 LDD(Lightly Doped Drain) 구조로 형성된다.
다음으로, 메모리 영역(Ⅰ)에 메모리 소자의 제조 공정을 진행하는데, 소자 전면에 제 1 층간절연막(15)을 형성한 후, 제 1 층간절연막(15)을 선택적으로 패터닝하여 다수의 소스/드레인(14) 중 어느 한 부분을 노출시키는 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀을 포함한 전면에 제 2 폴리실리콘(P2)을 증착 및 패터닝하여 비트라인(16)을 형성한다.
계속해서, 비트라인(16)을 포함한 전면에 제 2 층간절연막(17)을 형성한 후, 제 2 층간절연막(17)을 선택적으로 패터닝하여 비트라인(16)에 접속된 부분을 제외한 메모리 영역(Ⅰ)의 소스/드레인(16)을 노출시키는 플러그 콘택홀을 형성한 다음, 플러그 콘택홀에 매립되는 폴리실리콘플러그(18)를 형성한다.
이와 같은 폴리실리콘플러그의 형성 방법은, 통상적으로 제 3 폴리실리콘(P3)을 증착하고 리세스 에치백하여 플러그 콘택홀의 소정 깊이까지 매립되는 폴리실리콘플러그(18)를 형성한다.
폴리실리콘플러그(18)상에 배리어메탈의 구조를 형성할 수 있는데, 전면에티타늄(Ti)을 증착하고 열처리하므로써 폴리실리콘 플러그(18)의 실리콘(Si)과 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(18)상에 TiSi2을 형성한다. 여기서, TiSi2는 폴리실리콘플러그(18)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다. 그리고, TiSi2상에 TiN을 형성한 후, 플러그 콘택홀에 완전히 매립되도록 TiN을 화학적기계적연마(CMP)하여 폴리실리콘플러그(18)의 상부에 TiSi2/TiN의 적층 구조를 갖는 배리어메탈(Barrier metal)을 형성한다.
계속해서, 폴리실리콘플러그(18)를 포함한 제 2 층간절연막(17)상에 하부전극(19), 강유전체 박막(20), 상부전극(21)을 적층한 다음, 순차적으로 건식 식각하여 캐패시터를 완성한다.
다음으로, 전면에 제 3 층간절연막(22)을 증착한 후, 제 3 층간절연막(22)을 선택적으로 식각하여 캐패시터의 상부전극(21)이 노출되는 배선용 콘택홀을 형성하고, 그리고 제 3 층간절연막(22), 제 2 층간절연막(17) 및 제 1 층간절연막(15)을 순차적으로 식각하여 로직영역(Ⅱ)의 소스/드레인(14)이 노출되는 배선용 콘택홀을 형성한다. 계속해서, 각 콘택홀을 통해 상부전극(21), 로직 영역(Ⅱ)의 소스/드레인(14)에 접속되는 금속배선(23a, 23b)을 형성한다.
상술한 것처럼, COB(Capacitor On Bitline) 구조를 사용하는 고밀도 강유전체 메모리 소자의 경우에는 폴리실리콘으로 형성되는 플러그 상에 캐패시터가 형성된다.
그러나, 캐패시터를 형성하기 위한 건식 식각시, 강유전체박막(20)은 경사진형태로 식각되어 강유전체 박막의 두께를 높게 하는데 어렵고, 캐패시터의 크기를 줄이는데 한계가 있다.
그리고, 건식 식각시, 발생하는 식각 손실로 인해 강유전 성질이 저하될 가능성이 많고 캐패시터가 형성된 후 하부전극, 강유전체 박막과 상부전극의 적층두께만큼의 단차가 캐패시터 부분과 캐패시터를 제외한 부분 사이에 발생되어 후공정에서 평탄화 공정이 반드시 진행되어야 하는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부전극 건식식각의 어려움을 극복하고 건식식각으로 인한 손실을 방지하고 강유전체박막의 두께 균일도를 확보하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 강유전체 메모리-로직 복합 소자의 구조 단면도,
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 강유전체메모리-로직 복합 소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3b는 본 발명의 제 2 실시예에 따른 강유전체메모리-로직 복합 소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제 3 실시예에 따라 제조된 강유전체메모리-로직 소자의 구조 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 33 : 워드라인
34 : 소스/드레인 36 : 비트라인
38a : 하부전극콘택 41 : 하부전극
42a : 강유전체 박막 43a : 상부전극
45a, 45b : 금속배선
Ⅰ: 메모리 영역 Ⅱ: 로직 영역
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은반도체기판 상부에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 패터닝하여 캐패시터 영역을 오픈시키는 단계, 상기 오픈된 캐패시터 영역을 일부 채우는 형태가 되도록 선택적 화학기상증착법을 이용하여 하부전극을 증착하는 단계, 상기 하부전극을 포함한 절연막 상에 강유전체 박막을 형성하는 단계, 상기 절연막의 표면과 동일한 높이가 되도록 상기 강유전체 박막을 선택적으로 제거하여 상기 캐패시터 영역의 상기 하부전극 상에 상기 강유전체 박막을 매립시키는 단계, 및 상기 강유전체 박막 상에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 강유전체 메모리 소자의 제조 방법은 반도체기판 상부에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 패터닝하여 캐패시터 영역을 오픈시키는 단계, 상기 오픈된 캐패시터 영역을 일부 채우는 형태가 되도록 선택적 화학기상증착법을 이용하여 하부전극을 증착하는 단계, 상기 하부전극 상에 선택적 화학기상증착법을 이용하여 상기 캐패시터 영역을 부분 매립시키는 강유전체 박막을 증착하는 단계, 및 상기 강유전체박막 상에 상기 강유전체막보다 큰 폭을 갖는 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)의 소정 부분에 메모리 영역(Ⅰ)과 로직영역(Ⅱ)간 분리를 위한 필드산화막(32)을 형성한 후, 반도체기판(31)상에 제 1 폴리실리콘(P1)을 증착 및 패터닝하여 다수의 워드라인(33)(또는 게이트전극)을 형성한다.
다음으로, 워드라인(33)을 마스크로 이용한 고농도 불순물의 이온주입으로반도체기판(31)에 다수의 소스/드레인(34)을 형성하고, 반도체기판(31)의 전면에 제 1 층간절연막(35)을 형성한다. 이 때, 소스/드레인(34) 및 워드라인(33)은 메모리 영역(Ⅰ) 및 로직영역(Ⅱ)에 모두 형성되며, 워드라인(33)의 양측벽에는 측벽스페이서(33a)가 형성되며, 소스/드레인(34)은 LDD 구조로 형성된다.
메모리 영역(Ⅰ)에 메모리 소자의 제조 공정을 진행하는데, 먼저 제 1 층간절연막(35)을 선택적으로 패터닝하여 다수의 소스/드레인(34) 중 어느 한 부분을 노출시키는 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀을 포함한 전면에 제 2 폴리실리콘(P2)을 증착 및 패터닝하여 비트라인(36)을 형성한다.
계속해서, 비트라인(36)을 포함한 전면에 제 2 층간절연막(37)을 형성한 후, 제 1 및 제 2 층간절연막(35, 37)을 선택적으로 패터닝하여 비트라인(36)을 제외한 소스/드레인(34)을 노출시키는 콘택홀을 형성한다.
그리고, 콘택홀을 포함한 전면에 전도층(38)을 증착하는데, 이 때, 전도층(38)은 폴리실리콘, 텅스텐 중 어느 하나를 선택한다. 또한, 전도층(38)은 통상의 플러그 구조일 수 있다.
도 2b에 도시된 바와 같이, 전도층(38)을 선택적으로 패터닝하여 하부전극콘택(38a)을 형성한 후, 하부전극콘택(38a)을 포함한 전면에 제 3 층간절연막(39)을 증착한다. 이 때, 제 3 층간절연막(39)은 캐패시터의 높이를 결정짓는 절연막으로서 산화막, 특히 실리콘산화막(SiO2)을 플라즈마증착법으로 3000Å∼10000Å의 두께를 갖도록 증착한다.
다음으로, 하부전극콘택(38a)의 소정 표면이 노출되도록 제 3 층간절연막 (39)을 건식식각하여 하부전극이 형성될 부분(40)을 노출시킨다.
도 2c에 도시된 바와 같이, 하부전극콘택(38a)상에만 하부전극(41)을 1000Å∼1500Å의 두께로 선택적 화학기상증착법(CVD)을 이용하여 증착한 후, 전면에 졸겔(Sol-gel)법으로 강유전체 박막(42)을 2000Å∼9000Å 두께로 증착한다. 이 때, 하부전극(41)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄산화막(RuO2), 이리듐산화막(IrO2) 또는 백금합금(Pt-alloy) 중 어느 하나를 이용하며, 강유전체박막 (42)으로는 SBT, PZT 등을 이용한다.
도 2d에 도시된 바와 같이, 에치백(Etchback) 또는 화학적기계적연마(CMP) 중 어느 한 방법으로 하부전극이 형성될 부분을 제외한 영역의 강유전체 박막을 제거하여 하부전극(41)상에만 강유전체 박막(42a)을 잔류시킨다. 이 때, 제 3 층간절연막(39)의 식각 부분, 즉 캐패시터 영역을 완전히 매립시키는 형태로 강유전체 박막(42a)이 잔류하며 하부전극(41)상에 적층되는 구조를 갖는다.
그리고, 강유전체 박막(42a)을 포함한 제 3 층간절연막(39)상에 상부전극물질(43)을 스퍼터링(Sputtering)법으로 증착한다.
도 2e에 도시된 바와 같이, 상부전극물질(43)을 선택적으로 건식 식각하여 강유전체 박막(42a)상에 강유전체 박막(42a)보다 상대적으로 폭이 큰 상부전극 (43a)을 형성한다.
이 때, 상부전극(43a) 물질로는 백금, 루테늄, 이리듐, 이리듐산화막, 루테늄산화막 또는 백금합금 중 어느 하나를 이용하고, 상부전극(43a)은 1000Å∼2500Å 두께로 형성된다.
다음으로, 상부전극(43a)을 포함한 전면에 제 4 층간절연막(44)을 증착한 다음, 제 4 층간절연막(44)을 선택적으로 식각하여 상부전극(43a)의 표면이 노출되는배선용 콘택홀을 형성하고, 로직영역(Ⅱ)에서 제 4 층간절연막(44), 제 3 층간절연막(39), 제 2 층간절연막(37), 제 1 층간절연막(35)을 선택적으로 식각하여 로직소자의 소스/드레인(34)이 노출되는 콘택홀을 형성한다.
계속해서, 두 콘택홀을 포함한 전면에 금속을 증착한 후 선택적으로 패터닝하여 콘택홀을 통해 상부전극(43a), 로직소자의 소스/드레인(34)에 접속되는 금속배선(45a,45b)을 형성한다.
상술한 일실시예에서는 선택적 화학기상증착법으로 하부전극을 형성하고, 하부전극상에 졸겔법으로 강유전체 박막을 증착한 후, 에치백이나 화학적기계적연마를 통해 하부전극상에만 강유전체 박막을 잔류시키기 때문에, 하부전극과 강유전체 박막을 동시에 정의(define)하지 않아도 되고, 캐패시터영역의 높이에 따라 자유로이 강유전체 박막의 두께를 조절할 수 있다.
도 3a 내지 도 3b는 본 발명의 제 2 실시예에 따른 강유전체 메모리-로직 복합 소자의 제조 방법을 도시한 도면으로서, 강유전체 박막 이전의 공정은 일실시예와 동일하게 진행한다.
예컨대, 도 2a 내지 도 2c를 참조하면, 메모리 영역(Ⅰ) 및 로직영역(Ⅱ)의 워드라인(33), 소스/드레인(34), 비트라인(36)을 형성하고, 계속해서, 메모리 영역(Ⅰ)의 소스/드레인(34)에 접하는 하부전극콘택(38a)을 형성한 후, 하부전극콘택(38a)상에만 하부전극(41)을 선택적 화학기상증착법(CVD)으로 증착한다.
이어서, 도 3a에 도시된 바와 같이, 강유전체 박막(42)을 증착하는데, 일실시예와 다르게 졸겔법이 아닌 선택적 화학적기상증착법(CVD)으로 하부전극(41)상에만 강유전체 박막(42)을 증착한다.
즉, 제 3 층간절연막(39)의 식각 부분(도 2b의 40)을 완전히 매립시키도록 형성되던 것과 달리 선택적 화학적기상증착법으로 식각부분(40)의 소정 깊이만큼 매립시키는 두께로 강유전체 박막(42a)을 증착한다. 이 때, 강유전체 박막(42a)으로는 SBT, PZT 등을 이용한다.
계속해서, 전면에 상부전극물질(43)을 증착하되, 백금, 루테늄, 이리듐, 이리듐산화막, 루테늄산화막 또는 백금합금 중 어느 하나를 이용한다.
도 3b에 도시된 바와 같이, 상부전극물질(43)을 선택적으로 패터닝하여 상부전극(43a)을 형성하는데, 이 때, 서로 분리되는 상부전극(43a)이 형성되며 상부전극(43a)은 강유전체 박막(42)에 접속되되 그 폭이 더 크다.
계속해서, 상부전극(43a)을 포함한 전면에 제 4 층간절연막(44)을 형성한 후, 제 4 층간절연막(44)을 선택적으로 식각하여 상부전극(43a) 표면이 노출되는 배선용 콘택홀을 형성하고, 로직영역(Ⅱ)에서 제 4 층간절연막(44), 제 3 층간절연막(39), 제 2 층간절연막(37), 제 1 층간절연막(35)을 선택적으로 식각하여 로직소자의 소스/드레인(34)이 노출되는 콘택홀을 형성한다.
계속해서, 두 콘택홀을 포함한 전면에 금속을 증착한 후 선택적으로 패터닝하여 콘택홀을 통해 상부전극(43a), 로직소자의 소스/드레인(34)에 접속되는 금속배선(45a, 45b)을 형성한다.
도 4는 본 발명의 제 3 실시예에 따른 강유전체메모리-로직 복합 소자를 도시한 도면으로서, 강유전체 박막 이전의 공정은 제 1 실시예 및 제 2 실시예와 동일하게 진행한다.(도 2a 내지 도 2c 참조)
먼저, 메모리 영역(Ⅰ) 및 로직영역(Ⅱ)의 워드라인(33), 소스/드레인(34), 비트라인(36)을 형성하고, 계속해서, 메모리 영역(Ⅰ)의 소스/드레인(34)에 접하는 하부전극콘택(38a)을 형성한 후, 하부전극콘택(38a)상에만 하부전극(41)을 선택적 화학기상증착법(CVD)으로 증착한다.
이어서, 강유전체 박막을 증착하는데, 제 2 실시예와 동일하게 선택적 화학적기상증착법(CVD)으로 하부전극(41)상에만 강유전체 박막(42)을 증착한 다음, 강유전체 박막(42)상에만 상부전극(43)을 화학적기상증착법으로 증착하여 캐패시터 영역을 완전히 매립시키는 구조의 캐패시터를 형성한다.
계속해서, 상부전극(43)을 포함한 전면에 제 4 층간절연막(44)을 형성한 후, 제 4 층간절연막(44)을 선택적으로 식각하여 상부전극(43) 표면이 노출되는 배선용 콘택홀을 형성하고, 로직영역(Ⅱ)에서 제 4 층간절연막(44), 제 3 층간절연막(39), 제 2 층간절연막(37), 제 1 층간절연막(35)을 선택적으로 식각하여 로직소자의 소스/드레인(34)이 노출되는 콘택홀을 형성한다.
계속해서, 두 콘택홀을 포함한 전면에 금속을 증착한 후 선택적으로 패터닝하여 콘택홀을 통해 상부전극(43), 로직소자의 소스/드레인(34)에 접속되는 금속배선(45a, 45b)을 형성한다.
상술한 제1,2 및 제3 실시예에서처럼, 매립되는 구조로 하부전극과 강유전체 박막, 또는 하부전극/강유전체 박막/상부전극을 갖는 캐패시터를 형성하기 때문에 후속 평탄화 공정이 불필요하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 강유전체 메모리 소자의 제조 방법은 하부전극과 강유전체 박막을 절연막에 매립된 구조로 형성하므로써 상부전극만의 단차가 발생되기 때문에 후공정에서 평탄화 공정을 생략할 수 있어 공정을 단순화시킬 수 있는 효과가 있다.
또한, 캐패시터를 형성하는 강유전체의 건식 식각 공정이 이루어지지 않으므로 강유전체 박막의 열화를 방지할 수 있고, 강유전체 박막의 두께를 절연막에 의해 조절할 수 있으므로 강유전체 박막의 균일도를 향상시킬 수 있는 효과가 있다.
그리고, 하부전극/상부전극과 강유전체 박막을 동시에 정의하지 않으므로 캐패시터의 크기를 줄일 수 있어 소자의 생산성을 증대시킬 수 있는 효과가 있다.
Claims (7)
- 강유전체 메모리 소자의 제조 방법에 있어서,반도체기판 상부에 절연막을 형성하는 단계;상기 절연막을 선택적으로 패터닝하여 캐패시터 영역을 오픈시키는 단계;상기 오픈된 캐패시터 영역을 일부 채우는 형태가 되도록 선택적 화학기상증착법을 이용하여 하부전극을 증착하는 단계;상기 하부전극을 포함한 절연막 상에 강유전체 박막을 형성하는 단계;상기 절연막의 표면과 동일한 높이가 되도록 상기 강유전체 박막을 선택적으로 제거하여 상기 캐패시터 영역의 상기 하부전극 상에 상기 강유전체 박막을 매립시키는 단계; 및상기 강유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 박막을 매립시키는 단계는,상기 강유전체 박막을 에치백하거나, 또는 화학적기계적연마하여 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 상부전극을 형성하는 단계는,상기 강유전체 박막을 포함한 전면에 상부전극 물질을 형성하는 단계; 및상기 상부전극 물질을 선택적으로 식각하여 상기 강유전체 박막이 모두 덮이는 큰 폭으로 상기 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 플라즈마증착법으로 3000Å∼10000Å의 두께로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 강유전체 메모리 소자의 제조 방법에 있어서,반도체기판 상부에 절연막을 형성하는 단계;상기 절연막을 선택적으로 패터닝하여 캐패시터 영역을 오픈시키는 단계;상기 오픈된 캐패시터 영역을 일부 채우는 형태가 되도록 선택적 화학기상증착법을 이용하여 하부전극을 증착하는 단계;상기 하부전극 상에 선택적 화학기상증착법을 이용하여 상기 캐패시터 영역을 부분 매립시키는 강유전체 박막을 증착하는 단계; 및상기 강유전체박막 상에 상기 강유전체막보다 큰 폭을 갖는 상부전극을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 상부전극을 형성하는 단계는,상기 부분 매립된 강유전체 박막을 포함한 전면에 상기 상부전극을 형성한 후 선택적으로 패터닝하거나, 또는 상기 부분 매립된 강유전체 박막상에만 선택적 화학기상증착법으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 절연막 형성전에,상기 반도체기판과 상기 하부전극을 접속시키는 전도막콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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