KR19990072456A - 유전체캐패시터및그제조방법,및그를이용하는유전체메모리 - Google Patents
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Abstract
트렌치는 포토레지스트막을 레벨간 절연체상에 형성하고 마스크로서 포토레지스트를 사용하여 등방성 식각을 수행함으로써 형성된다. 플라티늄(Pt)으로 만들어진 하부 전극층, 유전체로 만들어진 유전체막 및 플라티늄(Pt)으로 만들어진 상부 전극층은, 예를 들면, CVD법에 의해 순서대로 각각 형성된다. 더욱이, 상기 하부 전극층 및 상기 상부 전극층은 종단점 검출층(end point detection layer)이 될 상기 레벨간 절연체를 갖는 트렌치를 제외하고 CMP법에 의해 선택적으로 제거되고, 동시에 표면이 평탄화된다. 따라서, 상기 하부 전극층 및 상기 유전체막의 에지 둘다, 및 상기 상부 전극층으로 구성되는 평탄한 표면의 구조를 갖는 캐패시터는 상기 레벨간 절연체의 트렌치에 각각 형성된다. 식각은 플라티늄과 같은 안정한 재료가 전극 재료로서 사용되어도 용이하게 수행될 수 있고, 그 결과 상기 하부 전극층, 상기 유전체막 및 상기 상부 전극층이 일체로 처리되기 때문에 제조 공정이 간략화될 수 있다.
Description
본 발명은 마이크로 리소그래프를 갖기 어려운 Pt(플라티늄)과 같은 재료가 전극 재료로서 사용되는 경우에 바람직한 구조를 갖는 유전체 캐패시터, 및 그 제조 방법, 및 그를 이용하는 유전체 메모리에 관한 것이다.
오늘날, 강유전체 박막을 이용하는 불휘발성 강유전체 메모리는 성막 기술의 최근 진보에 따라 발전되었다. 강유전체 메모리는 강유전체 박막의 고속 역분극 및 그 유전체 분극을 이용함으로써 고속 재기록을 수행할 수 있는 불휘발성 강유전체 랜덤 액세스 메모리(FeRAM)이고, 전력이 끊어질 때 기록된 정보가 소거되는 불휘발성 메모리와는 달리 전력이 끊어질 때 기록된 내용이 소거되지 않는 특성을 갖는다.
64M 레벨을 갖는 종래의 강유전체 메모리 제품에서, Pt(플라티늄)는 전극 재료로서 사용되어 안정한 유전체 특성을 갖는다. 이는 Pt가 산화되기 어렵기 때문이고 높은 전기 저항을 갖는 산화물층이 유전체막 및 전극 간의 인터페이스에 용이하게 형성되지 않도록 하기 위한 것이다. 도 1은 Pt가 전극 재료로서 사용되는 종래의 강유전체 메모리(100)의 단면 구조를 도시한다.
강유전체 메모리(100)는 트랜지스터(100A) 및 강유전체 캐패시터(100B)를 포함한다. 트랜지스터(100A)는 실리콘으로 만들어진 기판(101) 표면상의 필드 절연체(102)에 의해 둘러싸인 영역에 형성되어 소오스 또는 드레인 영역이 되는 불순물 영역(103A 및 103B), 및 게이트 절연체(104)를 통해 불순물 영역(103A 및 103B) 간의 기판(101)상에 형성되는 게이트 전극(워드 라인)(105)을 포함한다. 강유전체 캐패시터(100B)는 하부 전극층(108), 강유전체막(109) 및 상부 전극층(110)이 순서대로 적층되는 구조를 갖는다. 하부 전극층(108) 및 상부 전극층(110)은 각각 Pt로 형성된다. 하부 전극층(108)은 레벨간 절연체(106)상에 형성되는 티타늄 스택층(TiN/Ti)(107)상에 형성된다. 티타늄 스택층의 Ti(티타늄)막은 콘택층으로 역할을 하고 티타늄 스택층의 TiN(티타늄 질화물)막은 확산 방지층으로 역할을 한다. 티타늄 스택층(107)은 레벨간 절연체(106)에 제공된 콘택 홀에 매립되는 다결정 실리콘 플러그층(111)을 통해 불순물 영역(103A)에 전기적으로 접속된다.
티타늄 스택층(107), 하부 전극층(108) 및 강유전체막(109)은 산소의 확산을 방지하기 위해 TiO2막(112) 및 CVDSiO2막(113)과 같은 스택층으로 피복된다. 상부 전극층(110)은 스택층에 제공된 콘택 홀을 통해 강유전체막(109)에 접속된다. 강유전체 캐패시터(100B)는 레벨간 절연체(114)로 피복된다. 콘택 홀(115)은 레벨간 절연체(114) 및 레벨간 절연체(106)에 제공되고, 콘택 홀(115)을 통해 비트 라인(116)이 불순물 영역(103B)에 전기적으로 접속된다.
유전체 메모리(100)에서, 전압이 트랜지스터(100A)의 게이트 전극(105)에 인가될 때, 트랜지스터(100A)는 턴온되어 전류가 불순물 영역(103A 및 103B) 간을 통과한다. 그 후에, 전류는 콘택 플러그층(111)을 통해 유전체 캐패시터(100B)로 흐르고 전압은 상부 전극층(110) 및 하부 전극층(108) 간에 인가된다. 그 결과, 분극은 강유전체막(109)에 발생한다. 전압-분극 특성은 "1" 또는 "0"의 데이터를 저장 및 판독하기 위해 이용되는 히스테리시스를 포함한다.
강유전체 메모리(100)에 따르면, 강유전체 캐패시터(100B)의 전극 재료로서 Pt를 형성할 때 다음과 같은 문제가 있다. 즉, Pt가 산화되기 어렵고 전극 재료로서 안정하기 때문에, 이온 밀링 식각(ion milling etching)에 가까운 물리적 식각 방법이 이용되어야 한다. 그러나, 레지스트 및 플라티늄의 혼합물로 만들어진 제거하기 힘든 증착물 및 티(dirt)는, 이온 밀링 식각이 적용될 때 증착된다.
도 2a 및 도 2b는 특정예를 나타내기 위해 도시되어 있다. 도 2a는 전극 패턴을 갖는 레지스트막(203)이 기저층(201)상에 제공된 플라티늄막(202)상에 형성되고, 플라티늄막(202)이 마스크로서 레지스트막(203)을 이용하는 밀링 식각에 의해 선택적으로 제거된 상태를 도시한다. 플라티늄 등의 증착물(202a)은 레지스트막(203)의 측벽이 식각되면서 살포된다. 도 2b는 레지스트막(203)이 상술된 상태로부터 제거되어, 처리된 플라티늄층(202)상에 증착물(202a)이 남아있는 상태를 도시한다. 증착물(202a)이 남아있는 이러한 상태는 마이크로 리소그래피에 바람직하지 못하며, 강유전체 메모리의 고집적을 저해하는 주요 원인이다.
상술된 문제에 비추어, 본 발명이 이루어졌다. 본 발명의 목적은 플라티늄과 같은 안정한 재료가 전극 재료로서 사용되어도 용이하게 처리될 수 있어 제조 공정이 간략화될 수 있는 유전체 캐패시터 및 그 제조 방법, 및 그를 이용하는 유전체 메모리를 제공하는 것이다.
본 발명의 유전체 캐패시터는 트렌치가 형성되는 레벨간 절연체를 갖는다. 상기 레벨간 절연체의 트렌치에는, 제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되는 스택층의 구조가 매립된다.
본 발명의 다른 유전체 캐패시터는 트렌치를 갖는 제1 레벨간 절연체, 및 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층이 순서대로 적층되는 스택 구조가 상기 트렌치에 매립되고, 상기 제2 전극층에 대향하는 콘택 홀이 상기 제1 레벨간 절연체상에 형성되고 절연 재료로 만들어진 측벽이 상기 콘택 홀의 벽상에 형성되는 제2 레벨간 절연체를 갖고, 측벽막들 간의 영역을 통해 상기 제2 전극층에 전기적으로 접속된 상기 제2 레벨간 절연체상에 형성되는 배선을 갖는다.
본 발명에 따른 유전체 캐패시터의 제조 방법은 스위칭 소자가 형성되는 기판상에 표면이 평탄화되는 레벨간 절연체를 형성하고, 상기 스위칭 소자에 대향하는 상기 레벨간 절연체에 트렌치를 형성하는 단계, 및 제1 전극층, 유전체막 및 제2 전극층을 상기 레벨간 절연체의 트렌치에 순서대로 형성한 후, 상기 레벨간 절연체의 표면에 따른 상기 트렌치의 표면을 평탄화하는 단계를 포함한다.
보다 상세하게는, 상기 유전체 캐패시터는, 상기 트렌치를 상기 레벨간 절연체에 형성한 후, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 상기 트렌치를 포함한 상기 레벨간 절연체상에 적층하며, 종단점 검출층으로서 상기 레벨간 절연체를 갖는 화학적 기계적 연마법에 의해 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 식각하고 상기 레벨간 절연체의 표면을 따라 상기 트렌치의 표면을 평탄화함으로써 제조된다.
본 발명에 따른 유전체 메모리는 기판에 형성되는 스위칭 소자, 상기 스위칭 소자상에 제공되는 트렌치를 갖는 레벨간 절연체, 및 제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되고 상기 스위칭 소자에 전기적으로 접속되고 상기 레벨간 절연체의 트렌치에 매립되는 구조를 갖는 유전체 캐패시터를 갖는다.
본 발명에 따른 다른 유전체 메모리는 기판에 형성되는 스위칭 소자, 상기 스위칭 소자상에 제공되는 트렌치를 갖는 제1 레벨간 절연체, 제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되고 상기 스위칭 소자에 전기적으로 접속되고 상기 제1 레벨간 절연체의 트렌치에 매립되는 구조를 갖는 유전체 캐패시터, 상기 제2 전극층에 대향하는 콘택 홀이 상기 제1 레벨간 절연체상에 형성되고 절연 재료로 만들어진 측벽막이 상기 콘택 홀의 벽상에 형성되는 제2 레벨간 절연체, 및 측벽막들 간의 영역을 통해 상기 제2 전극층에 전기적으로 접속되는 상기 제2 레벨간 절연체상에 형성되는 배선층을 갖는다.
본 발명의 유전체 캐패시터 및 유전체 메모리는 상기 제1 전극층, 상기 유전층 및 상기 제2 전극층으로 형성된 스택층 구조가 매립되어 축적 캐패시턴스가 상기 트렌치의 바닥 및 측면을 따라 상기 제1 전극층 및 상기 유전체막을 적층함으로써 증가된다.
다른 유전체 캐패시터 및 유전체 메모리에 따르면, 접속 영역은, 상기 제2 전극층 및 상기 배선층이 상기 제2 레벨간 절연체의 상가 콘택 홀에 형성된 측벽막들 간의 영역을 통해 상호 전기적으로 접속되기 때문에 최소 선폭보다 작아질 수 있다. 이 경우에, 상기 상부 전극층 및 상기 하부 전극층의 단락 회로는 상기 상부 전극층 및 상기 배선층의 접속 공정 동안에 방지될 수 있다.
본 발명에 따른 유전체 캐패시터의 제조 방법에서, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층이 상기 레벨간 절연체의 트렌치에 순서대로 적층된 후 상기 트렌치의 표면은 상기 레벨간 절연체에 따라 평탄화된다. 상세하게는, 상기 제조 방법은 상기 트렌치를 상기 레벨간 절연체에 형성한 후, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 상기 트렌치를 포함한 상기 레벨간 절연체상에 적층하며, 종단점 검출층으로서 상기 레벨간 절연체를 갖는 화학적 기계적 연마법에 의해 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 일체로 식각하고 상기 레벨간 절연체의 표면을 따라 상기 트렌치의 표면을 평탄화하는 단계를 포함한다.
도 1은 종래의 유전체 메모리의 단면도.
도 2a 및 도 2b는 종래의 유전체 메모리의 문제를 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시예의 유전체 메모리를 도시한 단면도.
도 4a, 4b 및 4c는 도 4a, 4b 및 4c에 도시된 유전체 메모리의 제조 단계를 각각 도시한 단면도.
도 5a 및 도 5b는 도 4c에 계속되는 유전체 메모리의 제조 단계를 각각 도시한 단면도.
도 6은 본 발명의 제2 실시예의 유전체 메모리의 단면도.
도 7은 도 6에 도시된 유전체 메모리의 제조 단계를 설명하기 위한 단면도.
도 8은 본 발명의 제3 실시예의 유전체 메모리의 단면도.
도 9는 본 발명의 제4 실시예의 유전체 메모리의 단면도.
도 10a 및 도 10b는 유전체 캐패시터의 상부 전극층 및 하부 전극층의 단락 회로를 설명하기 위한 상면도.
도 11은 본 발명의 제5 실시예의 유전체 메모리의 단면도.
도 12a 및 도 12b는 도 11에 도시된 유전체 메모리의 제조 단계를 설명하기 위한 단면도.
도 13a 및 도 13b는 본 발명의 제6 실시예에 따른 유전체 메모리의 제조 단계를 설명하기 위한 단면도.
도 14a 및 도 14b는 본 발명의 제7 실시예에 따른 유전체 메모리의 제조 단계를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10A: 트랜지스터
10B: 유전체 캐패시터
11: 기판
12: 필드 절연체
16: 레벨간 절연체
지금부터 본 발명의 바람직한 실시예가 첨부한 도면을 참조하여 상세히 설명될 것이다.
[제1 실시예]
도 3은 본 발명의 제1 실시예의 유전체 메모리(10)의 단면도를 도시한다. 유전체 메모리(10)는 실리콘과 같은 기판(11)상에 형성된 복수(상세하게 본 발명에서는 2개)의 트랜지스터(10A) 및 트랜지스터(10A)와 각각 결합된 유전체 캐패시터(10B)를 포함한다.
소오스 또는 드레인이 되는 LDD(저농도 도프된 드레인) 구조를 갖는 불순물 영역(13A, 13B 및 13C)은 기판(11) 표면상의 필드 절연체(12)에 의해 둘러싸인 영역에 형성된다. (전극 게이트로서 역시 기능하는) 워드 라인(15A 및 15B)은 기판(11)상의 게이트 절연체(14)를 통해 불순물 영역들(13A 내지 13C) 간에 각각 형성된다. 트랜지스터(10A)중 하나는 불순물 영역(13A, 13B) 및 워드 라인(15A)을 포함하는 한편, 다른 트랜지스터(10A)는 불순물 영역(13B, 13C) 및 워드 라인(15B)을 포함한다. 더욱이, 다른 워드 라인(15C 및 15D)은 또한 필드 절연체(12)상에 형성된다. 워드 라인(A, B, C 및 D)의 각각의 라인 폭은, 예를 들면, 0.25㎛이다.
트랜지스터(10A)는, 예를 들면, BPSG(붕소-인-실리케이트 유리), PSG(인-실리케이트 유리: Phospho-Silicate Glass), NSG(비-실리케이트 유리: Non-Silicate Glass) 및 SOG(스핀 온 유리: Spin on Glass)로 만들어진 0.75㎛의 막 두께를 갖는 레벨간 절연체(16)로 피복된다. 또한, 레벨간 절연체(16)는, 예를 들면, PSG로 만들어진 0.4㎛ 두께를 갖는 레벨간 절연체(17)로 피복된다. 본 실시예에서, 스택 구조를 갖는 유전체 캐패시터(10B 및 10B)는 각각의 트랜지스터(10A)에 대응하여 레벨간 절연체(17)에 각각 매립된다. 즉, 두개의 트렌치(17a 및 17b)는 절연체(17)에 형성되고, 캐패시터(10B)는 하부 전극층(18), 유전체막(19) 및 상부 전극층(20)이 순서대로 트렌치(17a 및 17b) 각각에 적층되는 구조를 갖는다. 하부 전극층(18)은 본 발명의 제1 전극층에 대응하고, 유전체막(19)은 유전체막에 대응하고 상부 전극층(20)은 제2 전극층에 대응한다. 트렌치(17a 및 17b)는 바닥 및 측면을 따라 아크형 굴곡을 갖고, 하부 전극층(18) 및 유전체막(19)의 에지 둘다는 트렌치(17a 및 17b)의 굴곡을 따라 각각 곡선형을 갖는다.
N2를 사용하는 상호-확산-방지 영역(mutual-diffusion preventing area)(17A)은 트렌치(17a 및 17b)의 각 표면상에 N2(질소)를 인가함으로써 형성된다. 레벨간 절연체(17) 및 하부 전극층(18) 간의 상호 확산은 상호-확산-방지 영역(17A)에 의해 인터럽트되고, 상호 인접하여 형성된 하부 전극층 둘다의 단락 회로는 상호-확산-방지 영역(17A)에 의해 방지될 수 있다.
본 실시예에서의 하부 전극층(18) 및 상부 전극층(20)은 각각 Pt(플라티늄)으로 형성된다. 그러나, Ir(이리듐), Ru(루테늄), Rh(로듐), Pd(팔라듐)과 같은 다른 금속 재료가 사용될 수 있다.
유전체막(19)은 강유전체 또는 고유전율(즉, 고유전체 특성), (다음에서 고유전체라 함)을 갖는 재료로 형성된다. 유전체 캐패시터(10B)는, 강유전체가 사용될 때 강유전체 캐패시터가 되고, 고유전체가 사용될 때 고유전체 캐패시터가 된다. 강유전체는 SBT(일반적인 화학식은 Bi2SrTa2O9), SBTN(일반적인 화학식은 Bi2SrTa2-xNbxO9), PZT(일반식은 Pb(Zr, Ti)O3), 및 PLZT(일반식은 (Pb, La)(Zr, Ti)O3) 등을 포함하고, 고유전체는 각각 탄탈륨 산화물(V)(일반식은 Ta2O5), BST(일반식은 (Ba, Sr)(TiO3) 및 STO(일반식은 SrTiO3)과 같은 것이다.
하부 전극층(18) 및 유전체막(19)의 에지 둘다는 레벨간 절연체(17)를 따라 평탄한 표면을 각각 형성하는 상부 전극층(20)과 동일한 표면상에 있다.
콘택 홀(16a 및 16b)은 레벨간 절연체(16)에 제공되며, 도전성 다결정 실리콘으로 만들어진 콘택 플러그층(21)은 콘택 홀(16a 및 16b)에 각각 매립된다. 유전체 캐패시터(10B 및 10B)의 각 하부 전극층(18)은 콘택 플러그층(21)을 통해 불순물 영역(13A 및 13C)에 전기적으로 접속된다. 불순물 영역(13B)은, 예를 들면, 레벨간 절연체(16)에 제공된 콘택 홀(16c)을 통해 W(텅스텐)으로 만들어진 비트 라인(22)에 전기적으로 접속된다.
더욱이, 예를 들면, PSG, BPSG, NSG, 및 SOG로 형성된 레벨간 절연체(23)는 레벨간 절연체(17)상에 제공된다. 예를 들면, Al(알루미늄)으로 만들어진 배선층(24a 및 24b)은 레벨간 절연체(23)에 형성된 콘택 홀(23a 및 23b)을 통해 상부 전극층(20)에 전기적으로 접속된다. 플레이트 라인은 배선층(24a 및 24b)으로 구성된다.
특정 전압이 트랜지스터(10A)의 게이트 전극(워드 라인(15A)과 같은)에 인가될 때, 트랜지스터(10A)는 턴온되어 전류가 유전체 메모리(10)의 불순물 영역들(13A 및 13B) 간에 흐른다. 따라서, 전류는 콘택 플러그층(21)을 통해 유전체 캐패시터에 흐르고 전압은 상부 전극층(20) 및 하부 전극층(18) 간에 인가된다. 그 결과, 분극이 강유전체막(19)에 발생한다. 전압-분극 특성은 "1" 또는 "0"의 데이터를 저장하고 판독하기 위해 이용되는 히스테리시스를 포함한다.
유전체 메모리(10)는 유전체 캐패시터(10B)가 레벨간 절연체(17)의 트렌치(17a 및 17b)에 매립되는 구조를 가지며, 하부 전극층(18) 및 유전체막(19)의 바닥 영역의 구석은 트렌치(17a 및 17b)의 모양에 따른 곡선형을 취한다. 그 결과, 특성 변동은 작아지고, 종래의 유전체 캐패시터와 비교하여, 각 층의 콘택 영역은 더 커지고 축적 캐패시턴스는 증가된다.
지금부터 유전체 메모리(10)의 제조 방법이 도 4, 5 및 도 3을 참조하여 설명될 것이다.
도 4a에 도시된 바와 같이, 일반적으로 공지된 DRAM(다이나믹 랜덤 액세스 메모리)과 일치하는 공정을 통해 p형 실리콘 기판(11)상에 필드 절연체(12), 소오스 또는 드레인이 되는 불순물 영역(13A, 13B 및 13C), 워드 라인(15A, 15B, 15C 및 15D), 및 비트 라인(22)을 형성한 후, 예를 들면, BPSG로 만들어진 레벨간 절연체(16)는, 예를 들면, CVD(화학적 기상 증착)법에 의해 형성된다. 더욱이, 콘택 홀(16a 및 16b)은 레벨간 절연체에 형성되고 다결정 실리콘은, 예를 들면 CVD법을 사용하여 콘택 홀(16a 및 16b)에 각각 매립된다. 동시에, 콘택 플러그층(21)은, 예를 들면, 다결정 실리콘에 P(인)을 도프함으로써 형성된다. 상술된 공정이 완료된 후, BPSG로 만들어진 레벨간 절연체(17)는, 예를 들면, CMP(화학적 기계적 연마)법을 사용하여 레벨간 절연체(16)의 표면을 평탄화한 후, 예를 들면, CVD법을 사용하여 레벨간 절연체(16)상에 형성된다.
도 4b에 도시된 바와 같이, 캐패시터 패턴을 갖는 포토레지스트막(32')은 레벨간 절연체(17)상에 형성되고, 콘택 플러그층(21)에 연장된 트렌치(17a 및 17b)는 마스크로서 포토레지스트막(32')을 사용하여 등방성 식각을 적용함으로써 형성된다. 예를 들면, 식각액으로서 HF(하프늄)을 이용하는 습식 식각은, 인접한 트렌치(17a 및 17b) 간의 공간이 최소 선폭(F)(예를 들면, 0.25㎛)이 될 때까지 충분한 길이의 시간(예를 들면, 30분) 동안 적용된다.
하부 전극층(18), 유전체막(19) 및 상부 전극층(20)의 코팅 특성이 충분하지 않은 경우, 파선(17c)으로 도 4b에 도시된 트렌치(17a 및 17b) 개구의 에지를 매끄럽게 하기 위해서는 리플로우의 수행이 바람직하다. 보다 상세하게는, 레벨간 절연체가 BPSG로 형성될 때, 예를 들면, 850℃에서의 열처리는 10분 동안 수행된다. 더욱이, 상호-확산-방지 영역(17A)은 이온 주입 방법에 의해, 또는 NH3(암모니아) 또는 N2O(질소 산화물)을 사용하는 RTA(급속 열적 어닐링)에 의해 질소를 주입함으로써 트렌치(17a 및 17b)가 형성되는 레벨간 절연체(17)의 표면상에 형성된다.
더욱이, 도 4c에 도시된 바와 같이, 예를 들면, 플라티늄(Pt)으로 만들어진 100㎚의 막 두께를 갖는 하부 전극층(18), SBT와 같은 강유전체로 만들어진 100㎚의 막 두께를 갖는 유전체막(19), 및 플라티늄(Pt)으로 만들어진 0.5㎛의 막 두께를 갖는 상부 전극층은, 예를 들면, 스퍼터링 방법 또는 CVD법에 의해 각각 형성된다. 더욱이, 이 때, 레벨간 절연체(17) 및 하부 전극층(18) 간의 열팽창 계수가 매우 다르면, Ta(탄탈륨) 또는 그 산화물로 만들어진 버퍼층을 제공함으로써 실현할 하부 전극층(18)을 방지하는 것이 바람직하다.
도 5a에 도시된 바와 같이, 트렌치(17a 및 17b)의 영역을 제외하고 하부 전극층(18), 유전체막층(19) 및 상부 전극층(20)은 선택적으로 제거되고 종단점 검출층으로서 레벨간 절연체(17)와 함께 동시에 표면이 CMP 방법을 사용하여 평탄화된다. 그 결과, 상부 전극층(20)의 표면을 따르는 하부 전극층(18) 및 유전체막(19) 둘다의 각 에지로 구성되는 평탄화된 표면을 갖는 유전체 캐패시터(10B)는 레벨간 절연체(17)의 트렌치(17a 및 17b)에 각각 형성된다.
더욱이, 도 5b에 도시된 바와 같이, PSG로 만들어진 레벨간 절연체(23)는, 예를 들면, CVD법에 의해 유전체 캐패시터(10B) 및 레벨간 절연체(17)상에 형성된다. 배선(24a 및 24b)은 증발 및 패터닝에 의해 형성되고, 예를 들면, 포토리소그래피에 의해 레벨간 절연체(23)에 콘택 홀(23a 및 23b)를 형성한 후 Al(알루미늄)이 레벨간 절연체(23)상에 형성된다. W(텅스텐) 등은 필요시 콘택 홀(23a 및 23b)로 적용될 수 있다. 도 3에 도시된 유전체 메모리(10)는 상술된 공정을 완료한 후 표준 금속 배선 공정을 통해 다음에 의해 완료된다.
상술된 본 실시예에서, 레벨간 절연체(17)는, 트렌치(17a 및 17b), 하부 전극층(18), 유전체막(19) 및 상부 전극층(20)이 트렌치(17a 및 17b)를 포함한 레벨간 절연체(17)상에 순서대로 적층되는 것을 제공하는 트랜지스터(10A 및 10A)상에 형성되기 때문에, 유전체 캐패시터(10B 및 10B)는, Pt와 같은 마이크로 리소그래피를 갖기 어려운 재료가 사용되더라도 용이하게 형성된다. 이 공정은, 이온 밀링 방법에 의한 종래의 마이크로 리소그래피 공정이 불필요하기 때문에 간략화된다.
더욱이, 본 실시예에서, 레벨간 절연체(17) 및 하부 전극층(18) 간의 상호 확산은, N2로 만들어진 상호-확산-방지 영역(17A)이 레벨간 절연체(17)의 하부 전극(18)의 인접한 영역에 형성되기 때문에 방지될 수 있다. 따라서, 상호 인접하여 형성된 하부 전극층(18)의 단락 회로는 방지될 수 있다. 더욱이, 하부 전극층(18)의 박리는 Ta(탄탈륨) 또는 그 산화물 등으로 만들어진 버퍼층을 레벨간 절연체(17) 및 하부 전극층(18) 간에 제공함으로써 방지될 수 있다.
[제2 실시예]
도 6은 본 발명의 제2 실시예에서의 유전체 메모리(30)의 구조를 도시한다. 유전체 메모리(30)의 유전체 캐패시터(30B)는 제1 실시예와 다른 단면 모양을 취한다. 다른 구조는 제1 실시예와 동일하다. 지금부터 제2 실시예의 주요 특징이 설명될 것이고 제1 실시예와 동일한 다른 것들은 생략될 것이다.
제2 실시예에서, 레벨간 절연체(17)에 형성된 트렌치(31a 및 31b)는 측면에 경사각을 갖는 영역을 갖고 단면은 사다리꼴 모양을 취한다. 따라서, 유전체막(19) 및 상부 전극층(20)의 에지 둘다는 트렌치(31a 및 31b)에 대응하는 경사각을 갖는 영역을 갖는다. 따라서, 코팅은 각 층의 에지 둘다에 잘 적용될 수 있고 유전체 캐패시터의 특성은 트렌치(31a 및 31b)에 경사각을 갖는 영역을 제공함으로써 안정화된다.
트렌치(31a 및 31b)는 포토레지스트막의 퇴화를 이용함으로써 형성될 수 있다. 즉, 도 7에 도시된 바와 같이, 예를 들면, 레벨간 절연체(17)를 형성한 후, 트렌치 패턴을 갖는 포토레지스트막(32)이 레벨간 절연체(17)상에 형성되고, 경사각(32a)의 영역을 갖는 포토레지스트막(32)은, 예를 들면, 250℃로 가열함으로써 개구에 형성된다. 이 상태에서, 포토레지스트의 선택비가 작다고 가정하여 이방성 식각이 적용될 때, 경사각의 영역을 갖는 트렌치(31a 및 31b)는, 예를 들면, 포토레지스터의 퇴화에 의해 형성된다. 제1 실시예와 같이, 상술된 공정을 따른 후에, 하부 전극층(18), 유전체막(19) 및 상부 전극층(20)이 순서대로 적층된 다음, CMP법을 사용하여 불필요한 영역을 일체로 제거함으로써 표면은 평탄화된다.
[제3 실시예]
도 8은 제3 실시예에서의 유전체 메모리(40)의 구조를 도시한다. 유전체 메모리(40)는 상기 실시예들에 비해 레벨간 절연체(17)가 두꺼워지고 트렌치(41a 및 41b)가 깊은 구조를 갖고, 동시에 직사각형 또는 정방형을 취하고 대부분 캐패시턴스를 증가시키는 캐패시터의 영역을 증가시키도록 되기 때문에, 충분한 신호량이 제1 및 제2 실시예에 따라 얻어질 수 없을 때 효과적이다. 다른 구조는 제1 실시예와 동일하다.
일반적으로, 캐패시터가 직사각형 또는 정방형을 취할 때, 각 층의 구석에 전계가 집중되어 특성 변동이 커진다. 그러나, 본 실시예에 따르면, 높이 방향을 향해 캐패시터의 영역이 커질 때, 구석의 특성 변동은 비교적으로 작아진다. 이 경우에, 제1 및 제2 실시예와는 달리 구석은 굴곡될 필요가 없고 경사각을 갖는 영역이 트렌치에 제공될 필요가 없다. 따라서, 본 실시예에서, 개구의 에지는 RIE에 의해 이방성 식각을 레벨간 절연체(17)에 적용한 후, 리플로우에 의해 매끄러워지고 직사각형의 단면을 갖는 트렌치(41a 및 41b)가 형성된다. 더욱이, 유전체 캐패시터는 하부 전극층(18), 유전층(19) 및 상부 전극층(20)을 순서대로 간단히 적층함으로써 제조될 수 있으며, 다음에 불필요한 영역이 제1 실시예와 같은 CMP법에 의해 일체로 제거된다.
제2 및 제3 실시예에서, 유전체 캐패시터는 용이하게 제조될 수 있고, 동시에, 공정은 간략화될 수 있다. 이러한 효과들은 제1 실시예와 동일하다.
[제4 실시예]
도 9는 제4 실시예에서의 유전체 메모리(50)의 구조를 도시한다. 유전체 메모리(50)는, 제3 실시예와 같이 레지스트 마스크가 제거되거나 또는 마스크로서 레벨간 절연체(17)를 사용하여 트렌치(51a 및 51b)를 형성한 후, 레지스트 마스크가 남게 되는 조건하에서 등방성 식각을 적용함으로써 증가되는 트렌치(51a 및 51b)의 캐패시턴스 및 이에 의해 증가되는 캐패시터의 표면 영역을 갖도록 설계된다. 본 실시예에서, 레벨간 절연체(17)의 식각비, 및 식각시 동일한 다결정 실리콘으로 만들어진 콘택 플러그층(21)의 식각비를 설정한다. CF4및 O2의 혼합 가스는, 예를 들면, 식각 가스로서 사용된다.
본 실시예에서, 상호 인접하여 형성된 캐패시터의 트렌치(51a 및 51b) 간의 거리 W는 상술된 방법을 사용하여 최소 선폭 F보다 작게 설정될 수 있다.
유전체 메모리의 셀 구조는 종래의 DRAM과 유사하고 그 발전 경향 역시 유사하다. 이 경우에, 최종 셀 영역은 4F X 2F(F는 최소 선폭)라 하고 캐패시터의 평면적은 도 10a에 도시된 3F X F라 한다. 한편, DRAM과 매우 다른 캐패시터의 구조는, 각각의 캐패시터의 상부 전극층이 유전체 메모리의 콘택 홀을 통해 배선층(플레이트 라인)에 전기적으로 접속되는 것이다. 콘택 홀은, 리소그래피에 의해 상부 전극으로부터 스택 아웃(stack out)되도록 일반적으로 최소 선폭으로 설계된다.
특히, 도 10b에 도시된 상기 유전체 메모리(10, 30, 40, 및 50)에 따르면, 하부 전극층(18), 상부 전극층(20) 및 유전체막(19)이 레벨간 절연체(17)의 표면상에 있기 때문에, 콘택 홀(23a)의 위치가 도면에서 이중 쇄선으로 도시된 바와 같이 시프트될 때, 하부 전극층(18) 및 상부 전극층(20)의 단락 회로가 발생할 수 있다. 지금부터, 상술된 전극들 간의 단락 회로를 방지하는 구조를 갖는 유전체 메모리가 본 발명의 제5 실시예로서 설명될 것이다.
[제5 실시예]
도 11 및 도 12는 제5 실시예에서의 유전체 메모리(60)를 도시한다. 캐패시터의 모양 이외의 구조가 상기 실시예들과 실질적으로 동일하기 때문에 도 5b까지 공정의 설명은 생략되고, 이 후의 공정이 설명될 것이다.
도 11에 도시된 바와 같이, 상술된 실시예와 같이, 예를 들면, NSG로 만들어진 레벨간 절연체(65)는 유전체 캐패시터에 형성되고, 하부 전극층(62), 유전체막(63) 및 상부 전극층(64)을 레벨간 절연체(17)의 트렌치(61a 및 61b)에 각각 형성한 후 레벨간 절연체(17)상에 형성된다. SiO2(실리콘 질화물)로 만들어진 절연체(66)는, 최소 선폭 F를 갖는 콘택 홀(65a 및 65b)을 레벨간 절연체(65)에 형성한 후, 예를 들면, CVD법에 의해 레벨간 절연체(65)상에 형성된다. 더욱이, 측벽막(66A 및 66B)은 도 12a 및 도 12b에 도시된 RIE를 적용함으로써 콘택 홀(65a 및 65b)의 내벽에 형성된다. 따라서, 최소 선폭 F보다 실제로 작은 폭을 갖는 콘택 홀(67a 및 67b)이 형성될 수 있다.
상술된 공정을 따른 후에, 배선층(68a 및 68b)(플레이트 라인)은 제1 실시예와 같이, 예를 들면, Al(알루미늄)을 증발 및 패터닝함으로써 레벨간 절연체(65)상에 형성된다. 본 실시예의 유전체 메모리(60)는 표준 금속 배선 공정을 따른 후에 완성될 수 있다.
본 실시예에서, 측벽막(66A)이 배선층(68a, 68b)의 영역 및 유전체 캐패시터(60B)상의 상부 전극층(64)의 전기 접속된 영역에 형성되기 때문에, 최소 선폭 F보다 실질적으로 작은 폭을 갖는 콘택 홀(67a 및 67b)이 형성될 수 있다. 따라서, 하부 전극층(62) 및 상부 전극층의 단락 회로는 상부 전극층(64) 및 배선층(68a 및 68b)의 접속 공정 동안에 방지될 수 있다.
[제6 실시예]
본 실시예에서, 상기 실시예들에서 하부 전극층, 유전체막 및 상부 전극층을 적층한 후, CMP법에 의해 불필요한 영역을 제거할 때 바닥 전극층 및 상부 전극층의 형성 재료에서 주로 발생되는 플라스틱 왜곡에 의해 여분의 볼록 영역(플래시)(도 13b에 도시됨)이 형성되는 경우의 제조 방법이 설명될 것이다. 여기서, 예로서 제1 실시예의 유전체 메모리(10)를 참조하여 설명될 것이다. 다음에서, 제1 실시예와 다른 관점의 설명은 제1 실시예의 유사한 번호가 지정되어 있어 생략될 것이다.
도 13a 및 도 13b는 본 실시예에 따른 유전체 메모리(10)의 주요 제조 공정을 도시한다. 본 실시예에서, 우선, 예를 들면, 깊이 400㎚ 및 폭 1500㎚의 트렌치(17a 및 17b)가 도 4b에 도시된 제1 실시예와 동일한 공정을 통해 형성된다.
다음으로, 도 13a에 도시된 바와 같이, 하부 전극층(18')은, 예를 들면, 스퍼터링 방법을 통해 20㎚ 두께의 Ti막 및 120㎚ 두께의 Pt막을 순서대로 적층함으로써 형성된다. 그 다음, 다결정 실리콘 SBT로 만들어진 두께 150㎚의 유전체막(19)은, 예를 들면, CVD법을 통해 SBT막을 형성한 후, 열처리를 SBT막에 인가함으로써 형성된다. 더욱이, 두께 150㎚의 Pt로 만들어진 상부 전극층(20)은, 예를 들면, 스퍼터링 방법에 의해 유전체막(19)상에 형성된다.
다음에, 도 13b에 도시된 바와 같이, 하부 전극층(18'), 유전체막(19) 및 상부 전극층(20)의 불필요한 영역은, 예를 들면, CMP법에 의해 종단점 검출층으로서의 레벨간 절연체(17)와 함께 일체로 제거된다. 여기서, Pt의 플래시는, 하부 전극층(18') 및 상부 전극층(20)을 형성하는 Pt가 유전체막(19)을 형성하는 SBT보다 연성이기 때문에 유전체막(19)측에 스택 아웃된다. 즉, 하부 전극층(18')의 Pt로 만들어진 볼록 영역(18'a) 및 상부 전극층(20)의 Pt로 만들어진 볼록 영역(20a)은 유전체막(19) 및 레벨간 절연체(17)의 표면상에 생성된다. 단락 회로는 하부 전극층(18') 및 상부 전극층(20) 간에 발생하고, 볼록 영역(18'a 및 20a)의 생성 조건에 따라 인접하여 형성되는 하부 전극층들(18') 간에 발생할 것이다.
본 실시예에서, 다음으로, 볼록 영역(18'a 및 20a)은, RIE 장치를 사용함으로써 Ar:Cl2= 3:7의 흐름비의 양으로 Ar(아르곤) 가스 및 Cl2(염소) 가스의 혼합 가스를 기판(11)의 전체면에 공급하면서, 5mTorr의 식각 압력(가스 압력) 및 90W의 플라즈마 발생 전기의 조건하에서 RIE에 의해 제거된다. 여기서, 볼록 영역(18'a 및 20a)이 생성된 영역 이외의 평탄한 영역의 표면은 레지스트막(도시되지 않음) 등을 형성함으로써 보호될 수 있다. Pt의 식각비는 상기 조건하에서 약 13.8㎚/min이고 SBT의 식각비는 약 5.7㎚/min이다. 따라서, 볼록 영역(18'a 및 20a)은 효과적으로 제거될 수 있다. 더욱이, 볼록 영역(18'a 및 20a)은 하부 전극층(18')이 Ti 및 Pt로 형성되는 경우에 제거될 수 있고, 상부 전극층(20)은 Ir로 형성된다.
지금까지의 실시예들에서, 표면이 CMP법에 의해 하부 전극층(18'), 유전체막(19), 및 상부 전극층(20)의 불필요한 영역을 제거함으로써 평탄화된 후, 표면이 생성된 볼록 영역(18'a 및 20a)을 가져 평탄하지 않는 경우에 RIE를 통해 볼록 영역(18'a 및 20a)을 제거하여 표면이 완전하게 평탄화된다. 그 결과, 단락 회로는 하부 전극층(18') 및 상부 전극층(20) 간에 또는 상호 인접하여 형성된 하부 전극층(18')들 간에 발생할 것이다.
[제7 실시예]
제7 실시예는, 단단하고 깨지기 쉬운 SBT로 만들어진 유전체막(19)의 트렌치에 형성된 영역이, CMP법이 수행될 때 상부로부터 인가되는 압력에 의해 레벨간 절연체의 트렌치에 응력이 집중되는 경우에도 파괴되지 않는 유전체 캐패시터의 제조 방법, 및 상기 방법을 통해 제조되는 유전체 캐패시터에 관한 것이다.
도 14a 및 도 14b는 본 실시예에 따른 유전체 메모리(70)의 주요 제조 공정을 도시한다. 본 실시예에서, 예를 들면, 깊이 330 내지 350㎚의 트렌치(17a 및 17b) 등이 도 4b에 도시된 제1 실시예와 동일한 공정을 통해 형성된 후, Pt로 만들어진 두께 100㎚의 하부 전극층(71) 및 SBT와 같은 강유전체로 만들어진 두께 100㎚의 유전체막(72) 및 Pt로 만들어진 두께 약 80 내지 100㎚의 상부 전극층(73)이, 도 4b에 도시된 바와 같이, 예를 들면, CVD법에 의해 순서대로 각각 형성된다. 여기서, 레벨간 절연체(17)의 표면 높이는, 상부 전극층(73)의 두께가 약 80 내지 100㎚이기 때문에, 예를 들면, 50㎚ 이하의 범위에서 상부 전극층(73)의 표면 높이보다 높다. CMP에 사용되는 Al2O3(알루미나)와 같은 연마액의 미립자의 평균 직경은, 예를 들면, 약 50㎚ 이하이고, 본 실시예에서, 미립자의 평균 직경 미만인 상술된 높이차를 갖는 것이 바람직하다.
다음으로, 도 14b에 도시된 바와 같이, 트렌치(17a 및 17b) 영역을 제외한 하부 전극층(71), 유전체막층(72), 및 상부 전극층(73)은 종단점 검출층으로서의 레벨간 절연체(17)와 함께 선택적으로 제거되고, 동시에, 표면은 평탄화된다. Pt와 같은 전극 형성 재료가 상술된 연성을 갖는 경우, 상부 전극층(73)의 표면을 갖는 유전체 캐패시터(70B)는 하부 전극층(71) 및 유전체막(72)의 에지 둘다보다 다소 눌려지거나, 또는 상부 전극층(73)의 표면을 따라 하부 전극층(71) 및 유전체막(72) 둘다의 각 에지로 구성되는 평탄화된 표면을 갖는 유전체 캐패시터(70B)는 레벨간 절연체(17)의 트렌치(17a 및 17b)에 각각 형성된다.
상술된 본 실시예에서, 보다 큰 오목부, 또는 CMP가 수행될 때 CMP에 사용되는 Al2O3와 같은 연마재의 미립자의 평균 직경을 갖는 유전체 캐패시터(70B)는, 상술된 응력 집중에 의한 유전체막(72)의 파괴가 효과적으로 방지될 수 있도록 트렌치(17a 및 17b)에 제공된다.
본 발명은 지금까지의 실시예들을 참조하여 설명되었으나, 이는 상기 실시예들에 한정되지 않고 일부 다른 대체물이 역시 고려될 수 있다. 예를 들면, 유전체 캐패시터의 하부 전극층, 유전체막 및 상부 전극층 등은 상기 실시예에서의 CVD법에 의해 형성되나, MOCVD(유기 금속성 화학적 기상 증착), 스퍼터링 방법 등이 또한 사용될 수 있다.
더욱이, 유전체 캐패시터를 형성하는 하부 전극층, 유전층 및 상부 전극층이 CMP법에 의해 일체로 처리되는 예가 상기 실시예에 설명되었으나, 기계적 연마와 같은 다른 방법도 역시 동일한 목적에 사용될 수 있다.
더욱이, 상술된 제6 실시예에서, 볼록 영역(18'a 및 20a)이 RIE에 의해 제거되는 예가 설명되었으나, 스퍼터 식각 역시 사용될 수 있다.
더욱이, 상기 실시예의 각각에서, Pt 및 Ir과 같은 형성 재료가 하부 전극층 및 상부 전극층에 사용되는 예가 설명되었으나, Pt, Ir, Ru, Rh 또는 Pd와 같은 귀금속 성분 및 Hf(하프늄), Zr(지르코늄), 또는 Ti 및 산소와 같은 전이 금속 성분을 포함하며 전이 금속 및 산소를 포함한 귀금속이 형성 재료로서 사용될 수 있다. 더욱이, 각각의 전극층은 단일층 구조를 가질 뿐 아니라, 이들 재료들로 만들어진 다중층 구조를 가질 수 있다.
더욱이, 상술된 제7 실시예에서, 제1 실시예의 모양을 갖는 유전체 캐패시터의 제조 방법이 설명되었으나, 제2 실시예 내지 제5 실시예의 유전체 캐패시터가 제조될때에도 적용될 수 있다.
상술된 본 발명의 유전체 캐패시터 또는 유전체 메모리에 따르면, 축적 캐패시턴스를 증가시키는 효과는, 본 발명의 유전체 캐패시터 및 유전체 메모리가 레벨간 절연체의 트렌치에 제1 전극층, 유전체막 및 제2 전극층으로 형성된 스택 구조가 매립되는 구조를 갖기 때문에, 트렌치의 바닥 및 측면을 따라 제1 전극층 및 유전체막을 적층함으로써 얻어진다.
특히, 본 발명의 유전체 캐패시터에 따르면, 제1 전극층, 유전체막 및 제2 전극층의 코팅 특성을 개선하는 효과는 트렌치에 굴곡 영역 또는 경사각을 갖는 영역을 제공함으로써 역시 특성 변동을 감소시켜 얻어진다.
더욱이, 본 발명의 유전체 캐패시터에 따르면, 상호 인접하여 형성된 제1 전극층의 단락 회로는 트렌치의 인접 영역에 상호-확산-방지 영역을 제공함으로써 방지될 수 있다. 더욱이, 본 발명의 유전체 캐패시터에 따르면, 제1 전극층의 박리는, 버퍼층이 트렌치 및 제1 전극층 간에 제공되기 때문에 방지될 수 있다.
본 발명의 유전체 캐패시터에 따르면, 전기 접속된 영역은 배선층의 전기 접속된 영역의 측벽막 및 유전체 캐패시터의 제2 전극층을 형성함으로써 최소 선폭보다 좁게 형성될 수 있다. 따라서, 제2 전극층 및 배선층의 접속 공정에서, 제1 전극층 및 제2 전극층의 단락 회로는 방지될 수 있다.
더욱이, 본 발명의 유전체 캐패시터의 제조 방법에 따르면, 플라티늄과 같은 안정한 재료가 전극 재료로서 사용되는 경우에도 식각이 용이하게 수행될 수 있도록 레벨간 절연체의 트렌치에 제1 전극층, 유전체막 및 제2 전극층을 순서대로 적층한 후, 트렌치의 표면은 레벨간 절연체의 표면에 따라 평탄화된다.
특히, 본 발명의 유전체 캐패시터의 제조 방법에 따르면, 식각이 용이하게 적용될 수 있고 화학적 기계적 연마에 의해 제1 전극층, 유전체막, 및 제2 전극층을 일체로 처리함으로써 동시에 제조 공정은 간략화될 수 있다.
더욱이, 본 발명의 유전체 캐패시터의 제조 방법에 따르면, 화학적 기계적 연마에 의해 제1 전극층, 유전체막 및 제2 전극층을 처리한 후 식각 처리를 표면에 적용함으로써 화학적 기계적 연마가 트렌치 및 레벨간 절연체의 표면을 평탄화하는데 적용되어, 표면상에 불균일성이 발생하는 경우에도 트렌치의 표면 및 레벨간 절연체의 표면은 완전하게 평탄화될 수 있다. 그 결과, 유전체 캐패시터의 절연 특성은 개선되고 고신뢰성을 갖는 유전체 캐패시터가 제조될 수 있다.
더욱이, 본 발명의 유전체 캐패시터의 제조 방법에서, 유전체막 및 제2 전극층은레벨간 절연체의 표면 높이가 제2 전극층의 표면 높이보다 높게 적층된 다음, 제1 전극층, 유전체막 및 제2 전극층은 처리된다. 그 결과, 트렌치에 형성된 영역을 파괴하는 것은 화학적 기계적 연마를 수행할 때 인가되는 상부로부터의 압력에 의해 레벨간 절연체의 트렌치에 응력이 집중되는 경우에도 효과적으로 방지될 수 있다.
Claims (27)
- 제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되는 구조를 갖는 유전체 캐패시터에 있어서,트렌치를 갖는 레벨간 절연체가 제공되고, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층으로 형성되는 스택 구조가 상기 트렌치에 매립되어 있는 유전체 캐패시터.
- 제1항에 있어서,상기 제1 전극층 및 상기 유전체막은 각각 상기 레벨간 절연체의 트렌치의 바닥 및 측면의 구성에 따른 모양을 취하고, 상기 제1 전극층 및 상기 레벨간 절연체의 에지 모두는 상기 제2 전극층 및 상기 레벨간 절연체의 각 표면과 동일한 표면을 형성하는 유전체 캐패시터.
- 제2항에 있어서,상기 제1 전극 및 상기 레벨간 절연체의 에지 모두는 각각 상기 제2 전극층 및 상기 레벨간 절연체의 각 표면과 함께 평탄한 표면을 실질적으로 구성하는 유전체 캐패시터.
- 제2항에 있어서,상기 트렌치는 바닥 및 측면에 굴곡 모양을 취하고, 동시에, 상기 제1 전극층 및 상기 유전체막의 에지 모두는 각각 상기 트렌치의 모양에 따른 굴곡 모양을 취하는 유전체 캐패시터.
- 제2항에 있어서,경사각을 갖는 영역은 상기 트렌치의 측면에 제공되고, 상기 제1 전극층 및 상기 유전체막의 에지 모두는 각각 상기 트렌치의 경사진 영역에 따른 경사각을 갖는 모양을 취하는 유전체 캐패시터.
- 제2항에 있어서,상기 트렌치의 단면은 직사각형 또는 정방형을 취하고, 상기 제1 전극층 및 상기 유전체막은 각각 오목 모양을 취하는 유전체 캐패시터.
- 제1항에 있어서,질화물로 처리된 상호-확산-방지 영역(mutual-diffusion-preventing area)이 상기 트렌치의 인접 영역에 제공되는 유전체 캐패시터.
- 제1항에 있어서,버퍼층이 상기 트렌치 및 상기 제1 전극층 간에 제공되는 유전체 캐패시터.
- 제1항에 있어서, 상기 유전체막은 강유전체 특성을 갖는 유전체 캐패시터.
- 제9항에 있어서,상기 강유전체 특성을 갖는 유전체막이 SBT(Bi2SrTa2O9), SBTN(Bi2SrTa2-xNbxO9), PZT(Pb(Zr, Ti)O3) 또는 PLZT((Pb, La)(Zr, Ti)O3)로 형성되는 유전체 캐패시터.
- 제1항에 있어서,상기 유전체막은 고유전율의 특성을 갖는 유전체 캐패시터.
- 제11항에 있어서,상기 고유전율의 특성을 갖는 유전체막은 Ta2O5, BST((Ba, Sr)TiO3) 또는 STO(SrTiO3)로 형성되는 유전체 캐패시터.
- 유전체 캐패시터에 있어서,트렌치를 갖는 제1 레벨간 절연체,제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되어 상기 트렌치에 매립된 스택 구조,상기 제2 전극층에 대향하는 콘택 홀이 상기 제1 레벨간 절연체상에 형성되고 절연 재료로 만들어진 측벽이 상기 콘택 홀의 벽상에 형성된 제2 레벨간 절연체, 및측벽막들 간의 영역을 통해 상기 제2 전극층에 전기적으로 접속된 상기 제2 레벨간 절연체상에 형성되는 배선층을 포함하는 유전체 캐패시터.
- 유전체 캐패시터의 제조 방법에 있어서,스위칭 소자가 형성된 기판상에 평탄화한 표면을 갖는 레벨간 절연체를 형성하고, 상기 스위칭 소자에 대향하는 상기 레벨간 절연체에 트렌치를 형성하는 단계, 및제1 전극층, 유전체막 및 제2 전극층을 상기 레벨간 절연체의 트렌치에 순서대로 적층한 후, 상기 레벨간 절연체의 표면에 따라 상기 트렌치의 표면을 평탄화하는 단계를 포함하는 유전체 캐패시터의 제조 방법.
- 제14항에 있어서,상기 트렌치를 상기 레벨간 절연체에 형성한 후, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 상기 트렌치를 포함한 상기 레벨간 절연체상에 순서대로 적층하고, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 종단점 검출층(end point detection layer)으로서의 상기 레벨간 절연체와 함께 화학적 기계적 연마법에 의해 처리하고, 상기 트렌치의 표면을 상기 레벨간 절연체의 표면을 따라 평탄화하는 유전체 캐패시터의 제조 방법.
- 제15항에 있어서,상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 화학적 기계적 연마에 의해 처리한 다음, 상기 트렌치 및 상기 레벨간 절연체의 표면을 식각 처리함으로써 상기 연마된 표면을 더욱 평탄화하는 유전체 캐패시터의 제조 방법.
- 제15항에 있어서,상기 레벨간 절연체의 표면 높이가 상기 제2 전극층의 표면 높이보다 높게 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 순서대로 적층한 후, 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 처리하는 유전체 캐패시터의 제조 방법.
- 제17항에 있어서,상기 레벨간 절연체의 표면 높이가 상기 제2 전극층의 표면 높이보다 50㎚ 미만의 범위로 높게 상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 순서대로 적층하는 유전체 캐패시터의 제조 방법.
- 제15항에 있어서,상기 제1 전극층, 상기 유전체막 및 상기 제2 전극층을 화학적 기상 증착에 의해 각각 형성하는 유전체 캐패시터의 제조 방법.
- 제14항에 있어서,등방성 식각에 의해 상기 레벨간 절연체를 선택적으로 처리하여 상기 바닥 및 측면에 굴곡 모양을 갖는 트렌치를 형성하는 유전체 캐패시터의 제조 방법.
- 제20항에 있어서,상기 트렌치 및 인접하여 형성된 캐패시터의 트렌치 간의 거리가 최소 선폭 이하가 될 때까지 상기 트렌치를 형성하는 식각을 수행하는 유전체 캐패시터의 제조 방법.
- 제14항에 있어서,이방성 식각에 의해 상기 레벨간 절연체를 선택적으로 처리하여 상기 직사각형 또는 정방형을 취하는 단면을 갖는 상기 트렌치를 형성하는 유전체 캐패시터의 제조 방법.
- 제22항에 있어서,상기 직사각형 또는 정방형을 취하는 트렌치를 상기 레벨간 절연체에 형성한 후, 열을 상기 레벨간 절연체에 인가함으로써 상기 트렌치의 에지를 매끄럽게 하는 유전체 캐패시터의 제조 방법.
- 유전체 메모리에 있어서,기판에 형성되는 스위칭 소자,상기 스위칭 소자상에 제공되는 트렌치를 갖는 레벨간 절연체, 및제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되고 상기 스위칭 소자에 전기적으로 접속되어 상기 레벨간 절연체의 트렌치에 매립된 구조를 갖는 유전체 캐패시터를 포함하는 유전체 메모리.
- 유전체 메모리에 있어서,기판에 형성되는 스위칭 소자,상기 스위칭 소자상에 제공되는 트렌치를 갖는 제1 레벨간 절연체,제1 전극층, 유전체막 및 제2 전극층이 순서대로 적층되고 상기 스위칭 소자에 전기적으로 접속되어 상기 제1 레벨간 절연체의 트렌치에 매립된 구조를 갖는 유전체 캐패시터,상기 제2 전극층에 대향하는 콘택 홀이 상기 제1 레벨간 절연체상에 형성되고 절연 재료로 만들어진 측벽막이 상기 콘택 홀의 벽상에 형성된 제2 레벨간 절연체, 및측벽막들 간의 영역을 통해 상기 제2 전극층에 전기적으로 접속된 상기 제2 레벨간 절연체상에 형성되는 배선층을 포함하는 유전체 메모리.
- 제25항에 있어서,상기 제1 전극층의 두께는 30 내지 150㎚의 범위에 존재하는 유전체 메모리.
- 제25항에 있어서,상기 유전체막의 두께는 50 내지 120㎚의 범위에 존재하는 유전체 메모리.
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