KR20020044681A - 강유전체 메모리 소자의 제조 방법 - Google Patents

강유전체 메모리 소자의 제조 방법 Download PDF

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Abstract

반도체기판에 트랜지스터를 형성하고, 상기 트랜지스터보다 더 큰 단차를 갖는 캐패시터를 형성하는 단계, 상기 캐패시터 상부에 층간절연막을 형성하는 단계, 상기 캐패시터의 표면을 노출시키는 타겟으로 상기 층간절연막을 순차적으로 습식식각 및 건식식각하여 상기 트랜지스터의 소정 상부와 상기 캐패시터의 표면을 노출시키는 1차 콘택홀을 동시에 형성하는 단계, 상기 1차 콘택홀 중 상기 캐패시터의 표면을 노출시킨 1차 콘택홀상에 확산방지막을 형성하는 단계, 상기 1차 콘택홀 중 상기 트랜지스터 상부에 형성된 1차 콘택홀을 건식식각하여 상기 트랜지스터를 완전히 노출시키는 2차 콘택홀을 단계, 및 상기 1, 2차 콘택홀을 통해 상기 트랜지스터와 캐패시터를 전기적으로 접속시키는 금속배선을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 메모리 소자의 제조 방법{METHOD FOR FABRICATING FERROELECTRIC MEMORY DEVICE}
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 안정된 금속배선을 구비하는 강유전체 메모리 소자(FeRAM)의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술에 따른 강유전체 메모리 소자의 구조 단면도로서, 하나의 트랜지스터와 하나의 강유전체 캐패시터로 이루어지며, 트랜지스터와 강유전체 캐패시터를 전기적으로 접속시키는 국부배선이 형성된다.
종래기술에 따른 강유전체 메모리 소자의 제조 방법은, 먼저 트랜지스터를 제조하는데 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성한 다음, 반도체기판(11)상에 게이트산화막(13), 워드라인(14)을 형성한 다음, 워드라인(14) 하측의 반도체기판(11)에 불순물 이온주입을 실시하여 소스/드레인(15)을 형성한다. 이 때, 소스/드레인(15)은 LDD(Lightly Doped Drain) 구조를 가질 수 있으며, 워드라인(14)의 양측벽에 스페이서(Spacer)가 형성될 수 있다. 이러한 LDD 및 스페이서 제조 공정은 생략하기로 한다.
상술한 방법으로 형성된 트랜지스터, 예컨대 워드라인(14)을 포함한 반도체기판(11)상에 제 1 층간절연막(16)을 형성한 다음, 제 1 층간절연막(16)의 소정 부분에 하부전극(17), 강유전체 박막(18), 상부전극(19)의 적층구조로 이루어지는 캐패시터를 형성한다. 이 때, 하부전극(17) 및 상부전극(19)은 백금, 이리듐, 루테늄등을 이용하는데, 백금을 이용할 경우 아르곤 가스 플라즈마를 이용하여 순수한 백금 금속타겟을 스퍼터링하여 증착한다. 강유전체 박막은 SBT, PZT 등을 이용하며, 특히 백금/SBT/백금 구조의 캐패시터는 반응성 이온 식각(Reactive Ion Etch; RIE)으로 패터닝하고 플라즈마에 의한 식각 손상을 제거하기 위해 600℃∼850℃의 회복 열공정을 실시한다.
트랜지스터의 소스/드레인(15)과 캐패시터의 상부전극(19)을 전기적으로 접속시키기 위해 국부배선(Interconnection)을 형성하는데, 캐패시터를 포함한 전면에 제 2 층간절연막(20)을 형성한 다음, 제 2 층간절연막(20)을 선택적으로 건식식각(Dry etch)하여 상부전극(19)이 노출되는 콘택홀을 형성한다. 계속해서, 상부전극(19)의 표면에 형성된 콘택홀상에 확산방지막으로서 TiN(21)을 형성한다.
계속해서, 트랜지스터의 소스/드레인(15)을 노출시키는 콘택홀을 형성하는데, 즉, 건식 식각을 실시하여 콘택홀을 형성한 후 Ti/TiN/Ti/Al 구조의 금속배선(22)을 형성하여 트랜지스터와 캐패시터를 전기적으로 접속시킨다.
그러나, 상술한 종래기술에서는 트랜지스터와 캐패시터를 전기적으로 접속시키기 위한 콘택홀 형성시, 하부 제 2 층간절연막(20)을 BPSG막으로 이용하는 경우, 습식식각이 곤란하여 건식식각만을 통해 콘택홀을 형성하므로써, 종횡비(Aspect ratio)가 2 보다 크게 되어, 즉 콘택홀의 깊이가 깊어 금속배선용 금속의 매립 불량(23)이 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위해 콘택홀 형성시 습식 식각과 건식 식각을 병행하는 방법이 제안되었으나, 강유전체 메모리 소자의 캐패시터 보호막으로 사용되는 TiN을 식각하면 층간절연막의 표면이 거칠어져 습식식각이 불가능하게 되고 이로 인해 금속 매립이 어려운 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터와 강유전체 캐패시터의 단차로 인해 트랜지스터에 접속되는 금속배선을 위한 콘택홀 형성시 금속막의 매립 불량을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 강유전체 메모리 소자의 구조 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 34 : 워드라인
35 : 소스/드레인 36 : 제 1 층간절연막
37 : 하부전극 38 : 유전막
39 : 상부전극 40 : 제 2 층간절연막
41a,41b : 1차 콘택홀 42 : TiN
43 : 2차 콘택홀 44 : 국부배선
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 반도체기판에 트랜지스터를 형성하고, 상기 트랜지스터보다 더 큰 단차를 갖는 캐패시터를 형성하는 단계, 상기 캐패시터 상부에 층간절연막을 형성하는 단계, 상기 캐패시터의 표면을 노출시키는 타겟으로 상기 층간절연막을 순차적으로 습식식각 및 건식식각하여 상기 트랜지스터의 소정 상부와 상기 캐패시터의 표면을 노출시키는 1차 콘택홀을 동시에 형성하는 단계, 상기 1차 콘택홀 중 상기 캐패시터의 표면을 노출시킨 1차 콘택홀상에 확산방지막을 형성하는 단계, 상기 1차 콘택홀 중 상기 트랜지스터 상부에 형성된 1차 콘택홀을 건식식각하여 상기 트랜지스터를 완전히 노출시키는 2차 콘택홀을 단계, 및 상기 1, 2차 콘택홀을 통해 상기 트랜지스터와 캐패시터를 전기적으로 접속시키는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 통상의 트랜지스터 제조 공정을 실시하여 반도체기판(31)에 필드산화막(32), 게이트산화막(33), 워드라인(34) 및 소스/드레인(35)을 형성한 다음, 반도체기판(31)의 전면에 제 1 층간절연막(36)을 형성하고, 제 1 층간절연막(36)상에 통상의 캐패시터 제조 공정을 실시하여 하부전극(37), 유전막(38), 상부전극(39)의 적층구조로 이루어진 캐패시터를 형성한다. 여기서, 유전막(38)은 SBT, PZT, 도핑된 SBT 또는 도핑된 PZT 중 어느 하나를 이용하고, 하부 전극(37) 및 상부전극(39)은 Pt, Ir, Ru, Re 또는 Rh 중 어느 하나를 이용한다.
계속해서, 캐패시터 상부에 제 2 층간절연막(40)을 형성한 다음, 캐패시터의 상부전극(39)이 노출되는 타겟으로 습식식각, 건식식각을 순차적으로 실시하여 입구의 폭이 바닥보다 더 넓은 1차 콘택홀(41a. 41b)을 형성한다. 이 때, 트랜지스터 상부에 형성되는 1차 콘택홀(41b)은 상부전극(39)이 노출되는 타겟으로 실시하였기 때문에 완전히 소스/드레인(35)을 노출시키지 않는 소정 깊이만큼만 식각되는데, 예컨대 제 2 층간절연막(40)의 두께만큼만 식각되며 입구의 폭이 넓은 구조로 형성된다.
도 2b에 도시된 바와 같이, 1차 콘택홀(41a, 41b)을 포함한 전면에 후속 금속배선의 티타늄이 상부전극(39)으로 확산하는 것을 방지하기 위한 확산방지막으로서 TiN을 형성한 다음, 선택적으로 패터닝하여 캐패시터의 상부전극(39)에만 TiN(42)을 형성한다. 이 때, 트랜지스터 상부의 1차 콘택홀(41b)에는 TiN(42)이 형성되지 않는다.
이와 같이, 종래 TiN 식각시 하부의 층간절연막이 거칠어져 습식식각이 불가능하였던 것과는 달리, 본 발명의 실시예에서는 TiN 형성전에 습식 및 건식 식각을 통해 후속 금속배선 매립이 우수한 넓은 콘택홀을 형성한다.
도 2c에 도시된 바와 같이, 트랜지스터 상부에 형성된 1차 콘택홀(41b)을 건식식각하여 하부의 소스/드레인(35)이 노출되는 2차 콘택홀(43)을 형성한다. 이 때, 2차 콘택홀(43) 형성시 캐패시터 영역에는 공정이 진행되지 않으며, 2차 콘택홀(43)은 1차 콘택홀(41b)의 폭과 동일한 폭을 갖고 형성된다.
이와 같이, 습식 식각과 건식 식각으로 형성된 입구가 넓은 1차 콘택홀(41b)을 추가 건식식각하여 소스/드레인(35)이 노출되는 2차 콘택홀(43)을 형성하므로써 콘택홀의 깊이가 깊더라도 완전히 소스/드레인(35)이 노출되는 콘택홀을 형성하여 후속 금속배선의 매립 불량을 방지한다.
도 2d에 도시된 바와 같이, 2차 콘택홀(43)을 포함한 전면에 Ti/TiN/Ti/Al의 적층막을 형성한 후, 선택적으로 패터닝하여 캐패시터의 상부전극(39)과 트랜지스터의 소스/드레인(35)을 전기적으로 접속시키는 Ti/TiN/Ti/Al 구조의 국부배선 (44)을 형성한다. 이 때, 소스/드레인(35)을 노출시키는 콘택홀의 폭이 넓기 때문에 국부배선(44)용 금속박막의 매립 불량을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터와 강유전체 캐패시터를 전기적으로 접속시키는 콘택홀 형성시 습식식각과 건식식각을 병행하여 넓은 폭의 콘택홀을 형성하므로써 고집적화로 인해 콘택홀이 미세화되더라도 금속막의 매립 불량을 방지하여 안정된 소자를 제조할 수 있는 효과가 있다.

Claims (6)

  1. 강유전체 메모리 소자의 제조 방법에 있어서,
    반도체기판에 트랜지스터를 형성하고, 상기 트랜지스터보다 더 큰 단차를 갖는 캐패시터를 형성하는 단계;
    상기 캐패시터 상부에 층간절연막을 형성하는 단계;
    상기 캐패시터의 표면을 노출시키는 타겟으로 상기 층간절연막을 순차적으로 습식식각 및 건식식각하여 상기 트랜지스터의 소정 상부와 상기 캐패시터의 표면을 노출시키는 1차 콘택홀을 동시에 형성하는 단계;
    상기 1차 콘택홀 중 상기 캐패시터의 표면을 노출시킨 1차 콘택홀상에 확산방지막을 형성하는 단계;
    상기 1차 콘택홀 중 상기 트랜지스터 상부에 형성된 1차 콘택홀을 건식식각하여 상기 트랜지스터를 완전히 노출시키는 2차 콘택홀을 단계; 및
    상기 1, 2차 콘택홀을 통해 상기 트랜지스터와 캐패시터를 전기적으로 접속시키는 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터를 형성하기 전에,
    상기 반도체기판에 워드라인, 소스/드레인을 구비하는 상기 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 포함한 전면에 제 1 층간절연막을 형성하는 단계; 및
    상기 제 1 층간절연막의 소정 부분상에 하부전극, 유전막, 상부전극의 적층구조로 이루어진 상기 캐패시터를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 유전막은 SBT, PZT, 도핑된 SBT 또는 도핑된 PZT 중 어느 하나를 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 하부 전극 및 상부전극은 Pt, Ir, Ru, Re 또는 Rh 중 어느 하나를 이용함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 1차 콘택홀은 입구가 바닥보다 더 넓은 콘택홀로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 확산방지막은 TiN을 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
KR1020000073683A 2000-12-06 2000-12-06 강유전체 메모리 소자의 제조 방법 KR20020044681A (ko)

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* Cited by examiner, † Cited by third party
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CN112635440A (zh) * 2020-12-18 2021-04-09 上海微阱电子科技有限公司 一种沟槽式电容器件及制备方法

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