JPH1117108A - Ｍｉｍキャパシタ及びその製造方法、並びに高周波集積回路 - Google Patents
Ｍｉｍキャパシタ及びその製造方法、並びに高周波集積回路Info
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- JPH1117108A JPH1117108A JP16388997A JP16388997A JPH1117108A JP H1117108 A JPH1117108 A JP H1117108A JP 16388997 A JP16388997 A JP 16388997A JP 16388997 A JP16388997 A JP 16388997A JP H1117108 A JPH1117108 A JP H1117108A
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Abstract
(57)【要約】
【課題】 ＭＩＭキャパシタにおいて、下層電極６と絶
縁膜３間の間に段差が生じてしまいキャパシタの絶縁破
壊が起きてしまう。更に第１の絶縁膜２の上部に下層電
極６を形成し、バイアホール９をする形成工程で下層電
極６がエッチングされてしまい高周波集積回路の歩留り
低下を招いてしまう。 【解決手段】 キャパシタ直下に第１の絶縁膜２及び第
２の絶縁膜３を積層し、第２の絶縁膜３を凹状に加工
し、凹状部分に下層電極６を形成する。この時、第２の
絶縁膜３と下層電極６の厚さを等しくして表面段差を無
くす様に形成する。更にバイアホール９形成工程で半絶
縁性基板１のエッチングを行う際に、第１の絶縁膜２の
エッチングがされにくい条件で行ない、第１の絶縁膜２
の露出した段階でエッチングを中断し、エッチング条件
を変更し第１の絶縁膜２をエッチングする。
縁膜３間の間に段差が生じてしまいキャパシタの絶縁破
壊が起きてしまう。更に第１の絶縁膜２の上部に下層電
極６を形成し、バイアホール９をする形成工程で下層電
極６がエッチングされてしまい高周波集積回路の歩留り
低下を招いてしまう。 【解決手段】 キャパシタ直下に第１の絶縁膜２及び第
２の絶縁膜３を積層し、第２の絶縁膜３を凹状に加工
し、凹状部分に下層電極６を形成する。この時、第２の
絶縁膜３と下層電極６の厚さを等しくして表面段差を無
くす様に形成する。更にバイアホール９形成工程で半絶
縁性基板１のエッチングを行う際に、第１の絶縁膜２の
エッチングがされにくい条件で行ない、第１の絶縁膜２
の露出した段階でエッチングを中断し、エッチング条件
を変更し第１の絶縁膜２をエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＭ（Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタを用
いた高周波集積回路に関し、詳しくはＭＩＭキャパシタ
及びその製造方法に関するものである。
ｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタを用
いた高周波集積回路に関し、詳しくはＭＩＭキャパシタ
及びその製造方法に関するものである。
【０００２】
【従来の技術】図６に従来のキャパシタの構造とその製
造工程図を示す。特開平３−１０２８６５号公報に示さ
れているように、まず、半絶縁性基板１上に、フォトレ
ジストパターン４を形成し、それをマスクに半絶縁性基
板１をエッチングし溝５を形成する。次に、溝５の高さ
と同一面になる様に下層電極６を半絶縁性基板１内に埋
め込む。誘電体膜７を積層し、上層電極８を形成してＭ
ＩＭキャパシタを作製する。次に、ラッピング及びケミ
カルポリッシングにより半絶縁性基板１を裏面より厚さ
１００μｍまで薄膜化した後、半絶縁性基板１の裏面か
ら基板のエッチングを行ない下層電極６の裏面までバイ
アホール９を形成し、これに裏面電極１０を積層する。
造工程図を示す。特開平３−１０２８６５号公報に示さ
れているように、まず、半絶縁性基板１上に、フォトレ
ジストパターン４を形成し、それをマスクに半絶縁性基
板１をエッチングし溝５を形成する。次に、溝５の高さ
と同一面になる様に下層電極６を半絶縁性基板１内に埋
め込む。誘電体膜７を積層し、上層電極８を形成してＭ
ＩＭキャパシタを作製する。次に、ラッピング及びケミ
カルポリッシングにより半絶縁性基板１を裏面より厚さ
１００μｍまで薄膜化した後、半絶縁性基板１の裏面か
ら基板のエッチングを行ない下層電極６の裏面までバイ
アホール９を形成し、これに裏面電極１０を積層する。
【０００３】
【発明が解決しようとする課題】従来技術の場合、半絶
縁性基板１の裏面をラッピングとケミカルポリッシング
による薄膜化を行う際に半絶縁性基板１の厚さが場所に
よって厚くなったり薄くなったり基板面内で分布を持っ
てしまう。このため、半絶縁性基板１の裏面からバイア
ホール９を形成する際に、この厚さのバラツキを見込ん
でオーバーエッチングする必要が生じる。その結果、基
板厚の薄くなった部分では下層配線６がＲＩＥに長時間
さらされることになる。そこで、従来技術では下層電極
６を厚く形成することで下層電極６に穴が生じて、更に
誘電体膜７が侵されることを防いでいる。しかし、下層
電極６のエッチングは避けられず、例えば半絶縁性基板
１の薄膜化工程や、バイアホール形成のエッチング等の
プロセスバラツキが増加した場合には、下層電極６の配
線厚さを厚くしても配線に穴が生じて、更に誘電体膜７
が侵されてしまい、ＭＩＭキャパシタの下層電極６と上
層電極８間の絶縁性が保てなくなり、高周波集積回路の
歩留りが低下してしまうことになる。また、従来技術で
は下層配線６の厚さが５μｍ以上必要なため、半絶縁性
基板１に溝５を形成するエッチングバラツキ及び下層電
極６の成膜の際のバラツキが影響して、半絶縁性基板１
に下層電極６を埋め込んで形成した際に段差が生じてし
まい、キャパシタの絶縁破壊に至ってしまう等の課題が
ある。
縁性基板１の裏面をラッピングとケミカルポリッシング
による薄膜化を行う際に半絶縁性基板１の厚さが場所に
よって厚くなったり薄くなったり基板面内で分布を持っ
てしまう。このため、半絶縁性基板１の裏面からバイア
ホール９を形成する際に、この厚さのバラツキを見込ん
でオーバーエッチングする必要が生じる。その結果、基
板厚の薄くなった部分では下層配線６がＲＩＥに長時間
さらされることになる。そこで、従来技術では下層電極
６を厚く形成することで下層電極６に穴が生じて、更に
誘電体膜７が侵されることを防いでいる。しかし、下層
電極６のエッチングは避けられず、例えば半絶縁性基板
１の薄膜化工程や、バイアホール形成のエッチング等の
プロセスバラツキが増加した場合には、下層電極６の配
線厚さを厚くしても配線に穴が生じて、更に誘電体膜７
が侵されてしまい、ＭＩＭキャパシタの下層電極６と上
層電極８間の絶縁性が保てなくなり、高周波集積回路の
歩留りが低下してしまうことになる。また、従来技術で
は下層配線６の厚さが５μｍ以上必要なため、半絶縁性
基板１に溝５を形成するエッチングバラツキ及び下層電
極６の成膜の際のバラツキが影響して、半絶縁性基板１
に下層電極６を埋め込んで形成した際に段差が生じてし
まい、キャパシタの絶縁破壊に至ってしまう等の課題が
ある。
【０００４】
【課題を解決するための手段】本発明に係るＭＩＭキャ
パシタ構造では、半絶縁性基板１の上に第１の絶縁膜２
及び第２の絶縁膜３を積層し第２の絶縁膜３に溝５を形
成する。ここに下層電極６を埋め込む構造とし、バイア
ホール９を形成する際に第１の絶縁膜２を半絶縁性基板
１の裏面からバイアホール９を形成する際のエッチング
ストッパー層とするものである。
パシタ構造では、半絶縁性基板１の上に第１の絶縁膜２
及び第２の絶縁膜３を積層し第２の絶縁膜３に溝５を形
成する。ここに下層電極６を埋め込む構造とし、バイア
ホール９を形成する際に第１の絶縁膜２を半絶縁性基板
１の裏面からバイアホール９を形成する際のエッチング
ストッパー層とするものである。
【０００５】請求項１に記載のＭＩＭキャパシタは、半
絶縁性基板上と、該半絶縁性基板上の下層電極と、該下
層電極上に形成された誘電体膜と、該誘電体膜上の上層
電極からなり、下層電極がその直下に形成された前記半
絶縁性基板の裏面に達するバイアホールにより配線され
ているＭＩＭキャパシタにおいて、半絶縁性基板上に第
１の絶縁膜が形成され、該第１の絶縁膜の上に第２の絶
縁膜と下層電極が形成され、該第２の絶縁膜と下層電極
の上面がほぼ同一平面上であることを特徴とする。
絶縁性基板上と、該半絶縁性基板上の下層電極と、該下
層電極上に形成された誘電体膜と、該誘電体膜上の上層
電極からなり、下層電極がその直下に形成された前記半
絶縁性基板の裏面に達するバイアホールにより配線され
ているＭＩＭキャパシタにおいて、半絶縁性基板上に第
１の絶縁膜が形成され、該第１の絶縁膜の上に第２の絶
縁膜と下層電極が形成され、該第２の絶縁膜と下層電極
の上面がほぼ同一平面上であることを特徴とする。
【０００６】請求項２に記載のＭＩＭキャパシタの製造
方法は、半絶縁性基板上と、該半絶縁性基板上の下層電
極と、該下層電極上に形成された誘電体膜と、該誘電体
膜上の上層電極からなり、下層電極がその直下に形成さ
れた前記半絶縁性基板の裏面に達するバイアホールによ
り配線されているＭＩＭキャパシタの製造方法におい
て、該半絶縁性基板上に第１の絶縁膜と第２の絶縁膜を
積層する工程と、第２の絶縁膜に凹部を形成する工程
と、該凹部内にその表面とほぼ同一平面上になるように
下部電極を埋め込む工程とを含むことを特徴とする。
方法は、半絶縁性基板上と、該半絶縁性基板上の下層電
極と、該下層電極上に形成された誘電体膜と、該誘電体
膜上の上層電極からなり、下層電極がその直下に形成さ
れた前記半絶縁性基板の裏面に達するバイアホールによ
り配線されているＭＩＭキャパシタの製造方法におい
て、該半絶縁性基板上に第１の絶縁膜と第２の絶縁膜を
積層する工程と、第２の絶縁膜に凹部を形成する工程
と、該凹部内にその表面とほぼ同一平面上になるように
下部電極を埋め込む工程とを含むことを特徴とする。
【０００７】請求項３に記載のＭＩＭキャパシタの製造
方法は、請求項２のＭＩＭキャパシタの製造方法の、前
記第２の絶縁膜に形成した凹部は前記第１の絶縁膜の表
面近傍までとすることを特徴とする。
方法は、請求項２のＭＩＭキャパシタの製造方法の、前
記第２の絶縁膜に形成した凹部は前記第１の絶縁膜の表
面近傍までとすることを特徴とする。
【０００８】請求項４に記載のＭＩＭキャパシタは、請
求項２に記載のＭＩＭキャパシタの製造方法の、前記第
１の絶縁膜はＳｉ3Ｎ4膜、ＳｉＯ2膜のいずれかから選
択し、第２の絶縁膜は第１の絶縁膜とは異なり、かつ、
Ｓｉ3Ｎ4膜、ＳｉＯ2膜、ポリイミド膜等の樹脂のいず
れかから選択することを特徴とする。
求項２に記載のＭＩＭキャパシタの製造方法の、前記第
１の絶縁膜はＳｉ3Ｎ4膜、ＳｉＯ2膜のいずれかから選
択し、第２の絶縁膜は第１の絶縁膜とは異なり、かつ、
Ｓｉ3Ｎ4膜、ＳｉＯ2膜、ポリイミド膜等の樹脂のいず
れかから選択することを特徴とする。
【０００９】請求項５に記載のＭＩＭキャパシタは、請
求項２から５のいずれかに記載のＭＩＭキャパシタの製
造方法で、前記半絶縁性基板の裏面からバイアホールを
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法で形成する場合に半絶縁性基板のエッチング速度より
も第１の絶縁膜のエッチング速度の遅いエッチング条件
で行う事を特徴とする。
求項２から５のいずれかに記載のＭＩＭキャパシタの製
造方法で、前記半絶縁性基板の裏面からバイアホールを
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法で形成する場合に半絶縁性基板のエッチング速度より
も第１の絶縁膜のエッチング速度の遅いエッチング条件
で行う事を特徴とする。
【００１０】請求項６に記載の高周波集積回路は、請求
項１のＭＩＭキャパシタを用いた事を特徴とする。
項１のＭＩＭキャパシタを用いた事を特徴とする。
【００１１】本発明のＭＩＭキャパシタの作用を説明す
ると次のようなものである。本発明のＭＩＭキャパシタ
に於て、バイアホール９を形成する際に、第１の絶縁膜
２で下層配線６がＲＩＥにさらされる時間を短時間とす
ることが出来るため、下層電極６に穴が生じて、更に誘
電体膜７が侵されることが無くＭＩＭキャパシタの下層
電極６と上層電極８間の絶縁性が劣化することが無い。
更に、下層配線６の厚さを薄くすることが可能となり、
下層電極６を埋め込む為の溝５の形成バラツキ、下層電
極６の成膜バラツキを小さく出来るため、下層電極６を
埋め込んで形成した際に段差を生じることが無くなりキ
ャパシタの絶縁破壊電圧の低下を抑制することが出来
る。したがって、高周波集積回路を高歩留りで再現性良
く実現出来、高信頼性化が図れる。
ると次のようなものである。本発明のＭＩＭキャパシタ
に於て、バイアホール９を形成する際に、第１の絶縁膜
２で下層配線６がＲＩＥにさらされる時間を短時間とす
ることが出来るため、下層電極６に穴が生じて、更に誘
電体膜７が侵されることが無くＭＩＭキャパシタの下層
電極６と上層電極８間の絶縁性が劣化することが無い。
更に、下層配線６の厚さを薄くすることが可能となり、
下層電極６を埋め込む為の溝５の形成バラツキ、下層電
極６の成膜バラツキを小さく出来るため、下層電極６を
埋め込んで形成した際に段差を生じることが無くなりキ
ャパシタの絶縁破壊電圧の低下を抑制することが出来
る。したがって、高周波集積回路を高歩留りで再現性良
く実現出来、高信頼性化が図れる。
【００１２】
【発明の実施の形態】次に実施例により、具体的に説明
するが、これによって本発明が何ら限定されるものでは
ない。
するが、これによって本発明が何ら限定されるものでは
ない。
【００１３】図１を用いて、本発明の第１の実施例のＭ
ＩＭキャパシタの製造方法を説明する。半絶縁性基板１
（例えばＧａＡｓ半絶縁性基板）の上に第１の絶縁膜Ｓ
ｉ３Ｎ４膜を２０００Å積層し、更に、第２の絶縁膜Ｓ
ｉＯ2膜を１μｍ積層する（図１（ａ））。この時の膜
の組み合わせは第２の絶縁膜のエッチング速度が第１の
絶縁膜のエッチング速度よりも１０倍以上早いエッチン
グ速度が得られるエッチング条件と膜を選ぶことが望ま
しい。
ＩＭキャパシタの製造方法を説明する。半絶縁性基板１
（例えばＧａＡｓ半絶縁性基板）の上に第１の絶縁膜Ｓ
ｉ３Ｎ４膜を２０００Å積層し、更に、第２の絶縁膜Ｓ
ｉＯ2膜を１μｍ積層する（図１（ａ））。この時の膜
の組み合わせは第２の絶縁膜のエッチング速度が第１の
絶縁膜のエッチング速度よりも１０倍以上早いエッチン
グ速度が得られるエッチング条件と膜を選ぶことが望ま
しい。
【００１４】次に、通常のフォトリソグラフィー技術に
よりフォトレジストパターン４を形成し、これをマスク
材として第２の絶縁膜ＳｉＯ2膜をエッチング（例えば
ＣＨＦ3ガスを用いたＲＩＥ法）し溝５を形成する。こ
の時、分光器等で発光スペクトルを観測して第１の絶縁
膜Ｓｉ3Ｎ4膜の表面が露出した時点でエッチングを終了
する（図１（ｂ））。
よりフォトレジストパターン４を形成し、これをマスク
材として第２の絶縁膜ＳｉＯ2膜をエッチング（例えば
ＣＨＦ3ガスを用いたＲＩＥ法）し溝５を形成する。こ
の時、分光器等で発光スペクトルを観測して第１の絶縁
膜Ｓｉ3Ｎ4膜の表面が露出した時点でエッチングを終了
する（図１（ｂ））。
【００１５】次に、フォトレジストパターン４を残した
まま、ＭＩＭキャパシタの下層電極６となる金属膜（例
えばＡｌ）を蒸着法などで１μｍ成膜する（図１
（ｃ））。次に、フォトレジストパターン４をその上に
蒸着された金属膜と共に除去して、下層電極６を形成す
る（図１（ｄ））。ここで下層電極６は第２の絶縁膜Ｓ
ｉＯ2膜に埋め込まれて段差を生じない。次に、誘電体
膜７（例えばＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ、ＰＺＴ、
ＳＴＯ、ＴａＯ、等）をプラズマＣＶＤ法等により成膜
する（図１（ｅ））。
まま、ＭＩＭキャパシタの下層電極６となる金属膜（例
えばＡｌ）を蒸着法などで１μｍ成膜する（図１
（ｃ））。次に、フォトレジストパターン４をその上に
蒸着された金属膜と共に除去して、下層電極６を形成す
る（図１（ｄ））。ここで下層電極６は第２の絶縁膜Ｓ
ｉＯ2膜に埋め込まれて段差を生じない。次に、誘電体
膜７（例えばＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ、ＰＺＴ、
ＳＴＯ、ＴａＯ、等）をプラズマＣＶＤ法等により成膜
する（図１（ｅ））。
【００１６】次に、キャパシタの上層電極７の金属配線
（例えばＴｉ／Ａｕ等）を通常の蒸着法または、スパッ
タ法等により成膜し、通常のフォトリソグラフィー技術
によるレジストパターニング、ＲＩＥ等によるエッチン
グで形成する（図１（ｆ））。
（例えばＴｉ／Ａｕ等）を通常の蒸着法または、スパッ
タ法等により成膜し、通常のフォトリソグラフィー技術
によるレジストパターニング、ＲＩＥ等によるエッチン
グで形成する（図１（ｆ））。
【００１７】次に、ＧａＡｓ半絶縁性基板１の熱抵抗低
減の為、裏面を研磨等により削って基板厚さを１００μ
ｍ程度に薄くし、赤外線を利用した両面重ね合わせので
きる露光機等を用いたフォトリソ技術によりキャパシタ
の下層電極６に対抗するＧａＡｓ半絶縁性基板１の裏面
に開口部のフォトレジストパターンを形成し、ＲＩＥに
よりＧａＡｓ半絶縁性基板１をエッチングし、第１の絶
縁膜Ｓｉ3Ｎ4膜に到達したところでエッチングを終了す
る（図１（ｇ））。ここで、ＧａＡｓ半絶縁性基板１の
エッチングには例えば塩素系のガスＳｉＣｌ4等を用い
第１の絶縁膜Ｓｉ3Ｎ4膜がエッチングされ難い条件を選
ぶ。
減の為、裏面を研磨等により削って基板厚さを１００μ
ｍ程度に薄くし、赤外線を利用した両面重ね合わせので
きる露光機等を用いたフォトリソ技術によりキャパシタ
の下層電極６に対抗するＧａＡｓ半絶縁性基板１の裏面
に開口部のフォトレジストパターンを形成し、ＲＩＥに
よりＧａＡｓ半絶縁性基板１をエッチングし、第１の絶
縁膜Ｓｉ3Ｎ4膜に到達したところでエッチングを終了す
る（図１（ｇ））。ここで、ＧａＡｓ半絶縁性基板１の
エッチングには例えば塩素系のガスＳｉＣｌ4等を用い
第１の絶縁膜Ｓｉ3Ｎ4膜がエッチングされ難い条件を選
ぶ。
【００１８】次に、第１の絶縁膜Ｓｉ3Ｎ4膜をエッチン
グ（例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法）し、
下層電極６が露出した時点でエッチングを終了する。最
後に、裏面電極１０（例えばＡｕ）を形成する（図１
（ｈ））。
グ（例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法）し、
下層電極６が露出した時点でエッチングを終了する。最
後に、裏面電極１０（例えばＡｕ）を形成する（図１
（ｈ））。
【００１９】図２に第２の実施例の構造図を示す。ここ
では、第１の絶縁膜にＳｉＯ2膜２０００Åを用い、そ
れのエッチング条件に例えばＣＨＦ3ガスを用いたＲＩ
Ｅ法等を用い、第２の絶縁膜にＳｉ3Ｎ4膜１μｍを用
い、それのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガス
を用いたＲＩＥ法等を用いる。その他の条件構造は第１
の実施例と同様である。図３に第３の実施例の構造図を
示す。ここでは、第１の絶縁膜にＳｉＯ2膜２０００Å
を用い、それのエッチング条件に例えばＣＨＦ3ガスを
用いたＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜
１μｍをを用い、それのエッチング条件に例えばＣＨＦ
3＋ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条
件構造は第１の実施例と同様である。
では、第１の絶縁膜にＳｉＯ2膜２０００Åを用い、そ
れのエッチング条件に例えばＣＨＦ3ガスを用いたＲＩ
Ｅ法等を用い、第２の絶縁膜にＳｉ3Ｎ4膜１μｍを用
い、それのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガス
を用いたＲＩＥ法等を用いる。その他の条件構造は第１
の実施例と同様である。図３に第３の実施例の構造図を
示す。ここでは、第１の絶縁膜にＳｉＯ2膜２０００Å
を用い、それのエッチング条件に例えばＣＨＦ3ガスを
用いたＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜
１μｍをを用い、それのエッチング条件に例えばＣＨＦ
3＋ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条
件構造は第１の実施例と同様である。
【００２０】図４に第４の実施例の構造図を示す。ここ
では、第１の絶縁膜にＳｉ3Ｎ4膜２０００Åを用い、そ
れのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガスを用い
たＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜１μ
ｍを用い、それのエッチング条件に例えば、ＣＨＦ3＋
ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条件
構造は第１の実施例と同様である。
では、第１の絶縁膜にＳｉ3Ｎ4膜２０００Åを用い、そ
れのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガスを用い
たＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜１μ
ｍを用い、それのエッチング条件に例えば、ＣＨＦ3＋
ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条件
構造は第１の実施例と同様である。
【００２１】図５に、以上の構造を応用した高周波集積
回路の例を示す。
回路の例を示す。
【００２２】
【発明の効果】以上の様に本発明を用いることにより、
バイアホール９を形成する際に、第１の絶縁膜２で下層
配線６がＲＩＥにさらされる時間を短時間とすることが
出来るため、下層電極６に穴が生じて、更に誘電体膜７
が侵されることが無く、下層電極６と上層電極８間の絶
縁性の劣化を抑制できる。更に、下層配線６の厚さを薄
くすることが可能となり、下層電極６を埋め込んで形成
した際に段差が生ぜず、キャパシタの絶縁破壊電圧の低
下を抑制することが出来る。したがって、高周波集積回
路を高歩留りで再現性良く実現出来、素子特性の安定化
になり、高信頼性化が図れる。
バイアホール９を形成する際に、第１の絶縁膜２で下層
配線６がＲＩＥにさらされる時間を短時間とすることが
出来るため、下層電極６に穴が生じて、更に誘電体膜７
が侵されることが無く、下層電極６と上層電極８間の絶
縁性の劣化を抑制できる。更に、下層配線６の厚さを薄
くすることが可能となり、下層電極６を埋め込んで形成
した際に段差が生ぜず、キャパシタの絶縁破壊電圧の低
下を抑制することが出来る。したがって、高周波集積回
路を高歩留りで再現性良く実現出来、素子特性の安定化
になり、高信頼性化が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＭＩＭキャパシタ
の構造及び製造方法を示す断面図である。
の構造及び製造方法を示す断面図である。
【図２】本発明の第２の実施例を示す構造図である。
【図３】本発明の第３の実施例を示す構造図である。
【図４】本発明の第４の実施例を示す構造図である。
【図５】本発明の実施例によるＭＩＭキャパシタを用い
た高周波集積回路示す図である。
た高周波集積回路示す図である。
【図６】従来技術のＭＩＭキャパシタの構造及び製造方
法を示す断面図である。
法を示す断面図である。
１ 半絶縁性基板 ２ 第１の絶縁膜Ｓｉ３Ｎ４膜 ２１ 第１の絶縁膜ＳｉＯ２膜 ３ 第２の絶縁膜ＳｉＯ２膜 ３１ 第２の絶縁膜Ｓｉ３Ｎ４膜 ３２ 第２の絶縁膜ポリイミド膜 ４ フォトレジストパターン ５ 第２の絶縁膜の溝 ６ ＭＩＭキャパシタ下層電極 ７ 誘電体膜 ８ ＭＩＭキャパシタ上層電極 ９ バイアホール １０ 裏面電極 １１ チャネル層 １２ 不純物拡散領域（ソース） １３ 不純物拡散領域（ドレイン） １０１ ＭＩＭキャパシタ １０２ ＭＥＳＦＥＴ
Claims (6)
- 【請求項１】 半絶縁性基板上と、該半絶縁性基板上の
下層電極と、該下層電極上に形成された誘電体膜と、該
誘電体膜上の上層電極からなり、下層電極がその直下に
形成された前記半絶縁性基板の裏面に達するバイアホー
ルにより配線されているＭＩＭキャパシタ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）において、半絶縁
性基板上に第１の絶縁膜が形成され、該第１の絶縁膜の
上に第２の絶縁膜と下層電極が形成され、該第２の絶縁
膜と下層電極の上面がほぼ同一平面上であることを特徴
とするＭＩＭキャパシタ。 - 【請求項２】 半絶縁性基板上と、該半絶縁性基板上の
下層電極と、該下層電極上に形成された誘電体膜と、該
誘電体膜上の上層電極からなり、下層電極がその直下に
形成された前記半絶縁性基板の裏面に達するバイアホー
ルにより配線されているＭＩＭキャパシタの製造方法に
おいて、該半絶縁性基板上に第１の絶縁膜と第２の絶縁
膜を積層する工程と、第２の絶縁膜に凹部を形成する工
程と、該凹部内にその表面とほぼ同一平面上になるよう
に下部電極を埋め込む工程とを含むことを特徴とするＭ
ＩＭキャパシタの製造方法。 - 【請求項３】 前記第２の絶縁膜に形成した凹部は前記
第１の絶縁膜の表面近傍までとすることを特徴とする請
求項２に記載のＭＩＭキャパシタの製造方法。 - 【請求項４】 前記第１の絶縁膜はＳｉ3Ｎ4膜、ＳｉＯ
2膜のいずれかから選択し、第２の絶縁膜は第１の絶縁
膜とは異なり、かつ、Ｓｉ3Ｎ4膜、ＳｉＯ2膜、ポリイ
ミド膜等の樹脂のいずれかでから選択することを特徴と
する請求項２に記載のＭＩＭキャパシタの製造方法。 - 【請求項５】 前記半絶縁性基板の裏面からバイアホー
ルをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法で形成する場合に半絶縁性基板のエッチング速度
よりも第１の絶縁膜のエッチング速度の遅いエッチング
条件で行う事を特徴とする請求項２から５のいずれかに
記載のＭＩＭキャパシタの製造方法。 - 【請求項６】 請求項１のＭＩＭキャパシタを用いた事
を特徴とする高周波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16388997A JP3478945B2 (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｍキャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16388997A JP3478945B2 (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｍキャパシタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003276052A Division JP2004006958A (ja) | 2003-07-17 | 2003-07-17 | Ｍｉｍキャパシタ及び高周波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117108A true JPH1117108A (ja) | 1999-01-22 |
| JP3478945B2 JP3478945B2 (ja) | 2003-12-15 |
Family
ID=15782733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16388997A Expired - Fee Related JP3478945B2 (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｍキャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3478945B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560192B1 (en) * | 1999-03-19 | 2003-05-06 | Terastor Corporation | Method and apparatus for dampening disk vibrations |
| KR100414873B1 (ko) * | 2001-05-11 | 2004-01-13 | 주식회사 하이닉스반도체 | 강유전체 메모리소자의 제조 방법 |
| CN105280727A (zh) * | 2015-11-06 | 2016-01-27 | 中国电子科技集团公司第十三研究所 | 微波内匹配功率晶体管匹配电容及其制作方法 |
| WO2022228369A1 (zh) * | 2021-04-29 | 2022-11-03 | 华为技术有限公司 | 一种集成电路 |
-
1997
- 1997-06-20 JP JP16388997A patent/JP3478945B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560192B1 (en) * | 1999-03-19 | 2003-05-06 | Terastor Corporation | Method and apparatus for dampening disk vibrations |
| KR100414873B1 (ko) * | 2001-05-11 | 2004-01-13 | 주식회사 하이닉스반도체 | 강유전체 메모리소자의 제조 방법 |
| CN105280727A (zh) * | 2015-11-06 | 2016-01-27 | 中国电子科技集团公司第十三研究所 | 微波内匹配功率晶体管匹配电容及其制作方法 |
| WO2022228369A1 (zh) * | 2021-04-29 | 2022-11-03 | 华为技术有限公司 | 一种集成电路 |
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| Publication number | Publication date |
|---|---|
| JP3478945B2 (ja) | 2003-12-15 |
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