KR20030057704A - 강유전체 캐패시터 및 그 제조 방법 - Google Patents

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KR20030057704A
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Abstract

본 발명은 강유전체 캐패시터 형성을 위한 식각공정과 상부전극을 금속배선에 접속시키기 위한 캐패시터콘택식각공정에서 발생되는 플라즈마에 노출되어 강유전체막이 열화되는 것을 방지하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 하부전극, 상기 하부전극의 양측에 소정 간격을 두고 수평으로 배열된 한 쌍의 상부전극; 및 상기 하부전극과 상기 한 쌍의 상부전극간 간격 및 상기 하부전극과 상기 한 쌍의 상부전극 상부를 덮는 강유전체막을 포함하며, 상기 한 쌍의 상부전극은 플레이트라인을 겸한다.

Description

강유전체 캐패시터 및 그 제조 방법{Ferroelectric Capacitor and the method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술에 따른 강유전체 메모리 셀의 레이아웃도이다.
도 1을 참조하면, 반도체기판의 활성영역(ACT), 활성영역(ACT)을 가로지는 방향으로 워드라인(WL1,WL2)()이 배치되고, 워드라인(WL1,WL2)에 수직 교차하는 방향으로 비트라인(BL1,BL2)이 배치된다(예컨대, 워드라인을 Y축 방향으로 배열하고 비트라인을 X축 방향으로 배열함).
그리고, 워드라인(WL1,WL2) 사이의 활성영역(ACT)과 비트라인(BL1,BL2)을 콘택시키기 위한 비트라인 콘택(BLC1,BLC2)이 배치되고, 하나의 워드라인(WL1)을 따라 평행하게 제1캐패시터모듈(Capacitor Module; CM1)이 배치되며, 다른 하나의 워드라인(WL2)을 따라 평행하게 제2캐패시터모듈(CM2)이 배치된다.
한편, 제1캐패시터모듈(CM1)은 비트라인콘택(BLC1)이 접속된 활성영역(ACT)의 타측과 콘택되는 스토리지노드콘택(Storage Node Contact; SNC1),스토리지노드콘택(SNC1)에 접속된 섬(island) 형태의 하부전극(BE1), 하부전극(BE1)과 오버랩되면서 그 면적이 하부전극보다 작은 섬 형태의 상부전극(TE1), 상부전극(TE1)에 오버랩되면서 워드라인(WL1)과 동일한 방향으로 배치된 플레이트라인(PL1)으로 구성된다.
그리고, 제2캐패시터모듈(CM2)은 비트라인콘택(BLC2)이 활성영역()의 타측과 콘택되는 스토리지노드콘택(SNC2), 스토리지노드콘택(SNC2)에 접속된 섬 형태의 하부전극(BE2), 하부전극(BE2)과 오버랩되면서 그 면적이 하부전극(BE2)보다 작은 섬 형태의 상부전극(TE2), 상부전극(TE2)에 오버랩되면서 워드라인(WL2)과 동일한 방향으로 배치된 플레이트라인(PL2)으로 구성된다.
상술한 제1캐패시터모듈 및 제2캐패시터모듈에 있어서, 다수의 하부전극과 다수의 상부전극이 하나의 캐패시터를 이루고, 플레이트라인들과 상부전극들은 각각 캐패시터콘택(CPAC1, CAPC2)을 통해 접속된다.
도 2a 내지 도 2b는 도 1의 y-y'선에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12)과 워드라인(13)을 형성한 후, 워드라인(13) 양측의 반도체기판(11)에 불순물을 이온주입하여 소스/드레인(14)을 형성한다.
다음으로, 워드라인(13)을 포함한 반도체기판(11)상에 제1층간절연막(15)을 형성한 후, 콘택마스크를 식각마스크로 제1층간절연막(15)을 식각하여 소스/드레인(14)의 일측을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다. 연속해서, 비트라인콘택홀을 통해 소스/드레인(14)의 일측에 접속되는 비트라인(16)을 형성한다.
다음으로, 비트라인(16)을 포함한 반도체기판(11)상에 제2층간절연막(17)을 형성한 후, 제2층간절연막(17)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(17)을 식각하여 소스/드레인(14)의 타측을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(18)을 매립시킨다.
이때, 스토리지노드콘택(18)은 통상적으로 폴리실리콘플러그(polysilicon), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법을 생략하기로 한다.
여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간의 오믹콘택(ohmic contact)을 형성시켜주며, 티타늄나이트라이드는 하부전극과 폴리실리콘플러그간 상호확산을 방지하는 배리어막(barrier layer)이다.
계속해서, 스토리지노드콘택(18)이 매립된 제2층간절연막(17)상에 접착층(19)을 형성한 후, 접착층(19)을 선택적으로 식각하여 스토리지노드콘택(18)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 접착층(19) 식각후 형성되는 콘택홀은 스토리지노드콘택(18)을 오픈시킬뿐만 아니라 스토리지노드콘택(18) 주위의 제2층간절연막(17)의 일부를 노출시킨다.
이러한 접착층(19)은 후속 하부전극으로 금속이 사용될 경우, 하부전극과 층간절연막간의 접착력을 증대시키기 위해 이용된다.
다음으로, 접착층(19)상에 하부전극(20), 강유전체막(21), 상부전극(22)을 차례로 형성한 후, 상부전극(22)을 먼저 식각하고 상부전극(22)보다 큰 선폭으로 강유전체막(21), 하부전극(20) 및 접착층(19)을 동시에 식각하여 강유전체 캐패시터를 형성한다.
도 2b에 도시된 바와 같이, 강유전체 캐패시터상에 제3층간절연막(23)을 형성한 후, 제2층간절연막(23)을 선택적으로 식각하여 상부전극(22)의 표면 일부를 노출시키는 캐패시터콘택홀(도시 생략)을 형성한다. 여기서, 캐패시터콘택홀은 통상적으로 금속배선과 상부전극을 콘택시키기 위한 콘택홀을 제공한다.
다음으로, 캐패시터콘택홀을 통해 상부전극(22)에 접속되는 금속배선(25)을 형성한다. 이때, 금속배선(25)내 불순물이 상부전극(22)으로 확산하는 것을 방지하기 위한 확산방지막(24)이 금속배선(25)과 상부전극(22) 사이에 삽입될 수 있다.
그러나, 상술한 종래기술은 상부전극 및 하부전극을 식각할 때와 상부전극의 표면 일부를 노출시키는 캐패시터콘택 식각과정에서 발생되는 플라즈마에 노출되어 강유전체막이 열화되는 문제가 있다.
이를 해결하기 위해 상/하부전극 식각후와 캐패시터콘택 식각후에 회복열공정을 실시하여 강유전체막의 특성을 회복시키고 있다.
그러나, 강유전체 메모리소자가 고집적화되면서 점점 캐패시터 크기가 감소하기 때문에 식각공정에 대한 손실을 후속공정에서 회복시키기에는 한계가 있으므로 이를 방지하기 위한 집적 공정이 요구되고 있는 실정이다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터 형성을 위한 식각공정과 상부전극을 금속배선에 접속시키기 위한 캐패시터콘택식각공정에서 발생되는 플라즈마에 노출되어 강유전체막이 열화되는 것을 방지하는데 적합한 강유전체 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 강유전체 메모리셀의 레이아웃도,
도 2a 내지 도 2b는 종래기술에 따른 강유전체 메모리소자의 제조 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 강유전체 메모리셀의 레이아웃도,
도 4a 내지 도 4c는 본 발명의 실시예에 따른 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
39 : 접착층 40 : 전극막
41 : 하드마스크 43 : 하부전극
44a,44b : 한 쌍의 상부전극 45 : 강유전체막
상기의 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 하부전극, 상기 하부전극의 양측에 소정 간격을 두고 수평으로 배열된 한 쌍의 상부전극; 및 상기 하부전극과 상기 한 쌍의 상부전극간 간격 및 상기 하부전극과 상기 한 쌍의 상부전극 상부를 덮는 강유전체막을 포함하며, 상기 한 쌍의 상부전극은 플레이트라인을 겸하는 것을 특징으로 한다.
그리고, 본 발명의 강유전체 캐패시터의 제조 방법은 평탄화된 절연막상에 전극막을 형성하는 단계, 상기 전극막을 선택적으로 식각하여 하나의 하부전극과 상기 하부전극으로부터 소정 간격을 두고 이격된 한 쌍의 상부전극을 동시에 형성하는 단계, 및 상기 하부전극과 상기 한 쌍의 상부전극간 간격을 완전히 채울때까지 상기 하부전극과 상기 한 쌍의 상부전극상에 강유전체막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리 셀의 레이아웃도이다.
도 3을 참조하면, 반도체기판의 활성영역(ACT), 활성영역(ACT)을 가로지는 방향으로 워드라인(WL1,WL2)이 배치되고, 워드라인(WL1,WL2)에 수직 교차하는 방향으로 비트라인(BL1,BL2)이 배치된다(예컨대, 워드라인을 Y축 방향으로 배열하고 비트라인을 X축 방향으로 배열함).
그리고, 워드라인(WL1,WL2) 사이의 활성영역(ACT)과 비트라인(BL1,BL2)을 콘택시키기 위한 비트라인 콘택(BLC1,BLC2)이 배치되고, 하나의 워드라인(WL1)을 따라 평행하게 제1캐패시터모듈(CM1)이 배치되며, 다른 하나의 워드라인(WL2)을 따라 평행하게 제2캐패시터모듈(CM2)이 배치된다.
한편, 제1캐패시터모듈(CM1)은 비트라인콘택이 접속된 활성영역()의 타측과 콘택되는 스토리지노드콘택(SNC1), 스토리지노드콘택(SNC1)에 접속된 섬 형태의 하부전극(BE1), 하부전극(BE1) 양측에 워드라인(WL1)과 동일한 방향으로 배치된라인(line) 형태의 한 쌍의 상부전극(TE11-TE12)으로 구성된다.
그리고, 제2캐패시터모듈(CM2)은 비트라인콘택이 활성영역(ACT)의 타측과 콘택되는 스토리지노드콘택(SNC2), 스토리지노드콘택(SNC2)에 접속된 섬 형태의 하부전극(BE2), 하부전극(BE2) 양측에 워드라인(WL2)과 동일한 방향으로 배치된 라인형태의 한 쌍의 상부전극(TE21-TE22)으로 구성된다.
상술한 제1캐패시터모듈(CM1) 및 제2캐패시터모듈(CM2)은 한 쌍의 상부전극(TE11-TE12, TE21-TE22) 중 하나(TE12, TE22)를 서로 공유하며, 한 쌍의 상부전극은 플레이트라인(PL)으로 작용한다.
도 3에 의하면, 다수의 하부전극과 공통의 한 쌍의 상부전극이 캐패시터를 이루며, 한 쌍의 상부전극(TE11-TE12, TE21-TE22)들이 플레이트라인으로 이용되기 때문에 플레이트라인이 필요없고, 아울러, 상부전극과 플레이트라인을 접속시키기 위한 캐패시터콘택(CAPC)도 필요없다.
후술하겠지만, 하부전극과 한 쌍의 상부전극이 소정 거리를 두고 평행하게 배치되면 강유전체막은 하부전극과 상부전극 사이를 채우면서 이들 상부를 덮기 때문에 종래 식각공정에 따른 강유전체막의 열화를 방지한다.
도 4a 내지 도 4c는 도 3의 y-y'선에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)상에 게이트산화막(32)과 워드라인(33)을 형성한 후, 워드라인(33) 양측의 반도체기판(31)에 불순물을 이온주입하여 소스/드레인(34)을 형성한다.
다음으로, 워드라인(33)을 포함한 반도체기판(31)상에 제1층간절연막(35)을 형성한 후, 콘택마스크(도시 생략)를 식각마스크로 제1층간절연막(35)을 식각하여 소스/드레인(34)의 일측을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다. 연속해서, 비트라인콘택홀을 통해 소스/드레인(34)의 일측에 접속되는 비트라인(36)을 형성한다.
다음으로, 비트라인(36)을 포함한 반도체기판(31)상에 제2층간절연막(37)을 형성한 후, 제2층간절연막(37)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(37)을 식각하여 소스/드레인(34)의 타측을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(38)을 매립시킨다.
이때, 스토리지노드콘택(38)은 통상적으로 폴리실리콘플러그, 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법을 생략하기로 한다.
계속해서, 스토리지노드콘택(38)이 매립된 제2층간절연막(37)상에 접착층(39)을 형성한 후, 접착층(39)을 선택적으로 식각하여 스토리지노드콘택(38)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 접착층(39) 식각후 형성되는 콘택홀은 스토리지노드콘택(38)을 오픈시킬뿐만 아니라 스토리지노드콘택(38) 주위의 제2층간절연막(37)의 일부를 노출시킨다.
이러한 접착층(39)은 후속 하부전극으로 금속이 사용될 경우 하부전극과 제2층간절연막(37)간의 접착력을 증대시키기 위해 이용되며, 통상적으로 TiO2, Al2O3, Ta 또는 Ti를 이용한다.
다음으로, 접착층(39)상에 상부전극 및 하부전극으로 이용될 전극막(40)을 증착한다.
이때, 전극막(40)은 Pt, Ir, IrO2, Ru 및 RuO2중에서 선택된 단일층 또는 적어도 두층이 적층된 다층막이고, 이러한 전극막(40)들은 화학기상증착법(CVD), 플라즈마화학기상증착법(PECVD), 원자층증착법(ALD), 플라즈마원자층증착법(PEALD), 스퍼터중에서 선택된 하나의 증착법을 통해 100Å∼20000Å의 두께로 증착한다.
다음으로, 전극막(40)상에 마스크작업을 용이하게 하기 위한 하드마스크(41)를 증착한다. 이때, 하드마스크(41)는 TiN, 산화막 및 유기 반사방지막(Organic Anti-Reflective Coating) 중에서 선택된 하나이다.
계속해서, 하드마스크(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스토리지노드마스크(42)를 형성한다. 이때, 스토리지노드마스크(42)는 하나의 하부전극과 한 쌍의 상부전극을 동시에 평행하게 형성하기 위한 마스크로서, 종래 상부전극 식각을 위한 마스크 및 강유전체막과 하부전극을 동시에 식각하기 위한 마스크 공정에 비해 하나의 마스크 공정을 생략할 수 있는 장점이 있다.
도 4b에 도시된 바와 같이, 스토리지노드마스크(42)에 의해 노출된 하드마스크(41)를 식각하고, 하드마스크(41) 식각후 드러난 전극막(40)과 접착층(39)을 식각하여 스토리지노드콘택(38)에 접속되는 섬 형태를 갖는 하부전극(43)을 형성함과 동시에 워드라인(33)과 동일 방향으로 하부전극(43)과 평행하게 배열되는 라인 형태의 한 쌍의 상부전극(44a, 44b)을 형성한다.
여기서, 하부전극(43)과 한 쌍의 상부전극(44a,44b)의 선폭(w)은 동일하며, 한 쌍의 상부전극(44a,44b) 중 하나(43b)는 이웃한 한 쌍의 상부전극 중 하나로도 이용된다. 즉, 한 쌍의 상부전극 중 하나를 이웃한 캐패시터가 공유한다.
한편, 전극막(40)의 두께가 100Å∼20000Å이므로, 하부전극(43)과 한 쌍의 상부전극(44a, 44b)의 높이(h)는 100Å∼20000Å이고, 하부전극(43)과 한 쌍의 상부전극(44a, 44b) 간 간격(g)은 스토리지노드마스크의 선폭에 따라 조절되는데, 바람직하게는 100Å∼10000Å이다.
상술한 것처럼, 하부전극(43)과 한 쌍의 상부전극(44a,44b)을 수평으로 형성하면, 식각공정의 한계까지 각 전극들의 높이를 높힐 수 있어 캐패시터 용량을 증대시킨다.
도 4c에 도시된 바와 같이, 하부전극(43)과 한 쌍의 상부전극(44a,44b) 사이를 충분히 채우는 두께로 하부전극(43)과 한 쌍의 상부전극(44a,44b)상에 강유전체막(45)을 증착한 후, 결정화를 위한 어닐링(annealing)을 실시한다.
이때, 강유전체막(45)은 금속유기증착법(Metal Organic Deposition; MOD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 플라즈마원자층증착법(PEALD)을 이용하여 증착되며, 통상적으로 알려진 강유전체막(SBT, BLT, PZT 등)이다.
한편, 강유전체막(45) 증착시 하부전극(43)과 한 쌍의 상부전극(44a,44b)간간격(100Å∼10000Å)의 1.5배 이상의 두께로 증착되어야 하부전극(43)과 한 쌍의 상부전극(44a,44b) 사이를 충분히 채우면서 이들 전극들을 덮을 수 있다.
도 3의 y-y'선에 따른 단면에서는 나타나지 않지만, 후속 공정으로 한 쌍의 상부전극(44a, 44b)의 일측 끝단에서만 강유전체막(45)을 제거하고, 전면에 제3층간절연막을 형성한 후, 제3층간절연막을 식각하여 한 쌍의 상부전극(44b, 44b)의 일측 끝단을 노출시키는 금속배선용 콘택홀을 형성하고, 이 금속배선용 콘택홀을 통해 한 쌍의 상부전극(44b, 44b)에 접속되는 금속배선(M1)을 형성한다.
이때, 상부전극이 하부전극과 동일한 선폭으로 형성되면 금속배선용 콘택홀이 작아져 공정이 어려워지는 것을 방지하기 위해 상부전극의 일측 끝단을 넓게 할 수 있다.
상술한 방법에 의해 형성된 캐패시터는 하부전극과 독립적으로 배치된 한 쌍의 상부전극이 플레이트라인으로 이용되기 때문에 소자 동작시 항상 쌍으로 구동되며, 더욱이 한 쌍의 상부전극 중 하나가 이웃한 캐패시터의 한 쌍의 상부전극 중 하나로 공유되므로 이는 회로를 통해 쌍으로 플레이트라인을 구동할 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 강유전체막 형성전에 미리 하부전극과 상부전극을 형성하므로써 전극식각시에 발생되는 강유전체막의 열화를 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.
그리고, 과도한 전극 식각시 발생된 손실을 복구하기 위한 후속 열공정을 생략할 수 있어 스토리지노드콘택에 가해지는 열부담을 줄여 스토리지노드콘택의 콘택저항을 개선시킬 수 있는 효과가 있다.
그리고, 하부전극과 상부전극을 동시에 형성하고, 상부전극을 플레이트라인으로 이용하기 때문에 공정을 단순화시킬 수 있는 효과가 있다.
그리고, 수평방향으로 전기장이 인가되므로 분극값이 큰 a축 또는 b축으로 강유전체막의 배향성을 갖도록 할 수 있고, 전극들의 면적과 간격을 자유롭게 조절할 수 있어 캐패시턴스를 충분히 확보할 수 있는 효과가 있다.
또한, 상부전극과 하부전극이 자기정렬되므로 정렬 마진이 개선되어 수율을 향상시킬 수 있고, 다양한 형태의 셀어레이가 설계가능하고, 후속 금속배선 공정이 용이한 효과가 있다.

Claims (12)

  1. 하부전극;
    상기 하부전극의 양측에 소정 간격을 두고 수평으로 배열된 한 쌍의 상부전극; 및
    상기 하부전극과 상기 한 쌍의 상부전극간 간격 및 상기 하부전극과 상기 한 쌍의 상부전극 상부를 덮는 강유전체막을 포함하며,
    상기 한 쌍의 상부전극은 플레이트라인을 겸하는 것을 특징으로 하는 강유전체 캐패시터.
  2. 제1항에 있어서,
    상기 하부전극은 섬 형태이고, 상기 한 쌍의 상부전극은 라인 형태인 것을 특징으로 하는 강유전체 캐패시터.
  3. 제1항에 있어서,
    상기 하부전극과 상기 한 쌍의 상부전극은 동일한 두께인 것을 특징으로 하는 강유전체 캐패시터.
  4. 제3항에 있어서,
    상기 두께는 100Å∼20000Å인 것을 특징으로 하는 강유전체 캐패시터.
  5. 제1항에 있어서,
    상기 한 쌍의 상부전극 중 하나는 이웃한 한 쌍의 상부전극 중 하나로 공유된 것을 특징으로 하는 강유전체 캐패시터.
  6. 제1항에 있어서,
    상기 하부전극과 상기 한 쌍의 상부전극간 간격은 100Å∼10000Å인 것을 특징으로 하는 강유전체 캐패시터.
  7. 제1항에 있어서,
    상기 한 쌍의 상부전극의 일측 끝단에 금속배선이 접속된 것을 특징으로 하는 강유전체 캐패시터.
  8. 평탄화된 절연막상에 전극막을 형성하는 단계;
    상기 전극막을 선택적으로 식각하여 하나의 하부전극과 상기 하부전극으로부터 소정 간격을 두고 이격된 한 쌍의 상부전극을 동시에 형성하는 단계; 및
    상기 하부전극과 상기 한 쌍의 상부전극간 간격을 완전히 채울때까지 상기 하부전극과 상기 한 쌍의 상부전극상에 강유전체막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 하부전극과 상기 한 쌍의 상부전극은 동일한 선폭으로 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  10. 제8항에 있어서,
    상기 하나의 하부전극은 섬 형태로 형성되고, 상기 한 쌍의 상부전극은 라인 형태로 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  11. 제8항에 있어서,
    상기 하나의 하부전극과 상기 한 쌍의 상부전극은 100Å∼10000Å의 간격을두고 수평으로 배열되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  12. 제8항에 있어서,
    상기 하나의 하부전극과 상기 한 쌍의 상부전극은 100Å∼20000Å의 두께로 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100973874B1 (ko) * 2008-02-29 2010-08-03 노틸러스효성 주식회사 계원용 금융자동화기기
KR101016508B1 (ko) * 2005-06-01 2011-02-24 노틸러스효성 주식회사 금융자동화기기의 출금장치
KR101016963B1 (ko) * 2003-12-10 2011-02-25 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조방법

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