KR19980019934A

KR19980019934A - 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘

Info

Publication number: KR19980019934A
Application number: KR1019960038205A
Authority: KR
Inventors: 최진호
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-09-04
Filing date: 1996-09-04
Publication date: 1998-06-25

Abstract

본 발명은 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘에 관한 것으로, 종래에는 정확한 위상을 맞추기 위하여 지연소자를 이용하여 위상을 맞춤에 따라 시스템에 적용하여 사용할 경우 불편하고, 정확한 위상 조정이 어려운 문제점이 있었다. 따라서, 본 발명은 외부 수정발진자를 사용하여 전압제어발진기(VCO)를 중심주파수에 맞춘다음 위상을 검출하여 송신단의 실제 데이터로부터 수신단의 데이터와 클럭을 복원함으로써 별도의 지연소자를 둘 필요가 없도록 하여 회로구성시 보다 용이하고, 간편하도록 한다.

Description

멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘

제1도는 종래 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘(PLL)의 회로 구성도.

제2도는 본 발명의 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘의 회로 구성도.

제3도는 제2도에서, 위상주파수 검출부의 상세회로도.

제4도는 제2도에서, 제1차지펌프의 상세회로도.

제5도는 제2도에서, 전압제어발진기의 회로도.

제6도는 Replica Bias기법을 이용한 전압제어발진기의 상세회로도.

제7도는 제5도에서, 하나의 모스 트랜지스터와 두개의 모스 트랜지스터를 사용할 경우 입력전압에 대한 출력주파수의 선형범위 특성도.

제8도는 제2도에서, 록 검출부의 회로도.

제9도는 제8도에서, 각 부에서 발생되는 신호의 타이밍도.

제10도는 제8도에서, 록신호에 따른 멀티위상 클럭과 업신호의 타이밍도.

제11도는 제2도에서, 위상 검출부의 상세회로도.

제12도는 제11도에서, 각 부에 입출력되는 신호의 타이밍도.

제13도는 제11도에서, 에지 검출부의 상세회로도.

제14도는 제2도에서, 제2루프필터 다음에 위치하여 전압제어발진기의 V_P전압을 조절하기 위한 회로도.

*도면의 주요부분에 대한 부호의 설명*

110:위상주파수 검출부120:제1차지펌프

130:제1루프필터140:위상 검출부

150:제2차지펌프160:제2루프필터

170:전압제어발진기180:록 검출부

190:래치

본 발명은 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘에 관한 것으로, 특히 외부 수정발진기를 사용하여 전압제어발진기의 중심주파수를 맞춘다음 디지탈 위상 검출기를 이용하여 입력데이터에서 클럭과 데이터를 복원하는 멀티 위상을 이용한 클럭/데이터 복원용 피엘엘에 관한 것이다.

종래의 멀티위상 클럭을 이용하여 클럭/데이터 복원용 피엘엘의 회로구성은, 제1도에 도시된 바와 같이, 출력의 일부 또는 전부를 입력에 귀환시킴으로써 발진시키는 외부 수정발진기(XTO)와; 상기 외부 수정발진기(XTO)에 록킹(locking)된 멀티위상 클럭을 발생시키는 클럭발생기(20)와; 상기 클럭발생기(20)로부터 발생되는 멀티위상 클럭을 이용하여 비트스트림을 받아 샘플링하고 그 샘플링된 데이터를 파라렐 레지스터(40)에 저장하도록 하는 샘플링부(30)와; 상기 파라렐 레지스터(40)에 저장된 데이터를 이용하여 수신 데이터와 클럭을 복원하는 디지탈 피엘엘(50)으로 구성되나, 이 경우 멀티위상 클럭의 주파수는 향상 외부수정발전기(XTO)와 동일하다.

이와 같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.

외부 수정발진기(XTO)에서 클럭이 발생되면, 클럭발생기(20)에서 상기 수정발진기(XTO)의 클럭에 록킹된 멀티위상 VCD클럭을 지연시켜 샘플링부(30)로 전송한다.

이에 상기 샘플링부(30)는 그의 플립플롭에서 지연된 클럭에 따라 입력되는 비트 스트림(BIT STREAM)을 샘플링하여 파라렐 레지스터(40)로 전송하여 저장하도록 한다.

상기 파라렐 레지스터(40)에 저장된 데이터를 이용하여 디지탈 피엘엘(50)에서는 클럭(CLOCK)과 데이터(DATA)를 복원한다.

그러나, 상기에서와 같은 종래 기술에서는 정확한 위상을 맞추기 위하여 디지탈 피엘엘을 다수 구현해야 하며 전체 칩의 면적이 커지게 된다. 또한 멀티위상클럭을 만들기 위한 아날로그 피엘엘의 클럭발생기의 주파수는 항상 외부수정 발진기(XTO)와 동일하므로 멀티위상 클럭에서 원하는 클럭을 만들기 위해 멀티위상 클럭을 조합하는 회로가 부가적으로 필요로 한 문제점이 있다.

따라서, 종래의 문제점을 해결하기 위한 본 발명의 목적은 외부 수정발진자를 사용하여 전압제어발진기(VCO)를 중심주파수에 맞춘다음 위상을 검출하여 디지탈 피엘엘을 사용하지 않고 전압제어 발진기의 주파수 보다 위상을 변경시켜 송신 데이타에서 클럭과 수신데이터를 복원하도록 한 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘을 제공함에 있다.

본 발명의 다른 목적은 데이터 복원시 ½지연 셀을 사용하지 않고 멀티위상 클럭을 이용하여 정확한 데이터를 복원할 수 있도록 한 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘 구성은, 입력되는 시스템 클럭을 받아 그의 위상을 검출한 후 입력주파수와 비교하고 그에 따른 업 또는 다운신호를 출력하는 위상주파수 검출수단과; 상기 위상주파수 검출수단의 출력신호에 따라 발진기를 제어할 수 있는 아날로그 신호로 변환시켜 출력하는 제1차지펌프와; 상기 제1차지펌프의 출력에 대하여 저역통과시켜 고주파성분을 제거하기 위한 제1루프필터와; 입력되는 에너지 데이터의 위상을 검출한 후 입력주파수 위상과 비교하고 그에 따른 업 또는 다운신호를 출력하는 위상 검출수단과; 상기 위상 검출수단의 출력신호에 따라 발진기를 제어하기 위한 아날로그 신호로 변환시켜 출력하는 제2차지펌프와; 상기 제2차지펌프의 출력에 대하여 저역통과시켜 고주파성분을 제거하기 위한 제2루프필터와; 상기 제1, 제2루프필터의 출력전압을 각각 입력받고 그에 따른 멀티위상 클럭을 발생하여 상기 위상주파수 검출수단과 위상 검출수단으로 각각 출력하는 전압제어발진기와; 상기 위상주파수 검출수단의 출력신호에 따라 록상태를 검출하고 이 검출된 록상태에 따라 위상주파수 검출수단 또는 제2루프필터의 동작을 제어하는 록 검출수단과; 상기 전압제어발진기의 제어출력에 따라 에너지 데이터를 저장하고 있다가 선택신호에 따라 수신데이터와 클럭을 복원하는 래치로 구성한다.

그리고, 상기에서 전압제어발진기는 입력되는 기준전압을 일정레벨로 증폭하여 지연셀의 출력레벨을 설정하여 주는 연상증폭기와; 제1, 제2루프필터로부터 입력되는 전압에 따른 바이어스 전압을 이용하여 원하는 주파수의 멀티위상 클럭을 발생하는 증폭수단과 지연 셀로 구성하며, 위상 검출수단은 전압제어발진기로부터 입력되는 클럭주파수에 따라 에너지 데이터(NRZ data)를 입력받아 일정폭을 갖는 에지펄스를 검출하여 출력하는 에지 검출수단과; 상기 에지 검출수단의 에지펄스를 받아 임의의 주기만큼 지연시켜 출력하는 제1, 제2지연수단과; 상기 제1, 제2지연수단의 출력신호를 리셋 및 셋트 입력단으로 받아 다운(dn)신호를 만들어 출력하는 다운신호 발생수단과; 상기 제2지연수단의 출력신호를 셋트 입력단으로 입력받고 리셋 입력단으로 전압제어발진기의 클럭(ck0)을 받아 업(up)신호를 만들어 출력하는 업신호 발생수단으로 구성한다.

이하, 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

멀티 위상 클럭을 이용한 클럭/데이터 복원용 피엘엘 회로구성은, 제2도에 도시한 바와 같이, 입력되는 시스템 클럭을 받아 그의 위상을 검출한 후 입력주파수와 비교하고 그에 따른 업(up) 또는 다운(dn)신호를 출력하는 위상주파수 검출부(110)와; 상기 위상주파수 검출부(110)의 출력신호에 따라 발진기를 제어할 수 있는 아날로그 신호로 변환시켜 출력하는 제1차지펌프(120)와; 상기 제1차지펌프(120)의 출력에 대하여 저역통과시켜 고주파성분을 제거하기 위한 제1루프필터(130)와; 입력되는 에너지 데이터의 위상을 검출한 후 입력주파수와 비교하고 그에 따른 업(up) 또는 다운(dn)신호를 출력하는 주파수 검출부(140)와; 상기 주파수 검출부(140)의 출력신호에 따라 발진기를 제어하기 위한 아날로그 신호로 변환시켜 출력하는 제2차지펌프(150)와; 상기 제2차지펌프(150)의 출력에 대하여 저역통과시켜 고주파성분을 제거하기 위한 제2루프필터(160)와; 상기 제1, 제2루프필터(130)(160)의 출력전압을 각각 입력받고 그에 따른 멀티위상 클럭을 발생하여 상기 위상주파수 검출부(110)와 위상 검출부(140)로 각각 출력하는 전압제어발진기(170)와; 상기 위상주파수 검출부(110)의 출력신호에 따라 록(LOCK) 상태를 검출하고 이 검출된 록상태에 따라 위상주파수 검출부(110) 또는 제2루프필터(160)의 동작을 제어하는 록 검출부(180)와; 상기 전압제어발진기(170)의 제어출력에 따라 에너지 데이터를 저장하고 있다가 선택신호(sel)에 따라 수신데이터와 클럭을 복원하는 래치(190)로 구성한다.

그리고, 전압제어발진기(170)와 위상 검출부(140)와 록 검출부(180)의 구성에 대하여는 동작설명과 함께 뒤에서 설명하기로 한다.

이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.

시스템 초기에 루프1(Loop 1)은 인에이블 루프2(Loop 2)는 디스에이블상태가 된다.

따라서, 위상주파수 검출부(110)는 입력되는 시스템 클럭(SYS CLX)을 받아 전압제어발진기(170)로부터 입력되는 클럭주파수와 비교하여 시스템 클럭주파수가 높으면 업(UP) 신호를 출력하고 상기 전압제어발진기(170)의 클럭주파수가 높으면 다운(dn)신호를 출력한다.

상기 위상주파수 검출부(110)의 동작에 대하여 제3도에 의거하여 살펴보면, 가령 위상주파수 검출부(110)로 입력되는 주파수(f1)가 전압제어발잔기(170)의 클럭주파수(f2) 보다 높을 경우 낸드게이트(ND1)로는 하이신호가 낸드게이트(ND4)로는 로우신호가 각각 입력된다.

이때 록 상태가 아니므로 록 신호(lock)는 하이상태이다.

따라서, 상기 입력 주파수(f1)의 하이신호는 낸드게이트(ND1)(ND2)를 통해 하이신호를 낸드게이트(ND3)의 일측 입력으로 입력되고, 상기 클럭주파수(f2)의 로우신호는 낸드게이트(ND4)(ND5)를 통해 로우신호를 낸드게이트(ND6)의 일측으로 입력된다.

이때 제1래치(100a)와 제2래치(100b)는 낸드게이트(ND2)(ND5)의 하이신호와 로우신호를 계속해서 래치하고, 이 래치신호를 각각 받는 낸드게이트(ND11)는 하이신호를 출력한다.

그러면, 상기 낸드게이트(ND3)는 하이신호가 입력됨에 따라 하이상태의 업신호를 인버터(I1)를 통해 출력하고, 낸드게이트(ND6)는 제2래치 및 낸드게이트의 출력신호인 로우신호를 각각 입력받아 논리 조합하고 인버터(I2)를 통해 로우상태의 다운(dn)신호를 출력한다.

그리고, 역으로 입력주파수(f1)가 전압제어발진기(170)의 클럭주파수(f2) 보다 낮으면 업(up)신호가 로우상태가 되고 다운(dn)신호는 하이상태가 된다.

또한, 입력주파수(f1)와 전압제어발진기(170)의 클럭주파수(f2) 위상이 같으면(0,0) 업(up)신호와 다운(dn)신호는 모두 제로가 되어 그때의 전압제어발진기(170)의 제어전압을 계속 유지하도록 하고, 그리고 두 주파수 위상이 같으면 (1,1) 업(up)신호와 다운(dn)신호는 낸드게이트(ND2)(ND5)로 각각 피드백되고 이 피드백된 신호는 다시 인버터(I1)(I2)와 낸드게이트(ND3)(ND6)를 통해 로우상태의 업(up)신호와 다운(dn)신호를 출력한다.

상기의 동작에 대하여 도표로 나타내면 아래에서와 같다.

상기에서와 같이 동작할 때 루프 1(Loop 1)이 록(lock)되면 낸드게이트(ND1)(ND4)로 로우상태의 록 신호(lock)가 입력되면 입력주파수(f1)와 전압제어발진기(170)의 클럭주파수(f2)에 관계없이 디스에이블상태로 만든다.

상기에서와 같은 업(up)신호와 다운(dn)신호가 출력되면 제1차지펌프(120)와 록 검출부(180)가 각각 받아 동작함에 있어 먼저, 제1차지펌프(120)의 동작에 대하여 제4도에 의거하여 살펴보면 다음과 같다.

하이상태의 신호가 입력되면 오아게이트(OR12)와 낸드게이트(ND13)에 의해 논리 조합되고, 로우상태의 다운(dn)신호가 입력될 때 록 상태가 아닌 하이상태의 신호(lock)가 입력되면 오아게이트(OR12)와 낸드게이트(ND13)에 의해 논리조합되고, 이 논리조합된 로우신호와 하이신호가 각각 피모스 및 엔모스 트랜지스터(PM2)(NM1)의 게이트로 입력됨에 따라 상기 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)가 각각 턴온된다.

이때 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM2)의 게이트로 각각 바이어스 전압(bias)이 걸려있기 때문에 항상 턴온상태로 있게 된다.

따라서, 전압(Vcc)은 피모스 트랜지스터(PM1)(PM2)와 엔모스 트랜지스터(NM1)(NM2)에 의해 분할되고 이 분압된 전압이 최종 출력단자(out)를 통해 출력된다.

마찬가지로, 로우상태의 업(up)신호와 하이상태의 다운(dn)신호가 입력될 경우에는 오아게이트(OR12)가 하이신호를 출력하므로 피모스 트랜지스터(PM2)가 턴오프상태가 되고, 낸드게이트(ND13)가 하이신호를 출력하므로 엔모스 트랜지스터(NM1)가 턴온상태가 되므로 최종 출력단자(out)에는 접지전압이 걸리게 된다.

그리고, 하이상태의 업(up)신호와 다운(dn)신호가 입력될 경우에는 하이상태의 업(up)신호와 로우상태의 다운(dn)신호를 입력할 경우와 같고, 로우상태의 업(up)신호와 다운(dn)신호를 입력할 경우에는 로우상태의 업(up)신호와 하이상태의 다운(dn)신호를 입력할 경우와 같다.

이때 록상태가 되어 로우상태의 록 신호(lok)를 인가하게 되면 제1차지펌프(120)는 디스에이블 상태가 된다.

이상에서와 같이 위상주파수 검출부(110)와 제1차지펌프(120)를 통해 위상 주파수를 검출하고 그에 따른 전압제어발진기(170)를 제어하기 위한 전압값으로 바꾸어 제1루프필터(130)로 출력하면, 상기 제1루프필터(130)는 저역통과시켜 고역성분을 제거한다.

여기서, 고역성분을 제거하는 이유는 회로설계시 잡음 특성과 주파수 추적능력 사이에 트레이드 오프(trade off)가 존재하기 때문에 감쇠상수(damping factor)를 줄이기 위한 것이다.

고역성분을 제거한 일정한 전압을 입력단자(V_f)로 입력받아 발진하고 제5도에서와 같이 시스템 클럭에 동기된 주파수로 발진하게 되는데, 그 발진하는 주파수는 2M개의 멀티위상 클럭을 발생한다.

동일한 주파수에 위상이 서로 다른 2M개의 피엘엘(PLL) 클럭을 발생시켜야하므로 제6도에서와 같은 Replica Bias기법을 이용하여 원하는 주파수의 멀티위상 클럭을 발생시키도록 한다.

상기 전압제어발진기(170)의 동작에 대하여 제6도에 의거하여 살펴보면, 입력되는 기준전압(Vref)을 연산증폭기(A)에서 일정레벨로 증폭하여 지연셀(Delay cell)의 출력스윙범위의 최저 전압을 조정하여 준다.

그러면, 상기 지연셀은 출력스윙범위의 최저 전압에 따라 제1루프필터(130)와 제2루프필터(160)로부터 입력되는 전압(V_f)(V_P)에 따라 바이어스전압(R-Bias)을 조정하여 차동증폭부(170a)로 출력한다.

상기 차동증폭부(170a)의 피모스 트랜지스터(PMOS-1)는 그의 게이트로 바이어스전압(R-Bias)과 다이오드가 연결된 피모스 트랜지스터(PMOS-2)의 게이트는 피모스 트랜지스터(PMOS-1)(PMOS-2)의 공통드레인에 연결되어 얻어지는 전압에 의해 차동증폭하여 멀티위상 클럭(ck8)(ck0)을 발생한다.

상기의 전압은 다시 다음단으로 전송하고 그곳에서 다시 차동증폭하여 멀티위상 클럭(ck9)(ck1)을 발생하는 것과 같은 동작을 반복하여 원하는 주파수의 멀티위상 클럭을 발생시키도록 한다.

여기서, 지연셀에서의 부하에 사용된 피모스 트랜지스터(PMOS-1)에 주기적으로 다이오드에 연결된 피모스 트랜지스터(PMOS-2)를 사용함으로써 전압제어발진기 입력전압에 대한 출력주파수의 선형범위를 제7도에서와 같이 넓혔다. 제7도에서 하나의 피모스 트랜지스터(PMOS-1)만을 사용할 경우 출력주파수의 선형범위는 점선으로 나타낸 바와 같고, 두개의 피모스 트랜지스터(PMOS-2)를 사용할 경우 출력주파수의 선형범위는 실선으로 나타낸 바와 같으면 결국 두개의 피모스 트랜지스터를 사용할 경우 선형범위가 더 넓어짐을 알 수 있다.

그러나, 피드백 패스(feedback path)에서의 안정도를 위해 1단 차동증폭기만을 사용할 경우 넓은 전압제어발진기 입력범위에서 원하는 출력주파수를 맞추기는 어려우나 다이오드에 연결된 피모스 트랜지스터(PMOS-2)를 삽입할 경우 상기 피모스 트랜지스터(PMOS-2)에서 흘려주는 일정 전류량에 의해 피모스 트랜지스터(PMOS-1)이 흘려주어야 할 전류수준이 1단의 차동증폭기를 사용하여도 충분히 바이어스를 조정할 수 있으므로 원하는 전압제어발진기(170)의 대역을 얻을 수 있다.

일정시간이 흐른 후, 전압제어발진기(170)가 시스템 클럭에 동기되면 록 검출기(180)가 동작을 하여 루프 1(Loop 1)은 오프되고, 루프 2(Loop 2)는 온 상태로 만들고, 위상주파수 검출부(110)와 제1차지펌프(120)를 디스에이블 시키는데, 이에 대하여 제8도에 의거하여 살펴보면 다음과 같다.

록 검출부(180)는, 제8도에 도시한 바와 같이, 입력주파수보다 임의의 위상만큼 늦어진 멀티위상 클럭을 이용하여 업/다운신호를 검출하는 제1, 제2디플립플롭(DF1)(DF2)과; 상기 제1, 제2디플립플롭(DF1)(DF2)의 출력신호에 따라 카운터를 제어하기 위한 클럭 및 리셋신호를 발생하는 제어신호 발생부(180a)와; 상기 제어신호 발생부(180a)에서 발생하는 클럭을 카운트하여 입력단(din)에 입력된 숫자보다 클경우 록(lock)신호를 발생시키는 카운터(180b)로 구성한다.

상기 록 검출부(180)의 동작에 대하여 살펴보면, 루프 1(Loop 1)에서 제9도의 (a)에서와 같은 시스템 클럭의 입력주파수에 록이되면 제9도의 (d) 및 (e)에서와 같은 업(up)신호와 다운(dn)신호가 제1차지펌프(120)와 록 검출부(180)의 제1, 제2디플립플롭(DF1)(DF2)의 데이터 입력단자(D)로 전달된다.

여기서, 업/다운(up/dn)신호의 펄스폭은 록이 될 경우 일반적으로 1ns 미만이다.

이때 전압제어발진기(170)의 멀티위상 클럭중 제9도의 (b)에서 도시한 바와 같은 클럭(ck0)이 입력주파수와 정확히 주파수와 위상이 맞는다면 그 클럭(ck0) 보다 임의의 위상만큼 늦추어진 (c)에서와 같은 클럭(ck1)(ckm)을 이용하여 업(up)신호와 다운(dn)신호를 검출하도록 한다.

즉, 제2디플립플롭(DF1)은 하이상태의 멀티위상 클럭(ck1)을 클럭펄스 입력단(cp)으로 받을때 입력단(D)으로 입력되는 업(up)신호를 그의 비반전 및 반전출력단자(Q)(QN)로 출력하고, 제2디플립플롭(DF2)도 마찬가지로 입력단(D)으로 다운(dn)신호를 그의 비반전 및 반전출력단자(Q)(QN)로 출력한다.

그러면, 제어신호 발생부(180a)의 낸드게이트(ND16)는 인버터(I1)를 통해 반전된 리셋신호(/rst)와, 제1, 제2디플립플롭(DF1)(DF2)의 반전출력단자를 통해 출력되는 신호를 각각 입력받아 낸드조합하고, 이 낸드조합하여 생성되는 리셋신호(reset)를 카운터(180b)의 리셋단자로 출력한다.

상기 카운터(180b)의 리셋단자로 입력되는 리셋신호가 하이상태이면 지금까지 카운트한 값을 지우고 리셋신호가 로우상태이면 카운트동작을 계속해서 수행하도록 한다.

이렇게 낸드게이트(ND16)가 동작하는 동안 앤드게이트(AD1)는 제9도의 (c)에서와 같은 멀티위상 클럭(ckm)과 카운터(180b)의 출력인 록신호(lock)를 입력받아 앤드조합하고, 이 앤드조합하여 생성되는 클럭(ck)을 상기 카운터(180b)의 클럭입력단자로 전달한다.

따라서, 상기 카운터(180b)는 클럭입력단자로 입력되는 클럭의 ‘0’의 갯수를 카운트하여 데이터 입력단(din)으로 입력된 숫자보다 클 경우 록신호를 발생토록 한다.

이렇게 발생된 록신호는 상기 앤드게이트(AD1)의 하나의 입력측으로 전달되어 멀티위상 클럭(ckm)을 마스킹(masking)하게 되고, 위상주파수 검출부(110)와 제1차지펌프(120)를 디스에이블시킨다.

상기 카운터(180b)가 카운팅하는 중간에 업(up)/다운(dn)신호가 발생하면, 상기 카운터(180b)는 낸드게이트(ND16)에 의해 자동적으로 리셋되어 처음부터 다시 카운팅을 하게 된다.

지금까지의 동작에 대한 타이밍도는 제10도에 도시한 바와 같다.

록 검출부(180)에서 발생된 록신호(lock)는 루프 1(Loop 1)을 디스에이블시키고 전압제어발진기(170)가 중심주파수로 가고, 루프 2(Loop 2)가 인에이블되면 위상 검출부(140)는 실제 입력되는 에너지 데이터(NRZ data)로부터 위상을 검출하고 이 검출된 위상과 전압제어발진기(170)로부터 발생하는 클럭(ck[O:N-1])의 위상과 비교하고 그에 따른 업(up)신호와 다운(dn)신호를 출력하는데 이에 대하여는 제11도와 제12도에 의거하여 살펴보면 다음과 같다.

제11도는 위상 검출부(140)의 구성도로서, 이에 도시한 바와 같이, 전압제어발진기로부터 입력되는 클럭에 입력되는 에너지 데이터(NRZ data)의 에지를 검출하는 에지 검출부(140a)와; 상기 에지 검출부(140a)를 통해 검출된 에지를 각각 입력받아 ½주기(T)와 1주기로 지연시키는 제1, 제2지연부(140b)(140c)와; 상기 제1, 제2지연부(140b)(140c)를 통해 지연된 신호(HF)(FL)를 리셋과 셋트 입력단으로 받아 다운(dn)신호를 만들어 출력하는 다운신호 발생부(140d)와; 상기 제2지연부(140c)의 출력신호(FL)를 셋트 입력단으로 리셋 입력단으로 전압제어발진기의 클럭(ck0)을 받아 업(up)를 만들어 출력하는 업신호 발생부(140e)로 구성한다.

이와 같이 구성된 위상 검출부(140)의 동작에 대하여 제11도에서 제13도에 의거하여 살펴보면, 전압제어발진기(170)에서 위상 검출부(140)로 클럭([O:N-1])을 발진하면 에지 검출부(140a)를 구성하는 디플립플롭(DF₀~DF_N-1)의 클럭펄스 입력단으로 각각 입력받고, 이 클럭펄스 입력단으로 입력되는 멀티위상 클럭(ck0~ck(N-1))에 입력단(D)으로 입력되는 에너지 데이터(NRZ data)의 위상에 동기시켜 출력한다.

예를 들어, 제12도의 (b)에서와 같은 멀티위상 동기(ckm)에 (a)에 도시한 에너지 데이터(NRZ data)의 위상을 동기시켜 출력한다.

상기 디플립플롭(DF₀~DF_N-1)으로부터 출력된 데이터(Dout0~Dout(N-1)을 앤드게이트(AND₀~AND_N-1)에서 그의 일측으로 입력받고 타측으로는 그 이전의 데이터(Dout_N-1~AND_N-2)를 반전시켜 입력받아 앤드조합하여 출력한다.

상기 앤드게이트(AND₀~AND_N-1)의 출력을 데이터 입력단(D)으로 입력받은 디플립플롭(DF₁₀~DF_1(N-1))은 그의 클럭펄스 입력단으로 입력되는 클럭(ck((N-1)/2), CK((N-1)/2+1),…,CK((N-1)/2-1))에 동기시킨 데이터의 위상을 출력한다.

그러면, 제12도의 (c)에서와 같은 폭을 갖는 에지펄스(edge01(0))를 출력한다.

결국, 상기 디플립플롭(DF₁₀~DF_1(N-1))은 클럭펄스 입력단으로 입력되는 클럭펄스에 의해 데이터 입력단으로 입력되는 데이터의 위상에 대하여 일정한 폭을 갖는 에지펄스(edge01(0), edge01(1),…, edge01(N-1)를 출력한다.

이렇게 하여 발생된 에지펄스(edge01(0), edge01(1),…, edge01(N-1)는 제1지연부(140b)와 제2지연부(140c)에 각각 입력되어 ½주기와 1주기가 지연되고 이 지연된 신호(HF)(FL)가 출력된다.

다시 말하면, 제12도의 (c)에서와 같은 에지펄스(edge01(m))가 있을 경우 제1지연부(140b)를 통해서는 (f)에서와 같이 ½주기만 지연된 신호(HF)가 다운 신호 발생부(140d)의 리셋 입력단으로 출력하고, 제2지연부(140c)를 통해서는 (e)에서와 같이 1주기가 지연된 신호(FL)가 다운 및 업신호 발생부(140d)(140e)의 셋트 입력단으로 각각 출력된다.

따라서, 상기 다운신호 발생부(140d)는 리셋 및 셋트 입력단으로 입력되는 신호(HF)(FL)를 이용하여 제12도의 (h)에서 같은 다운신호(dn)를 만들어 출력하고, 업신호 발생부(140e)는 셋트입력단으로 제2지연부(140c)의 출력신호(FL)를 입력받고 그의 리셋입력단으로 제12도의 (d)에서와 같이 임의의 멀티위상 클럭(ckm)보다 일정시간(θ_e) 지연된 멀티위상 클럭(ck0)을 입력받아 제12도의 (g)에서와 같은 업(up)신호를 만들어 출력한다.

그리고, 빠른 록킹(locking)시간이 요구될 때는 데이터의 상승에지 뿐아니라 하강에지를 검출하면 된다.

상기에서와 같은 위상 검출부(140)를 사용할 경우, 전압제어발진기(170)의 수신범위는 송신단 주파수의 ±3% 이내로 제한된다.

그러므로, 전압제어발진기(170) 주파수를 좁은 범위에서 조절하기 위해 제2루프필터(160)의 다음단에 제14도에서와 같은 회로를 이용하여 상기 전압제어발진기(170)의 V_P전압을 조절한다.

즉, 제2차지펌프(150)의 출력전압과 록신호(lock) 그리고 기준전압(Vref)을 이용하여 V_P전압을 조절한다.

이상에서와 같이 표준이 되는 시스템 클럭을 위상주파수 검출부(110)에서 위상과 주파수를 검출하여 전압제어발진기(170)로부터의 발진출력의 위상차를 검출하여 전압제어발진기(170)로 전달하는 루프 1(Loop 1)가 동작하다가 전압제어발진기(70)가 시스템 클럭에 동기되면 록 검출부(180)가 동작하여 루프 1(Loop 1)은 오프되고 루프 2(Loop 2)가 온상태가 되어 실제로 입력되는 에너지 데이터에서 위상을 검출하여 상기 전압제어발진기(170)로 출력한다.

상기 전압제어발진기(170)에 의해 시스템 클럭과 실제 데이타의 위상을 조절하여 주면 래치(190)는 입력되는 에너지 데이터(NRZ data)를 복원하고 입력되는 선택신호(sel)에 의해 출력하도록 한다.

이상에서 상세히 설명한 바와 같이 본 발명은 멀티위상 클럭을 이용하여 지연을 만들어 위상을 맞추고 이 위상에 맞추어 데이터와 클럭을 복원하도록 함으로써 별도의 지연소자를 둘 필요가 없도록 하여 회로구성시 보다 용이하고, 간편하도록 한 효과가 있다.

Claims

발진기를 시스템 클럭에 동기시키기 위한 주파수 검출수단과, 상기 주파수 검출후 입력신호로부터 데이타와 클럭신호를 추출하기 위한 위상 검출수단을 포함한 것으로 된 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘.
시스템 클럭으로부터 위상을 검출하는 위상주파수 검출수단과; 상기 위상주파수 검출수단의 출력신호에 따라 발진기 제어신호를 출력하는 제1차지펌프와; 입력되는 데이타의 위상을 검출하여 입력주파수 위상과 비교하는 위상 검출수단과; 상기 위상 검출수단의 출력신호에 따라 발진기를 제어하는 제2차지펌프와; 상기 제1, 제2차지펌프의 제어에 따라 멀티 위상클럭을 발생하여 상기 위상주파수 검출수단과 위상 검출수단으로 신호를 공급하는 발진기와; 상기 위상주파수 검출수단의 출력신호에 따라 록 상태를 검출하여 위상 주파수검출수단을 제어하는 록 검출수단을 포함한 것으로 된 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘.
제2항에 있어서, 록 검출수단은 입력주파수보다 임의의 위상만큼 늦어진 멀티위상 클럭을 이용하여 업/다운신호를 검출하는 업/다운신호 검출수단과; 상기 업/다운 검출수단의 출력신호에 따라 카운터를 제어하기 위한 클럭 및 리셋신호를 발생하는 제어신호 발생수단과; 상기 제어신호 발생수단에서 발생하는 클럭을 카운트하여 입력단을 통해 입력된 숫자보다 클경우 록(lock)신호를 발생시키는 카운터로 구성함을 특징으로 하는 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘.
제3항에 있어서, 제어신호 발생수단은 리셋신호를 반전시켜 출력하는 인버터와; 업/다운 검출수단의 출력신호와 상기 인버터의 출력신호를 각각 입력받아 낸드조합하고 이 낸드조합된 리셋신호를 출력하는 낸드게이트와; 입력주파수보다 임의의 위상만큼 늦어진 멀티위상 클럭과 피드백되는 록신호를 입력받아 앤드조합하고 이 앤드조합하여 만들어진 클럭신호를 발생하여 앤드게이트로 구성함을 특징으로 하는 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘.
제2항에 있어서, 위상 검출수단은 전압제어발진기로부터 입력되는 클럭주파수에 따라 에너지 데이터(NRZ data)를 입력받아 일정폭을 갖는 에지펄스를 검출하여 출력하는 에지 검출수단과; 상기 에지 검출수단의 에지펄스를 받아 임의의 주기만큼 지연시켜 출력하는 제1, 제2지연수단과; 상기 제1, 제2지연수단의 출력신호를 리셋 및 셋트 입력단으로 받아 다운(dn)신호를 만들어 출력하는 다운신호 발생수단과; 상기 제2지연수단의 출력신호를 셋트 입력단으로 입력받고 리셋 입력단으로 전압제어발진기의 클럭(ck0)을 받아 업(up)신호를 만들어 출력하는 업신호 발생수단으로 구성함을 특징으로 하는 멀티위상 클럭을 이용한 클럭/데이터 복원용 피엘엘.