KR20010094529A - 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000000630 rising effect Effects 0.000 claims description 87
- 230000001360 synchronised effect Effects 0.000 claims description 33
- 230000003111 delayed effect Effects 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000004044 response Effects 0.000 claims description 19
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 230000007704 transition Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract
본 발명은 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로 및 지연 동기 방법을 개시한다. 지연 동기 루프 회로는 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결된다. 제1 지연 동기 회로는 듀티 사이클 보정기의 출력 신호 및 피드백 클럭 신호에 응답하여 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생한다. 제2 지연 동기 회로는 듀티 사이클 보정기의 출력 신호의 반전 신호와 피드백 클럭 신호의 반전 신호에 응답하여 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생한다. 파형 혼합기는 제1 클럭 신호의 상승 에지와 제2 클럭 신호의 하강 에지에 동기되는 내부 클럭 신호를 발생한다. 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 피드백 클럭 신호를 발생한다. 본 발명에 의하여 내부 클럭 신호의 지터가 감소된다.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로 및 지연 동기 방법에 관한 것이다.
지연 동기 루프 회로는 반도체 장치에 입력되는 외부 클럭 신호에 대하여 소정 시간 앞서는 내부 클럭 신호를 발생하여 상기 반도체 장치의 내부 회로에 제공한다. 지연 동기 루프 회로에는 듀티 사이클 보정기가 연결된다. 일반적으로 듀티 사이클 보정기는 외부 클럭 신호의 듀티 사이클이 50%보다 길거나 짧을 때 이를 50%로 보정하여 상기 지연 동기 루프 회로에 제공한다.
도 1은 종래의 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도이다. 도 1을 참조하면, 듀티 사이클 보정기(111)와 지연 동기 루프 회로(121)는 직렬로 연결된다. 듀티 사이클 보정기(111)는 외부 클럭 신호(Clk_ext)의 듀티 사이클을 보정하고, 지연 동기 루프 회로(121)는 상기 듀티 사이클이 보정된 외부 클럭 신호(Clk_dcc)를 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 듀티 사이클 보정기(111)에 의해 보정된 외부 클럭 신호(Clk_dcc)에는 도 2에 도시된 바와 같은 지터(jitter)(t1) 즉, 위상 노이즈가 항상 존재하게 된다. 또한, 지연 동기 루프 회로(121)도 자체적으로 지터를 생성시킨다. 따라서, 내부 클럭 신호(Clk_int)에는 도 2에 도시된 바와 같이 듀티 사이클 보정기(111)에서 생성된 지터(jitter)(t1)와지연 동기 루프 회로(121)에서 생성된 지터가 합쳐진 보다 큰 지터(t2)가 포함된다.
한편, 지연 동기 루프 회로(121)의 후단에 듀티 사이클 보정기(111)를 연결하여 사용하는 경우도 있고, 또 지연 동기 루프 회로(121)의 전단과 후단 모두에 듀티 사이클 보정기(111)를 사용하는 경우도 있다. 이 때도 마찬가지로 최종적으로 출력되는 내부 클럭 신호(Clk_int)에는 큰 지터가 포함된다. 큰 지터가 포함된 내부 클럭 신호(Clk_int)로 인하여 듀티 사이클 보정기(111)와 지연 동기 루프 회로(121)를 구비하는 반도체 장치는 오동작을 할 경우가 발생할 수 있다. 따라서, 상기 반도체 장치의 내부 클럭 신호(Clk_int)에 의한 오동작을 방지하려면 내부 클럭 신호(Clk_int)에 포함되는 지터는 감소되어야 한다.
본 발명이 이루고자하는 기술적 과제는 지터가 작은 내부 클럭 신호를 발생하는 지연 동기 루프 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 반도체 장치에 제공되는 내부 클럭 신호에 포함되는 지터를 감소시키기 위한 지연 동기 방법을 제공하는 것이다.
본 발명이 이루고자하는 또 다른 기술적 과제는 지터가 작은 내부 클럭 신호를 발생하는 지연 동기 루프 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연 동기 루프 회로(Delay-Locked Loop Circuit) 및 듀티 사이클 보정기(Duty Cycle Corrector)의 블록도.
도 2는 상기 도 1에 도시된 신호들의 타이밍도.
도 3은 본 발명의 바람직한 실시예에 따른 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도.
도 4는 상기 도 3에 도시된 지연 동기 루프 회로의 실시예를 도시한 블록도.
도 5는 상기 도 4에 도시된 파형 혼합기의 실시예를 도시한 회로도.
도 6은 상기 도 5에 도시된 신호들의 타이밍도.
도 7a는 외부 클럭 신호의 듀티 사이클이 50%보다 짧을 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도.
도 7b는 외부 클럭 신호의 듀티 사이클이 50%보다 길 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도.
도 8은 본 발명에 따른 램버스 메모리 반도체 장치의 블록도.
상기 기술적 과제를 이루기 위하여 본 발명은, 제1 지연 동기 회로, 제2 지연 동기 회로 및 파형 혼합기를 구비한다.
지연 동기 루프 회로는 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결된다.
제1 지연 동기 회로는 듀티 사이클 보정기의 출력 신호 및 피드백 클럭 신호에 응답하여 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생한다.
제2 지연 동기 회로는 듀티 사이클 보정기의 출력 신호의 반전 신호와 피드백 클럭 신호의 반전 신호에 응답하여 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생한다.
파형 혼합기는 제1 클럭 신호의 에지와 제2 클럭 신호의 에지에 동기되는 내부 클럭 신호를 발생한다.
바람직하기는, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생한다.
상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기된다.
상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간은 가변되고, 상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간은 가변된다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
지연 동기 방법에 있어서, 외부 클럭 신호의 듀티 사이클을 보정하는 단계, 상기 듀티 사이클이 보정된 클럭 신호의 위상과 피드백 클럭 신호의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 단계, 상기 듀티 사이클이 보정된 클럭 신호와 상기 피드백 클럭 신호를 반전시키는 단계, 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 위상과 상기 피드백 클럭 신호의 반전 신호의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 단계, 및 상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되어 내부 클럭 신호를 발생하는 단계를 구비하는 지연 동기 방법을 제공한다.
바람직하기는, 상기 지연 동기 방법은 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 단계를 더 구비한다.
상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호의 상승 에지를 상기 제1 클럭 신호의 상승 에지에 동기시키고 상기 내부 클럭 신호의 하강 에지를 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비한다.
상기 제1 클럭 신호를 발생하는 단계는 상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키는 단계를 구비한다.
상기 제2 클럭 신호를 발생하는 단계는 상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시키는 단계를 구비한다.
상기 또 다른 기술적 과제를 이루기 위하여 본 발명은,
외부 데이터를 입력하는 입력 수신기, 입력되는 데이터를 저장하는 메모리 셀 어레이, 상기 입력 수신기와 상기 메모리 셀 어레이를 인터페이싱하는 인터페이스 로직, 외부 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정기, 및 상기 듀티 사이클 보정기의 출력 신호와 상기 외부 클럭신호를 입력하고 상기 입력 수신기에 지터가 적은 내부 클럭 신호를 발생하여 제공하는 지연 동기 루프 회로를 구비하고,
상기 지연 동기 루프 회로는 상기 듀티 사이클 보정기의 출력 신호 및 피드백 클럭 신호에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로, 상기 듀티 사이클 보정기의 출력 신호의 반전 신호와 상기 피드백 클럭 신호의 반전 신호에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로, 및 상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생한다.
상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기된다.
상기 제1 지연 동기 회로는 상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키고, 상기 제2 지연 동기 회로는 상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시킨다.
상기 본 발명에 따르면, 듀티 사이클 보정기의 고주파 지터가 내부 클럭 신호의 지터에 더해지지 않게 되어 내부 클럭 신호의 지터가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도이다. 도 3을 참조하면, 지연 동기 루프 회로(321)는 제1 지연 동기 회로(331), 제2 지연 동기 회로(332), 파형 혼합기(351), 보상 지연기(341) 및 인버터들(361, 362)을 구비한다.
듀티 사이클 보정기(311)는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 때 이를 50%로 보정하여 출력 신호(Clk_dcc)를 발생한다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧다는 것은 외부 클럭 신호(Clk_ext)의 하이 전압(high voltage) 구간이 로우 전압(low voltage) 구간보다 짧다는 것을 나타내고, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길다는 것은 외부 클럭 신호의 하이 전압 구간이 로우 전압 구간보다 길다는 것을 나타낸다.
지연 동기 루프 회로(321)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와 피드백 클럭 신호(Clk_fb)를 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)는 병렬로 연결되며, 제1 및 제2 지연 동기 회로들(331, 332)에 의하여 외부 클럭 신호(Clk_ext)의 듀티 사이클이 보정된다. 즉, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 경우, 지연 동기 루프 회로(321)는 듀티 사이클이 50%로 보정된 내부 클럭 신호(Clk_int)를 발생한다.
외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%일 때 제1 지연 동기 회로(331)로부터 출력되는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 지연 동기 회로(332)로부터 출력되는 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%이며 그 위상들은 서로 동일하다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 작을 때는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%보다 작으며 제1 클럭 신호(Clk_r)의 위상이 제2 클럭 신호(Clk_f)의 위상보다 앞선다. 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 클 때는 제1 클럭 신호(Clk_r)의 듀티 사이클과 제2 클럭 신호(Clk_f)의 듀티 사이클은 50%보다 크며제1 클럭 신호(Clk_r)의 위상이 제2 클럭 신호(Clk_f)의 위상보다 뒤진다.
제1 지연 동기 회로(331)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 및 피드백 클럭 신호(Clk_fb)를 입력하고 제1 클럭 신호(Clk_r)를 발생한다. 외부 클럭 신호(Clk_ext)가 제1 소정 시간(도 7a 및 도 7b의 d1) 지연되어서 제1 클럭 신호(Clk_r)로서 발생한다. 제1 지연 동기 회로(331)는 피드백 클럭 신호(Clk_fb)의 상승 에지(rising edge)를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지에 동기시킨다. 이 과정에서 상기 제1 소정 시간(도 7a 및 도 7b의 d1)은 피드백 클럭 신호(Clk_fb)의 상승 에지가 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지에 동기되기 전까지 가변된다. 즉, 도 7a 및 도 7b에 도시된 바와 같이 제1 클럭 신호(Clk-r)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와 피드백 클럭 신호(Clk_fb)의 위상차(t2)만큼 더 지연된다.
보상 지연기(341)는 내부 클럭 신호(Clk_int)를 제2 소정 시간(도 7a 및 도 7b의 d3)만큼 지연시켜서 피드백 클럭 신호(Clk_fb)를 발생한다.
인버터들(361, 362)은 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 및 피드백 클럭 신호(Clk_fb)를 반전시켜서 신호들(Clk_dccb, Clk_fbb)을 출력한다.
제2 지연 동기 회로(332)는 외부 클럭 신호(Clk_ext)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb) 및 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)를 입력하고 제2 클럭 신호(Clk_f)를 발생한다. 외부 클럭 신호(Clk_ext)가 제2 소정 시간(도 7a 및 도 7b의 d2) 지연되어 제2 클럭 신호(Clk_f)로서 발생한다. 제2 지연 동기 회로(332)의 구조 및 동작은 제1 지연 동기 회로(331)와 동일하다. 따라서, 제2 지연 동기 회로(332)는 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk-fbb)의 상승 에지를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지에 동기시킨다. 다시 말해, 피드백 클럭 신호(Clk_fb)의 하강 에지를 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc) 의 하강 에지에 동기시킨다. 이 과정에서 상기 제2 소정 시간(도 7a 및 도 7b의 d2)은 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지가 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지에 동기되기 전까지는 가변된다. 즉, 제2 클럭 신호(Clk-f)는 도 7a에 도시된 시간(t1+t2)만큼 더 지연된다.
파형 혼합기(351)는 제1 및 제2 클럭 신호들(Clk_r, Clk_f)을 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 즉, 내부 클럭 신호(Clk_int)의 상승 에지는 제1 클럭 신호(Clk_r)의 상승 에지에 동기되고, 내부 클럭 신호(Clk_int)의 하강 에지는 제2 클럭 신호(Clk_f)의 하강 에지에 동기된다. 따라서, 외부 클럭 신호의 듀티 사이클이 50%보다 길거나 짧더라도 내부 클럭 신호의 듀티 사이클은 50%로 보정된다.
상술한 바와 같이 본 발명에 따라 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)를 병렬로 연결함으로써 내부 클럭 신호(Clk_int)의 듀티 사이클은 지연 동기 루프 회로(321)에 의해 50%로 보정된다. 또한, 지연 동기 루프 회로(321)의 신호 입력선(IN)에 외부 클럭 신호(Clk_ext)를 입력시킴으로써 지연 동기 루프 회로(321)로부터 출력되는 내부 클럭 신호(Clk_int)에는 지연 동기 루프 회로(321) 자체에서 발생되는 지터만이 포함된다. 즉, 듀티 사이클 보정기(311)로부터 출력되는 클럭 신호(Clk_dcc)가 일정 지터를 포함하고 있지만 상기 클럭 신호(Clk_dcc)는 외부 클럭 신호(Clk_ext)로부터 제1 클럭 신호(Clk_r)혹은 제2 클럭 신호(Clk_f)까지의 지연 시간을 제어하는 제어 신호를 생성하는 데에만 사용되기 때문에 클럭 신호(Clk_dcc)에 포함되는 지연 동기 루프 회로(321)의 루프 밴드폭(Bandwidth)보다 높은 주파수의 지터 성분은 제1 클럭 신호(Clk_r)혹은 제2 클럭 신호(Clk_f)에 영향을 미치지 않는다. 따라서, 내부 클럭 신호(Clk_int)의 지터는 매우 작아진다.
본 발명에서는 듀티 사이클 보정기(311)에 지연 동기 루프 회로(321)를 연결하여 사용할 경우를 예로 들어 설명하였으나, 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321) 및 또 하나의 듀티 사이클 보정기(311)를 순차적으로 연결하여 사용할 경우에도 본 발명과 유사한 효과를 얻을 수 있음은 통상의 지식을 가진 자에게는 자명하다 하겠다.
도 4는 상기 도 3에 도시된 지연 동기 루프 회로(321)의 실시예이다. 도 4를 참조하면, 제1 지연 동기 회로(331)는 제1 위상 비교기(411), 제1 레지스터(421) 및 제1 멀티플렉서(431)를 구비하고, 제2 지연 동기 회로(332)는 제2 위상 비교기(412), 제2 레지스터(422) 및 제2 멀티플렉서(432)를 구비한다. 제1 및 제2 지연 동기 회로들(331, 332)들은 지연부(441)를 공유한다. 제1 및 제2 지연 동기 회로들(331, 332)들은 각각의 지연부(441)를 구비할 수도 있다.
제1 위상 비교기(411)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)와피드백 클럭 신호(Clk_fb)를 입력하고 두 신호들(Clk_dcc, Clk_fb)의 위상을 비교하며 그 위상차를 출력한다. 제1 레지스터(421)는 제1 위상 비교기(411)로부터 출력되는 위상차 신호를 래치(latch)시킨다. 제1 레지스터(421)는 플립플롭으로 구성될 수 있다. 제1 멀티플렉서(431)는 제1 레지스터(421)의 출력에 응답하여 지연부(441)로부터 출력되는 다수개의 지연 신호들(DO1∼DOn) 중 하나를 선택하여 제1 클럭 신호(Clk_r)로서 출력한다. 즉, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차가 크면 제1 멀티플렉서(431)는 외부 클럭 신호(Clk_ext)가 많이 지연된 신호를 제1 클럭 신호(Clk_r)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차가 작으면 제1 멀티플렉서(431)는 외부 클럭 신호(Clk_ext)가 적게 지연된 신호를 제1 클럭 신호(Clk_r)로서 출력한다.
지연부(441)는 직렬로 연결된 다수개의 단위 지연기들(D1∼Dn)을 구비하고, 외부 클럭 신호(Clk_ext)를 지연시켜서 다수개의 지연 신호들(DO1∼DOn)을 출력한다. 지연부(441)의 입력단에서 멀어질수록 출력 신호의 지연 시간은 길어진다.
제2 위상 비교기(412)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk-fbb)를 입력하고 두 신호들(Clk_dccb, Clk_fbb)의 상승 에지의 위상을 비교하며, 그 위상차를 출력한다. 결과적으로, 제2 위상 비교기(412)는 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 하강 에지(falling edge)와 피드백 클럭 신호(Clk_fb)의 하강 에지를 비교하는 것이다. 제2 레지스터(422)는 제2 위상 비교기(412)로부터 출력되는 위상차 신호를 래치(latch)시킨다. 제2 레지스터(422)는 플립플롭으로 구성될 수 있다. 제2 멀티플렉서(432)는 제2 레지스터(422)의 출력에 응답하여 지연부(441)로부터 출력되는 다수개의 지연 신호들(DO1∼DOn) 중 하나를 선택하여 제2 클럭 신호(Clk_f)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 크면 제2 멀티플렉서(432)는 외부 클럭 신호(Clk_ext)가 많이 지연된 신호를 제2 클럭 신호(Clk_f)로서 출력한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 작으면 제2 멀티플렉서(432)는 외부 클럭 신호(Clk_ext)가 적게 지연된 신호를 제2 클럭 신호(Clk_f)로서 출력한다.
이와 같이 외부 클럭 신호(Clk_ext)는 지연부(441)에 의하여 1차적으로 제1 소정 시간 지연되고, 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 상승 에지의 위상차만큼 지연부(441)에 의해 가변되어 제1 클럭 신호(Clk_r)로서 발생된다. 또한, 외부 클럭 신호(Clk_ext)는 지연부(441)에 의하여 1차적으로 제2 소정 시간 지연되고, 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk_dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차만큼 지연부(441)에 의해 가변되어 제2 클럭 신호(Clk_f)로서 발생된다.
도 5는 상기 도 4에 도시된 파형 혼합기(351)의 실시예이다. 도 5를 참조하면, 파형 혼합기(351)는 펄스 발생기들(511, 512)과 플립플롭(541)을 구비한다.
펄스 발생기(511)는 인버터 체인(521)과 앤드 게이트(531)를 구비하며, 제1 클럭 신호(Clk_r)를 입력한다. 펄스 발생기(511)는 도 6에 도시된 바와 같이 제1 클럭 신호(Clk_r)가 논리 로우(logic low)에서 논리 하이(high)로 천이될 때 펄스 신호(611)를 발생한다. 펄스 신호(611)의 펄스폭(td1)은 인버터 체인(521)에 구비되는 인버터의 수에 따라 결정된다. 즉, 인버터 체인(521)에 구비되는 인버터의 수가 많으면 펄스 신호(611)의 펄스폭(td1)이 커지고, 인버터 체인(521)에 구비되는 인버터의 수가 적으면 펄스 신호(611)의 펄스폭(td1)이 작아진다.
펄스 발생기(512)는 인버터(551), 인버터 체인(522) 및 앤드 게이트(532)를 구비하며, 제2 클럭 신호(Clk_f)를 입력한다. 펄스 발생기(512)는 도 6에 도시된 바와 같이 제2클럭 신호(Clk_f)가 논리 하이에서 논리 로우로 천이될 때 펄스 신호(621)를 발생한다. 펄스 신호(621)의 펄스폭(td2)은 펄스 발생기(511)와 마찬가지로 인버터 체인(5220에 구비되는 인버터의 수에 따라 결정된다.
플립플롭(541)은 펄스 발생기들(511, 512)의 출력들을 입력하고 내부 클럭 신호(Clk_int)를 발생한다. 내부 클럭 신호(Clk_int)는 펄스 발생기(511)로부터 펄스 신호(611)가 발생하면 논리 로우에서 논리 하이로 천이되고, 펄스 발생기(512)로부터 펄스 신호(621)가 발생하면 논리 하이에서 논리 로우로 천이된다. 플립플롭(541)은 RS 플립플롭으로 구성될 수 있다.
이와 같이 파형 혼합기는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지를 혼합하여 내부 클럭 신호(Clk_int)를 발생한다.
도 7a는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧을 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도이다. 도 7a를 참조하면, 외부 클럭 신호(Clk_ext)의 논리 하이 구간(l1)이 논리 로우 구간(l2)보다 짧고, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 듀티 사이클은 50%이다. 즉, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 논리 하이 구간(l3)과 논리 로우 구간(l3)은 똑같다. 제1 클럭 신호(Clk_r)는 1차적으로 제1 소정 시간(d1) 지연되고, 제2 클럭 신호(Clk_f)는 제2 소정 시간(d2) 지연된다. 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 내부 클럭 신호(Clk_int)가 발생한다. 내부 클럭 신호(Clk_int)가 제3 소정 시간(d3) 지연되어 피드백 클럭 신호(Clk_fb)로서 발생한다. 제1 클럭 신호(Clk_r)는 최종적으로 피드백 클럭 신호(Clk_fb)의 상승 에지와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지의 위상차만큼 지연되어 발생한다. 제2 클럭 신호(Clk_f)는 최종적으로 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차(t1+t2)만큼 지연되어 발생된다. 따라서, 내부 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 듀티 사이클이 50%인 신호로서 발생된다.
도 7b는 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길 때 50%로 보정되는 방법을 보여주는 신호들의 타이밍도이다. 도 7b를 참조하면, 외부 클럭 신호(Clk_ext)의 논리 하이 구간(l2)이 논리 로우 구간(l1)보다 짧고, 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 듀티 사이클은 50%이다. 제1 클럭 신호(Clk_r)는 1차적으로 제1 소정 시간(d1) 지연되고, 제2 클럭 신호(Clk_f)는 제2 소정 시간(d2) 지연된다. 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 내부 클럭 신호(Clk_int)가 발생한다. 내부 클럭 신호(Clk_int)가 제3 소정 시간(d3) 지연되어 피드백 클럭 신호(Clk_fb)로서 발생한다. 신호들(Clk_fbb, Clk_dccb)은 피드백 클럭 신호(Clk_fb)와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)가 반전된 신호들이다. 제1 클럭 신호(Clk_r)는 최종적으로 피드백 클럭 신호(Clk_fb)의 상승 에지와 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 상승 에지의 위상차(t2)만큼 지연되어 발생한다. 듀티 사이클 보정기(311)의 출력 신호(Clk_dcc)의 반전 신호(Clk-dccb)의 상승 에지와 피드백 클럭 신호(Clk_fb)의 반전 신호(Clk_fbb)의 상승 에지의 위상차가 없으므로 제2 클럭 신호(Clk_f)는 지연없이 발생된다. 따라서, 내부 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_r)의 상승 에지와 제2 클럭 신호(Clk_f)의 하강 에지에 동기되어 듀티 사이클이 50%인 신호로서 발생된다.
도 7a 및 도 7b에 도시된 바와 같이, 외부 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧거나 길 때 본 발명에 따른 지연 동기 루프 회로(321)는 외부 클럭 신호(Clk_ext)의 지연 시간을 조정하여 외부 클럭 신호(Clk_ext)의 듀티 사이클을 50%로 보정하여 내부 클럭 신호(Clk_int)로서 발생한다.
도 8은 본 발명에 따른 램버스 메모리 반도체 장치의 블록도이다. 도 8을 참조하면, 램버스 메모리 반도체 장치(801)는 듀티 사이클 보정기(311), 지연 동기 루프 회로(321), 입력 수신기(811), 인터페이스 로직(Interface Logic)(821), 메모리 셀 어레이(831), 출력 버퍼(841)를 구비한다. 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321)로는 도 3에 도시된 듀티 사이클 보정기(311)와 지연 동기 루프 회로(321)를 적용한다.
입력 수신기(811)는 외부 데이터(Din)를 입력하고 내부 클럭 신호(Clk_int)에 동기되어 외부 데이터(Din)의 전압 레벨을 램버스 메모리 반도체 장치(801)의 내부에 적합한 전압 레벨로 변환한다.
인터페이스 로직(821)은 입력 수신기(811)와 메모리 셀 어레이(831)를 인터페이싱(interfacing)시키는 역할을 한다.
메모리 셀 어레이(831)는 인터페이스 로직(821)의 출력을 저장한다.
출력 버퍼(841)는 메모리 셀 어레이(831)로부터 출력되는 데이터의 전압 레벨을 램버스 메모리 반도체 장치(801)에 연결되는 외부 시스템에 적합한 레벨로 변환한다.
이와 같이 램버스 메모리 반도체 장치(801)는 지터가 작은 내부 클럭 신호(Clk_int)를 발생하는 지연 동기 루프 회로(321)를 구비함으로써 오동작을 하지 않게 된다. 지연 동기 루프 회로(321)는 램버스 메모리 반도체 장치(801)와 마찬가지로 모든 반도체 메모리 장치에 적용될 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 지연 동기 루프 회로(321)는 서로 병렬로 연결된 제1 지연 동기 회로(331)와 제2 지연 동기 회로(332)를 구비함으로써 내부 클럭 신호(Clk_int)의 듀티 사이클을 50%로 보정한다. 또한, 외부 클럭 신호(Clk_ext)가 지연 동기 루프 회로(321)에 직접 입력됨으로써 지연 동기 루프 회로(321)로부터 출력되는 내부 클럭 신호(Clk_int)에는 지연 동기 루프 회로(321) 자체에서 발생되는 지터만이 포함된다. 따라서, 내부 클럭 신호(Clk_int)의 지터는 매우 작아진다.
Claims (24)
- 외부 클럭 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기에 연결되는 지연 동기 루프 회로에 있어서,상기 듀티 사이클 보정기의 출력 신호 및 피드백 클럭 신호에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로;상기 듀티 사이클 보정기의 출력 신호의 반전 신호와 상기 피드백 클럭 신호의 반전 신호에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로; 및상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 내부 클럭 신호는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 지연 동기 루프 회로.
- 제3항에 있어서, 상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 제1 지연 동기 회로는상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 제2 지연 동기 회로는상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시키는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 제1 지연 동기 회로는상기 외부 클럭 신호를 상기 제1 소정 시간 지연시키며 상기 제1 소정 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제1 지연부;상기 피드백 클럭 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제1 위상 비교기;상기 제1 위상 비교기의 출력을 래치시키는 제1 레지스터; 및상기 제1 지연부와 상기 제1 레지스터에 연결되며 상기 제1 레지스터의 출력에 응답하여 상기 제1 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
- 제1항에 있어서, 상기 제2 지연 동기 회로는상기 외부 클럭 신호를 상기 제2 소정 시간 지연시키며 상기 제2 소정 시간을 조정할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제2 지연부;상기 피드백 클럭 신호의 반전 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제2 위상 비교기;상기 제2 위상 비교기의 출력을 래치시키는 제2 레지스터; 및상기 제2 지연부와 상기 제2 레지스터에 연결되며 상기 제2 레지스터의 출력 에 응답하여 상기 제2 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
- 지연 동기 방법에 있어서,외부 클럭 신호의 듀티 사이클을 보정하는 단계;상기 듀티 사이클이 보정된 클럭 신호의 위상과 피드백 클럭 신호의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 단계;상기 듀티 사이클이 보정된 클럭 신호와 상기 피드백 클럭 신호를 반전시키는 단계;상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 위상과 상기 피드백 클럭 신호의 반전 신호의 위상을 비교하고 그 결과에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 단계; 및상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되어 내부 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 지연 동기 방법은상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호를 상기 제1 클럭 신호의 상승 에지와 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제11항에 있어서, 상기 내부 클럭을 발생하는 단계는 상기 내부 클럭 신호의 상승 에지를 상기 제1 클럭 신호의 상승 에지에 동기시키고 상기 내부 클럭 신호의 하강 에지를 상기 제2 클럭 신호의 하강 에지에 동기시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 제1 클럭 신호를 발생하는 단계는상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키는 단계를 구비하는것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 제2 클럭 신호를 발생하는 단계는상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 제1 클럭 신호를 발생하는 단계는상기 외부 클럭 신호를 상기 제1 소정 시간 지연시키는 단계;상기 피드백 클럭 신호의 상승 에지와 상기 듀티 사이클이 보정된 클럭 신호의 상승 에지의 위상차를 산출하는 단계;상기 위상차를 래치시키는 단계; 및상기 래치된 위상차에 응답하여 상기 제1 소정 시간을 조정하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 제9항에 있어서, 상기 제2 클럭 신호 발생 단계는상기 외부 클럭 신호를 상기 제2 소정 시간 지연시키는 단계;상기 피드백 클럭 신호의 반전 신호의 상승 에지와 상기 듀티 사이클이 보정된 클럭 신호의 반전 신호의 상승 에지의 위상차를 산출하는 단계;상기 위상차를 래치시키는 단계; 및상기 래치된 위상차에 응답하여 상기 제2 소정 시간을 조정하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
- 외부 데이터를 입력하는 입력 수신기;입력되는 데이터를 저장하는 메모리 셀 어레이;상기 입력 수신기와 상기 메모리 셀 어레이를 인터페이싱하는 인터페이스 로직;외부 클럭신호의 듀티 사이클을 보정하는 듀티 사이클 보정기; 및상기 듀티 사이클 보정기의 출력 신호와 상기 외부 클럭신호를 입력하고 상기 입력 수신기에 지터가 적은 내부 클럭 신호를 발생하여 제공하는 지연 동기 루프 회로를 구비하고,상기 지연 동기 루프 회로는상기 듀티 사이클 보정기의 출력 신호 및 피드백 클럭 신호에 응답하여 상기 외부 클럭 신호를 제1 소정 시간 지연시켜서 제1 클럭 신호를 발생하는 제1 지연 동기 회로;상기 듀티 사이클 보정기의 출력 신호의 반전 신호와 상기 피드백 클럭 신호의 반전 신호에 응답하여 상기 외부 클럭 신호를 제2 소정 시간 지연시켜서 제2 클럭 신호를 발생하는 제2 지연 동기 회로; 및상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 에지에 동기되는 내부 클럭 신호를 발생하는 파형 혼합기를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제17항에 있어서, 상기 지연 동기 루프 회로는 보상 지연기를 더 구비하며, 상기 보상 지연기는 상기 내부 클럭 신호를 제3 소정 시간 지연시켜서 상기 피드백 클럭 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 내부 클럭 신호는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 반도체 메모리 장치.
- 제19항에 있어서, 상기 내부 클럭 신호의 상승 에지는 상기 제1 클럭 신호의 상승 에지에 동기되고 상기 내부 클럭 신호의 하강 에지는 상기 제2 클럭 신호의 하강 에지에 동기되는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제1 지연 동기 회로는상기 피드백 클럭 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 상승 에지에 동기될 때까지 상기 제1 소정 시간을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제2 지연 동기 회로는상기 피드백 클럭 신호의 반전 신호의 상승 에지가 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지에 동기될 때까지 상기 제2 소정 시간을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제1 지연 동기 회로는상기 외부 클럭 신호를 상기 제1 소정 시간 지연시키며 상기 제1 소정 시간을 가변할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제1 지연부;상기 피드백 클럭 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제1 위상 비교기;상기 제1 위상 비교기의 출력을 래치시키는 제1 레지스터; 및상기 제1 지연부와 상기 제1 레지스터에 연결되며 상기 제1 레지스터의 출력에 응답하여 상기 제1 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제2 지연 동기 회로는상기 외부 클럭 신호를 상기 제2 소정 시간 지연시키며 상기 제2 소정 시간을 조정할 수 있도록 직렬 연결된 다수개의 단위 지연기들을 구비하는 제2 지연부;상기 피드백 클럭 신호의 반전 신호의 상승 에지의 위상과 상기 듀티 사이클 보정기의 출력 신호의 반전 신호의 상승 에지의 위상을 비교하고 그 위상차를 출력하는 제2 위상 비교기;상기 제2 위상 비교기의 출력을 래치시키는 제2 레지스터; 및상기 제2 지연부와 상기 제2 레지스터에 연결되며 상기 제2 레지스터의 출력 에 응답하여 상기 제2 지연부로부터 출력되는 다수개의 출력 신호들 중 하나를 선택하여 상기 파형 혼합기로 전달하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000016883A KR100366618B1 (ko) | 2000-03-31 | 2000-03-31 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000016883A KR100366618B1 (ko) | 2000-03-31 | 2000-03-31 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010094529A true KR20010094529A (ko) | 2001-11-01 |
KR100366618B1 KR100366618B1 (ko) | 2003-01-09 |
Family
ID=19660675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000016883A KR100366618B1 (ko) | 2000-03-31 | 2000-03-31 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6452432B2 (ko) |
EP (1) | EP1139569B1 (ko) |
JP (1) | JP3751847B2 (ko) |
KR (1) | KR100366618B1 (ko) |
DE (1) | DE60107743T2 (ko) |
TW (1) | TW479410B (ko) |
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- 2001-03-16 DE DE60107743T patent/DE60107743T2/de not_active Expired - Lifetime
- 2001-03-21 JP JP2001080892A patent/JP3751847B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US6452432B2 (en) | 2002-09-17 |
US20010026183A1 (en) | 2001-10-04 |
DE60107743D1 (de) | 2005-01-20 |
JP3751847B2 (ja) | 2006-03-01 |
JP2001320273A (ja) | 2001-11-16 |
EP1139569A1 (en) | 2001-10-04 |
TW479410B (en) | 2002-03-11 |
EP1139569B1 (en) | 2004-12-15 |
KR100366618B1 (ko) | 2003-01-09 |
DE60107743T2 (de) | 2005-12-08 |
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FPAY | Annual fee payment |
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