KR100384858B1 - 캐패시터의 제조 방법 - Google Patents
캐패시터의 제조 방법 Download PDFInfo
- Publication number
- KR100384858B1 KR100384858B1 KR10-2000-0073108A KR20000073108A KR100384858B1 KR 100384858 B1 KR100384858 B1 KR 100384858B1 KR 20000073108 A KR20000073108 A KR 20000073108A KR 100384858 B1 KR100384858 B1 KR 100384858B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- capacitor
- forming
- width
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 하부 접촉면적을 증가시켜 캐패시턴스를 충분히 확보하도록 한 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 제1 산화막을 형성하는 단계, 상기 제1 산화막상에 상기 제1 산화막보다 상대적으로 식각률이 느린 제2 산화막을 형성하는 단계, 상기 제2 산화막과 상기 제1 산화막을 순차적으로 건식식각하여 상기 제1 산화막에 의해 제공되는 바닥부분의 폭이 상기 제2 산화막에 의해 제공되는 상측 부분의 폭보다 넓은 캐패시터 영역을 오픈시키는 단계, 상기 건식식각된 제1 산화막과 제2 산화막을 세정처리하여 상기 캐패시터 영역의 오픈 폭을 더 넓히는 단계, 및 상기 더 넓어진 캐패시터 영역을 포함한 전면에 스토리지노드를 형성하는 단계를 포함하여 이루어진다.
본 발명은 캐패시터의 높이를 결정하는 제1,2 산화막의 서로 다른 식각률 차이를 이용하여 바닥 부분이 상측 부분보다 더 넓은 폭을 갖는 캐패시터 영역을 형성하되, 건식식각을 통해 하부 제 1 산화막의 식각폭을 제어하고 세정처리를 통해 캐패시터 영역의 폭을 더욱 넓혀 캐패시턴스를 충분히 확보할 수 있다.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 표면적을 증가시켜 캐패시턴스를 확보하도록 한 캐패시터의 제조 방법에 관한 것이다.
최근에, 0.15㎛ 이상의 디자인룰(Design rule)이 작은 미세 캐패시터 형성시캐패시턴스(Capacitance)의 확보를 위해 캐패시터의 높이를 증가시키고 있다. 그러나, 캐패시터의 높이를 증가시키는데 한계가 있으며, 또한 높이뿐만 아니라 캐패시턴스 확보를 위해 일정한 크기의 캐패시터 하부가 필요하다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면으로서 하부 면적이 넓은 캐패시터의 제조 방법을 도시하고 있다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 식각정지층(Etch stopper)으로서 질화막(Nitride)(12)을 형성하고, 질화막(12)상에 TEOS(Tetra-Ethyl-Ortho Silicate)(13), 하드마스크(Hard Mask; H/M)용 폴리실리콘(14)을 순차적으로 형성한다음, 하드마스크용 폴리실리콘(14)상에 감광막(15)을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.
도 1b에 도시된 바와 같이, 패터닝된 감광막(15)을 마스크로 이용하여 하부의 하드마스크용 폴리실리콘(14)을 식각한 후, 계속해서 TEOS(13), 질화막(12)을 순차적으로 식각하여 후속 캐패시터의 스토리지노드 영역을 오픈시킨다.
그러나, 상술한 종래기술에서는 캐패시터의 캐패시턴스를 확보하기 위해 스토리지노드부를 형성하는 산화막의 높이를 크게 하였으나, TEOS(13)의 증착 두께가 높아 스토리지노드 형성을 위한 식각 공정시, TEOS(13)는 식각률이 느리기 때문에 스토리지노드의 하부 영역이 좁아지는 문제점이 발생한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터 산화막을 건식식각 및 습식식각하여 스토리지노드의 하부 캐패시턴스를 확보하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 질화막
23 : USG막 24 : TEOS막
25 : 하드마스크용 폴리실리콘 26 : 감광막
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 제1 산화막을 형성하는 단계, 상기 제1 산화막상에 상기 제1 산화막보다 상대적으로 식각률이 느린 제2 산화막을 형성하는 단계, 상기 제2 산화막과 상기 제1 산화막을 순차적으로 건식식각하여 상기 제1 산화막에 의해 제공되는 바닥부분의 폭이 상기 제2 산화막에 의해 제공되는 상측 부분의 폭보다 넓은 캐패시터 영역을 오픈시키는 단계, 상기 건식식각된 제1 산화막과 제2 산화막을 세정처리하여 상기 캐패시터 영역의 오픈 폭을 더 넓히는 단계, 및 상기 더 넓어진 캐패시터 영역을 포함한 전면에 스토리지노드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 식각방지막으로서 질화막(22)을 형성한 다음, 질화막(22)상에 제 1 캐패시터 산화막으로서 USG막(23)을 형성하고, USG막(23)상에 제 2 캐패시터 산화막으로서 TEOS막(24)을 형성한다.이 때, USG막(23)과 TEOS막(24)의 총 형성 두께는 캐패시턴스 확보를 위한 캐패시터의 높이를 결정한다.
계속해서, TEOS막(24)상에 하드마스크용 폴리실리콘(25)을 형성한 다음, 하드마스크용 폴리실리콘(25)상에 감광막(26)을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.
도 2b에 도시된 바와 같이, 패터닝된 감광막(26)을 마스크로 이용하여 하부의 하드마스크용 폴리실리콘(25)을 식각한 다음, 감광막(26)을 제거한다. 계속해서, 식각된 하드마스크용 폴리실리콘(25)을 마스크로 이용하여 하부의 TEOS막(24)과 USG막(23)을 순차적으로 건식식각한다. 이 때, TEOS막(24)은 USG막(23)보다 식각률이 느리기 때문에 소정폭 크기가 넓어지고, 계속되는 건식식각으로 하부의 USG막(23)에 이르게 되면 USG막(23)은 상부 TEOS(24)보다 식각률이 빠르기 때문에 동일 식각량이라 하더라도 좀 더 큰 폭으로 넓어진다. 즉, 건식식각을 통하여 스토리지노드의 하부 접촉면적의 크기를 제어할 수 있다.
이처럼, 하부의 USG막(23) 식각으로 스토리지노드의 하부 면적을 캐패시턴스 확보를 위한 적정 폭으로 넓히므로써 실제로는 식각시간을 감소시킬 수 있으며, 또한 TEOS(24)의 단일막보다 스토리지노드 하부의 크기를 증가시킬 수 있다.
USG막(23)과 TEOS막(24) 식각후, HF, NH4F, 증류수(DiIonized water; D.I)가 아주 미약하게 혼합된 케미컬(Chemical)(HF:NH4F:DI=1:1:500)을 이용하여 세정(Cleaning) 처리하면, USG막(23)과 TEOS(24)의 식각률 차이에 의해 스토리지노드의 하부 면적은 더욱 넓어진다.
도 2c에 도시된 바와 같이, 전면에 스토리지노드(27)를 형성한다.
후속 공정으로 스토리지노드(27)를 화학적기계적연마하여 스토리지노드(27)을 분리시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 캐패시터의 제조 방법은 캐패시터의 높이를 결정하는 제1,2 산화막의 서로 다른 식각률 차이를 이용하여 건식식각을 실시하므로써 하부 제 1 산화막의 식각폭을 제어하여 스토리지노드의 하부 면적을 증가시킬 수 있으며, 또한 후속 습식세정처리를 통해 스토리지노드의 하부 면적을 더욱 넓혀 캐패시턴스를 충분히 확보할 수 있는 효과가 있다.
Claims (6)
- 캐패시터의 제조 방법에 있어서,반도체기판상에 제1 산화막을 형성하는 단계;상기 제1 산화막상에 상기 제1 산화막보다 상대적으로 식각률이 느린 제2 산화막을 형성하는 단계;상기 제2 산화막과 상기 제1 산화막을 순차적으로 건식식각하여 상기 제1 산화막에 의해 제공되는 바닥부분의 폭이 상기 제2 산화막에 의해 제공되는 상측 부분의 폭보다 넓은 캐패시터 영역을 오픈시키는 단계;상기 건식식각된 제1 산화막과 제2 산화막을 세정처리하여 상기 캐패시터 영역의 오픈 폭을 더 넓히는 단계; 및상기 더 넓어진 캐패시터 영역을 포함한 전면에 스토리지노드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 제1 산화막은 USG막을 이용하고, 상기 제 2 산화막은 TEOS막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 세정처리시, HF, NH4F, 증류수를 혼합한 케미컬을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막을 형성하기 전에,상기 반도체기판상에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막을 형성한 후,상기 제 2 산화막상에 하드마스크용 폴리실리콘을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0073108A KR100384858B1 (ko) | 2000-12-04 | 2000-12-04 | 캐패시터의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0073108A KR100384858B1 (ko) | 2000-12-04 | 2000-12-04 | 캐패시터의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020043909A KR20020043909A (ko) | 2002-06-12 |
KR100384858B1 true KR100384858B1 (ko) | 2003-05-22 |
Family
ID=27679475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0073108A KR100384858B1 (ko) | 2000-12-04 | 2000-12-04 | 캐패시터의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100384858B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040045765A (ko) * | 2002-11-25 | 2004-06-02 | 삼성전자주식회사 | 스토리지 노드를 갖는 디램 셀 형성방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990003900A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 전하 저장 전극 형성 방법 |
-
2000
- 2000-12-04 KR KR10-2000-0073108A patent/KR100384858B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990003900A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 전하 저장 전극 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20020043909A (ko) | 2002-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6028001A (en) | Methods of fabricating contact holes for integrated circuit substrates by etching to define a sidewall and concurrently forming a polymer on the sidewall | |
JPH06326061A (ja) | 半導体装置の微細パターン形成方法 | |
US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
KR20050106878A (ko) | 리세스채널을 구비한 반도체소자의 제조 방법 | |
KR930001956B1 (ko) | 미세패턴의 형성방법 | |
KR100384858B1 (ko) | 캐패시터의 제조 방법 | |
KR100602099B1 (ko) | 반도체 소자의 액티브 영역의 트랜치 형성 방법 | |
KR100521429B1 (ko) | 반도체 소자 제조 방법 | |
KR100382547B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
KR100477900B1 (ko) | 반도체소자의전하저장전극형성방법 | |
KR100454849B1 (ko) | 반도체 소자의 제조방법 | |
KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
KR100356478B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR100516771B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
KR100390458B1 (ko) | 반도체소자의 커패시터 제조방법 | |
JP2597424B2 (ja) | 半導体装置の製造方法 | |
KR0168358B1 (ko) | 반도체 장치의 미세 접촉창 형성 방법 | |
KR100973094B1 (ko) | 불휘발성 메모리소자의 게이트 형성방법 | |
KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
KR100638743B1 (ko) | 캐패시터의 제조 방법 | |
KR100236914B1 (ko) | 반도체장치 및 그의 제조방법 | |
KR100956596B1 (ko) | 반도체 소자의 미세 게이트 형성방법 | |
KR100328824B1 (ko) | 커패시터 제조방법 | |
KR19980055959A (ko) | 반도체 소자의 캐패시터 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |