KR100516771B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 게이트 식각 공정시에 포토레지스트 패턴에 의해 패터닝된 질화막을 이용하여 하부층인 하드 마스크층에 언더 컷이 생기도록 하드 마스크층을 패터닝하고, 포토레지스트 패턴의 크기보다 작은 크기를 갖는 패터닝된 하드 마스크층을 이용하여 폴리실리콘층을 패터닝하므로, 포토 공정에 의한 패턴 크기보다 작은 게이트 전극을 형성할 수 있어, 기존의 노광 장비를 가지고도 소자의 고집적화를 실현할 수 있다.

Description

반도체 소자의 게이트 전극 형성방법{Method of forming gate electrode in semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 포토 공정의 패턴 사이즈보다 작은 게이트 전극을 형성할 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 게이트 전극의 선폭은 계속하여 감소하고 있다. 하지만 게이트 전극의 선폭 감소를 위해서는 제고 공정 중에 많은 요구 사항이 충족되어야 하며, 특히 포토 공정의 미세 패터닝 능력이 절실히 요구되어진다. 이를 위해 ArF를 이용한 고해상도 노광 장비가 등장하고 있지만, 장비 개발의 한계성으로 인해 게이트 전극의 선폭 감소 추세를 모두 만족시킬 수 없다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(11) 상에 게이트 산화막(12) 및 폴리실리콘층(13)을 형성한다.
도 1b를 참조하면, 게이트 패턴을 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 폴리실리콘층(13) 상에 포토레지스트 패턴(14)을 형성한다. 이때, 소자의 집적도가 점점 증가하여 포토 공정의 미세 패터닝 기술이 요구되며, 이를 위해 ArF를 이용한 고해상도 노광 장비가 등장하고 있지만, 장비 개발의 한계성으로 인해 포토레지스트 패턴(14)의 크기를 줄이는데 한계가 있다.
도 1c를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 게이트 식각 공정으로 폴리실리콘층(13)의 노출된 부분을 제거하여 게이트 전극(130)을 형성한다. 게이트 식각 공정은 Cl2 가스 및 HBr 가스를 주로 사용하며, 소자 집적도가 증가하면서 게이트 산화막(12)의 두께 또한 감소하기 때문에 산화물과의 높은 선택비를 갖는 HeO2 가스가 적용되고 있다.
상기한 바와 같이, 종래 방법으로는 게이트 포토 공정의 노광장비의 한계성으로 미세 선폭 예를 들어 0.1 ㎛ 이하의 게이트 전극 선폭을 갖는 고집적 소자를 구현할 수 없다.
따라서, 본 발명은 포토 공정의 패턴 사이즈보다 작은 게이트 전극을 용이하게 형성할 수 있어, 소자의 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화 실현을 가능하게 하는 반도체 소자의 게이트 전극 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 하드 마스크층 및 희생막을 형성하는 단계; 포토레지스트 패턴을 이용한 식각 공정으로 상기 희생막을 패터닝하는 단계; 상기 패터닝된 희생막을 식각 장벽으로한 식각 공정으로 상기 하드 마스크층을 패터닝하되, 언더 컷이 생기도록 하는 단계; 상기 패터닝된 희생막을 제거하는 단계; 상기 패터닝된 하드 마스크층을 식각 마스크로 한 게이트 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계; 및 상기 패터닝된 하드 마스크층을 제거하는 단계를 포함한다.
상기에서, 하드 마스크층과 상기 희생막은 상호 식각 선택비가 높은 물질로 각각 형성하는데, 상기 하드 마스크층은 산화물 계통의 물질로 형성하며, 상기 희생막은 질화물 계통의 물질로 형성한다.
상기 하드 마스크층은 희석된 HF 용액이나 BOE 용액을 이용한 습식 식각 방식으로 패터닝하고, 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자분리 공정 및 웰 형성 공정을 실시한 반도체 기판(21) 상에 게이트 산화막(22) 및 폴리실리콘층(23)을 형성한다. 폴리실리콘층(23) 상에 하드 마스크층(210) 및 희생막(220)을 형성한다.
상기에서 하드 마스크층(210)과 희생막(220)은 상호 식각 선택비가 높은 물질로 각각 형성하여야 한다. 즉, 하드 마스크층(210)은 산화물 계통의 물질로 형성하며, 게이트 식각 공정시 식각 마스크 역할을 하며, 따라서 폴리실리콘층(23)과의 선택비를 고려하여 최소한의 두께로 예를 들어, 400 Å 이하의 두께, 바람직하게는 300 ~ 400 Å의 두께로 형성한다. 희생막(220)은 하드 마스크층(210)과의 식각 선택비가 큰 질화물 계통의 물질로 형성하며, 후속 공정시 하드 마스크층(210)의 언더-컷(under cut) 형성시 식각 장벽(etch barrier) 역할을 한다.
도 2b를 참조하면, 게이트 패턴을 형성하기 위해 포토레지스트 도포, 노광, 현상 공정을 진행하여 희생막(220) 상에 포토레지스트 패턴(24)을 형성한다. 이때, 포토레지스트 패턴(24)은 기존과 동일한 크기로 형성한다.
도 2c를 참조하면, 포토레지스트 패턴(24)을 식각 마스크로 한 식각 공정으로 희생막(220)을 패터닝하고, 포토레지스트 패턴(24)을 제거한다. 이후 세정 공정을 진행하여 웨이퍼를 클리닝(cleaning)한다.
상기에서, 희생막(220)은 질화물 계통의 물질로 형성하며, CF4/CHF3 가스를 이용한 건식 식각 방식으로 패터닝한다. 포토레지스트 패턴(24)은 O2 플라즈마를 이용하여 제거한다.
도 2d를 참조하면, 패터닝된 희생막(220)을 식각 장벽으로한 식각 공정으로 하부층인 하드 마스크층(210)을 패터닝하되, 언더 컷이 생기도록 하여 패터닝된 희생막(220)의 크기보다 작은 패터닝된 하드 마스크층(210)을 형성한다.
상기에서, 패터닝된 하드 마스크층(210)을 형성하기 위한 식각 공정은 희석된(dilute) HF 용액이나 BOE(buffer oxide etchant) 용액을 이용한 습식 식각 방식으로 진행한다. 언더 컷의 깊이는 식각 시간에 비례하는데, 원하는 게이트 전극의 임계치수(critical dimension; CD) 조절은 식각 시간을 조절함으로 이루어질 수 있다.
도 2e를 참조하면, 패터닝된 희생막(220)을 제거하고, 포토 공정의 패턴 사이즈보다 작게 패터닝된 하드 마스크층(210)을 식각 마스크로 한 게이트 식각 공정으로 폴리실리콘층(23)의 노출된 부분을 제거하여 미세 선폭의 게이트 전극(230)을 형성한다. 이후, 패터닝된 하드 마스크층(210)을 제거한다.
상기에서, 패터닝된 희생막(220)은 가열된(hot) H3PO4 용액을 이용한 습식 식각 방식으로 제거한다. 게이트 식각 공정은 Cl2 가스 및 HBr 가스를 주로 사용하며, 소자 집적도가 증가하면서 게이트 산화막(22)의 두께 또한 감소하기 때문에 산화물과의 높은 선택비를 갖는 HeO2 가스를 첨가한다. 하드 마스크층(210)은 희석된(dilute) HF 용액이나 BOE(buffer oxide etchant) 용액을 이용한 습식 식각 방식으로 제거한다.
상기한 본 발명의 실시예에 의한 게이트 전극 형성방법은 패터닝된 하드 마스크층(210)의 임계치수 감소로 인해 최종 게이트 전극(230)의 길이가 포토 공정의 패턴 사이즈 보다 감소하게 된다.
상술한 바와 같이, 본 발명은 게이트 포토 공정에서 정의된 게이트 길이보다 작은 게이트 전극 길이를 갖는 소자를 제조할 수 있고, 포토 공정에서 미세 게이트 패터닝을 위한 고해상도 노광장비 개발에 있어 시간적인 마진을 확보할 수 있으며, 기존 장비로도 미세 게이트 패터닝을 가능하게 하여 반도체 소자의 집적도를 향상시킬 수 있으며, 하드 마스크층의 언더컷 공정으로 인해 포토 공정에서 정의된 임계치수 보다 작은 임계치수의 구현이 가능해져 추가 응용 공정에 적용할 수 있다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 게이트 산화막
13, 23: 폴리실리콘층 130, 230: 게이트 전극
14, 24: 포토레지스트 패턴 210: 하드 마스크층
220: 희생막

Claims (6)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 하드 마스크층 및 희생막을 형성하는 단계;
    포토레지스트 패턴을 이용한 식각 공정으로 상기 희생막을 패터닝하는 단계;
    상기 패터닝된 희생막을 식각 장벽으로한 식각 공정으로 상기 하드 마스크층을 패터닝하되, 언더 컷이 생기도록 하는 단계;
    상기 패터닝된 희생막을 제거하는 단계;
    상기 패터닝된 하드 마스크층을 식각 마스크로 한 게이트 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크층을 제거하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크층과 상기 희생막은 상호 식각 선택비가 높은 물질로 각각 형성하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하드 마스크층은 산화물 계통의 물질로 형성하며, 상기 희생막은 질화물 계통의 물질로 형성하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항에 있어서,
    상기 희생막은 CF4/CHF3 가스를 이용한 건식 식각 방식으로 패터닝하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크층은 희석된 HF 용액이나 BOE 용액을 이용한 습식 식각 방식으로 패터닝하고, 제거하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 1 항에 있어서,
    상기 패터닝된 희생막은 가열된 H3PO4 용액을 이용한 습식 식각 방식으로 제거하는 반도체 소자의 게이트 전극 형성방법.
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