KR20050068363A - 하드 마스크를 이용한 미세 패턴 형성 방법 - Google Patents

하드 마스크를 이용한 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성시에 별도의 추가 공정없이 단일 하드 마스크를 사용하여 미세 패턴을 형성하는 것에 의해 공정을 단순화할 수 있도록한 하드 마스크를 이용한 미세 패턴 형성 방법에 관한 것으로, 반도체 기판상에 전도성 물질층을 형성하는 단계;상기 전도성 물질층을 패터닝하기 위한 하드 마스크 형성용 물질층을 형성하는 단계;상기 하드 마스크 형성용 물질층을 1차 패터닝하여 제 1 패턴 치수를 갖는 하드 마스크층을 형성하는 단계;상기 제 1 패턴 치수를 갖는 하드 마스크층의 일부를 예정된 타겟을 기준으로 제거하여 제 1 패턴 치수보다 작은 제 2 패턴 치수를 갖는 하드 마스크층을 형성하는 단계를 포함한다.

Description

하드 마스크를 이용한 미세 패턴 형성 방법{Method for fabricating thin pattern using the hard mask}
본 발명은 반도체 소자의 패턴 형성에 관한 것으로, 특히 단일 하드 마스크를 사용하여 미세 패턴을 형성하는 것에 의해 공정을 단순화할 수 있도록한 하드 마스크를 이용한 미세 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴간의 거리가 작아지고 마스크로 사용되는 포토레지스트막의 두께는 낮아지고 있다. 이렇게 포토레지스트막의 두께가 낮아지면 높은 종횡비의 콘택홀이나 셀프 얼라인 콘택홀 형성 공정에서는 포토레지스트막을 산화막이나 임의의 막질을 식각하는 공정에서 마스크로 사용하기 어렵게 되었다.
이를 해결하기 위하여 포토레지스트막이 마스크 역할을 할 수 있도록 산화막이나 임의의 막질과 포토레지스트막의 고선택비를 확보할 수 있는 하드 마스크가 필요하다.
이하에서 종래 기술의 반도체 소자의 패턴 형성에 관하여 설명하면 다음과 같다.
도 1a는 종래 기술에서 비트라인을 형성하기 위한 포토 마스크 작업후의 SEM 사진이고, 도 1b는 종래 기술에서 비트 라인 하드 마스크 식각시의 SEM 사진이다.
그리고 도 1c는 종래 기술에서 이중 하드 마스크를 사용하는 공정에서의 하드 마스크 식각후의 SEM 사진이다.
반도체 소자의 제조 공정에서 비트 라인 에치후 FICD(Final Inspection Critical Dimension)를 줄이는 방향으로 연구가 진행되고 있다.
이는 후속 SNC(Storage Node Contact) 공정시 비트 라인간의 스페이스를 늘려(즉 비트라인 FICD 감소) 콘택 오픈 마진을 확보함으로서 SNC와 비트라인 간의 셀프 얼라인 콘택(SAC) 페일을 방지하기 위한 것이다.
아울러 비트 라인 FICD를 감소시킴으로서 기생 비트 라인 커패시턴스도 감소시킬 수 있다. 하지만 포토 장비의 한계로 마스크 공정에서 소자에서 원하는 DICD(Develop Inspection Critical Dimention)를 만들 수 없어 후속 에치 공정에서 CD 바이어스를 만드는 공정을 채택하고 있다.
종래 기술에서의 다이아몬드 칩(Diamond Chip: DC) 비트 라인에서 이중 하드마스크(W hard mask + Nitride hard mask)를 이용할 수밖에 없는 이유는 다음과 같다.
즉, 단일 나이트라이드 하드 마스크 만으로는 소자에서 원하는 FICD를 만들기 위해 CD 바이어스 공정(DC의 경우 FICD를 DICD 대비 15내지 20nm로 줄이는 공정)을 하여야 하는데, 이 경우에는 도 1a에서와 같이, 비트 라인 하드마스크 식각후 라인 패턴이 비정상적으로 되는 것을 알 수 있다.
도 1a는 포토 마스크 작업 후의 SEM 사진이며, 도 1b는 비트 라인 하드마스크(나이트라이드) 식각시 바이어스 공정(즉, DICD=FICD+20nm)을 사용한 후의 SEM 사진이다.
이 경우에도 정상적인 라인 패턴이 형성되지 않음을 알 수 있다.
도 c는 이중 하드마스크 (W hard mask + Nitride hard mask)를 사용하고 하드마스크 식각시 바이어스 공정(즉, DICD = FICD+20nm)을 적용한 후의 SEM 사진을 나타낸 것으로 정상적인 패턴을 볼 수 있다.
여기서, 하드 마스크 식각후 측정한 CD는 최종 비트 라인 식각후 CD(즉 FICD)와 거의 동일하므로, 하드 마스크 식각후 측정된 하드마스크 CD가 최종 FICD를 결정짓는 중요한 수치이다.
이와 같이 종래 기술에서는 다이아몬드 칩의 비트 라인 형성시에 KrF 감광막을 사용함에도 불구하고, ArF 감광막에서만 사용중인 이중 하드마스크(W hark mask + Nitride hard mask)를 사용하여야 하는 공정상의 복잡도 증가 문제가 있다.
본 발명은 이와 같은 종래 기술의 미세 비트 라인 패턴 형성시의 문제를 해결하기 위하여 제안된 것으로, 반도체 소자의 패턴 형성시에 별도의 추가 공정없이 단일 하드 마스크를 사용하여 미세 패턴을 형성하는 것에 의해 공정을 단순화할 수 있도록한 하드 마스크를 이용한 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 하드 마스크를 이용한 미세 패턴 형성 방법은 반도체 기판상에 전도성 물질층을 형성하는 단계, 상기 전도성 물질층을 패터닝하기 위한 하드 마스크 형성용 물질층을 형성하는 단계, 상기 하드 마스크 형성용 물질층을 1차 패터닝하여 제 1 패턴 치수를 갖는 하드 마스크층을 형성하는 단계, 및 상기 제 1 패턴 치수를 갖는 하드 마스크층의 일부를 예정된 타겟을 기준으로 제거하여 제 1 패턴 치수보다 작은 제 2 패턴 치수를 갖는 하드 마스크층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 하드 마스크 형성용 물질층을 하부 및 상부의 이중층으로 형성하고 이 경우에는, 상부 하드 마스크 형성용 물질층을 1차 패터닝하여 제 1 패턴 치수를 갖는 하드 마스크층을 형성하는 단계, 상기 제 1 패턴 치수를 갖는 하드 마스크층의 일부를 예정된 타겟을 기준으로 제거하여 제 1 패턴 치수보다 작은 제 2 패턴 치수를 갖는 상부 하드 마스크층을 형성하는 단계, 및 상기 상부 하드 마스크 마스크층을 이용하여 하부 하드 마스크 형성용 물질층을 제 2 패턴 치수를 갖도록 패터닝한 후에 전도성 물질층을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 미세 패턴 형성을 위한 공정 단면도이다.
본 발명은 비트 라인 마스크 공정에서 KrF 감광막 사용시 이중 하드마스크(W hard mask+Nitride hard mask)를 사용함으로서 추가 공정에 의해 전체 공정이 복잡해지는 문제를 개선하기 위한 것이다.
이를 위하여, 단일 하드마스크로 포토 마스크을 진행한 후에 하드 마스크를 플라즈마 식각한 후, 하드 마스크를 예정의 타겟으로 일정 부분을 제거시키는 것에 의해 하드 마스크 CD를 감소시켜 원하는 FICD를 얻는다.
이와 같은 본 발명은 반도체 소자에서 라인 패턴 형성 방법으로 비트 라인 뿐만 아니라 모든 라인 형성시 사용할 수 있음은 당연하다.
먼저, 본 발명의 제 1 실시예에 따른 공정 진행은 도 2a에서와 같이, 반도체 기판(도시하지 않음)상에 전도성 물질층(21)을 형성한다.
여기서, 전도성 물질층(21)은 비트 라인을 형성하기 위하여 W/TiN/Ti가 적층되거나 게이트 라인을 형성하기 위하여 WSi/Poly, W/Poly가 적층되는 구조이다.
그리고 상기 전도성 물질층(21)을 포함하는 전면에 나이트라이드 또는 산화막등을 사용하여 하드 마스크 형성용 물질층(22)을 증착한다.
이어, 하드 마스크 형성용 물질층(22)상에 BARC(반사 방지막)층(23)을 도포하고 포토레지스트 패턴층(24)을 형성한다.
이어, 도 2b에서와 같이, BARC층(23)과 하드 마스크 형성용 물질층(22)을 플라즈마 방식으로 건식 식각하여 제 1 CD를 갖는 하드 마스크층(22a)을 형성하고 포토레지스트 패턴층(24)을 제거하고 세정 공정을 진행한다.
그리고 도 2c에서와 같이, 예정 타겟으로 하드 마스크층(22a)의 일정 부분을 제거하여 제 1 CD보다는 작은 제 2 CD를 갖는 하드 마스크층(22b)을 형성한다.
이와 같은 하드 마스크층(22b) 형성시에는 하부의 전도성 물질에 가해지는 어택이 없어야 하며 공정 진행은 다음과 같다.
즉, 하드 마스크가 나이트라이드일 경우에는 인산(H3PO4) 딥 공정을 사용하고 산화막일 경우에는 HF 또는 BOE(Buffer Oxide Etchant) 딥 공정을 사용한다.
이때 하드마스크 하부 전도성 물질(예를 들어 WSi, W)들의 손상은 전혀 없고 이와 같이 원하는 CD를 갖는 하드 마스크층의 형성이 습식 식각 타임(wet etch time) 조절로 제어하는 것이 가능하다.
이와 같은 본 발명의 기술은 ArF 감광막 사용시 필수적으로 사용되어 지고 있는 이중 하드마스크 구조에서도 응용이 가능하다.
그리고 본 발명의 제 2 실시예에 따른 미세 패턴 형성 공정은 다음과 같다.
도 3a내지 도 3d는 본 발명의 제 2 실시예에 따른 미세 패턴 형성을 위한 공정 단면도이다.
디바이스가 고집적화 됨에 따라 라인 사이즈는 감소하게 되고 80nm이하급 소자에서는 포토에서 ArF 감광막의 사용이 필수적이며 ArF 감광막은 식각 내성이 기존 KrF 감광막에 비해 취약하다고 알려져 있다.
이를 해결하기 위하여 이중 하드마스크(상부 하드마스크(W 또는 폴리)+하부하드마스크(나이트라이드 또는 oxide)를 사용하여 먼저 PR 베리어(barrier)로 사용하여 상부 하드 마스크를 식각한다.
그리고 상부 하드 마스크를 베리어로 하부 하드 마스크를 식각하는 것에 의해 이전 ArF 감광막의 디파인 한계보다 더 작은 라인 패턴 형성이 요구되는 공정에 적용할 수 있다.
먼저, 도 3a에서와 같이, 반도체 기판(도시하지 않음)상에 전도성 물질층(31)을 형성한다.
여기서, 전도성 물질층(31)은 비트 라인을 형성하기 위하여 W/TiN/Ti가 적층되거나 게이트 라인을 형성하기 위하여 WSi/Poly, W/Poly가 적층되는 구조이다.
그리고 상기 전도성 물질층(31)을 포함하는 전면에 나이트라이드 또는 산화막등을 사용하여 제 1 하드 마스크 형성용 물질층(32)을 증착한다.
그리고 텅스텐 또는 폴리 실리콘을 사용하여 제 2 하드 마스크 형성용 물질층(33)을 형성한다.
이어, 제 2 하드 마스크 형성용 물질층(33)상에 BARC(반사 방지막)층(34)을 도포하고 포토레지스트 패턴층(35)을 형성한다.
이어, 도 3b에서와 같이, BARC층(34)과 제 2 하드 마스크 형성용 물질층(33)을 플라즈마 방식으로 건식 식각하여 제 1 CD를 갖는 하드 마스크층(33a)을 형성하고 포토레지스트 패턴층(35)을 제거하고 세정 공정을 진행한다.
그리고 도 3c에서와 같이, 예정 타겟으로 하드 마스크층(33a)의 일정 부분을 제거하여 제 1 CD보다는 작은 제 2 CD를 갖는 상부 하드 마스크층(33b)을 형성한다.
여기서, 상부 하드 마스크층(33b)을 W을 사용하는 경우의 제거 공정은 다음과 같은 방법들이 사용된다.
첫째, 웨트 케미컬(wet chemical) 즉, SPM(Sulfuric acid Hydrogen Peroxide Mixture) 또는 APM(Ammonia Hydrogen Peroxide Mixture))을 사용하여 예정 타겟으로 일정 부분의 W을 제거하는 방법이 있다.
둘째, 플라즈마 식각 방식을 이용하여 예정 타겟으로 상부 W을 일정 부분 제거하는 방법이 있다.
셋째, H2O vapor 분위기에서 고온(800℃이상) 처리하면 휘발성이 강한 WH2O4를 생성시켜 제거시킴으로 일정부분의 W을 제거할 수 있다.(W+H2O -> WH2 O4+3H2)
여기서, 상부 하드 마스크층(33b)을 폴리 실리콘을 사용하는 경우의 제거 공정은 다음과 같은 방법들이 사용된다.
첫째, 웨트 케미컬 즉, NH4OH 또는 초산이 포함되어 있는 용액을 사용할 수 있다.
둘째, 플라즈마 식각 방식으로 상부 폴리 실리콘을 일정 부분 제거할 수 있다.
셋째, 예정 타겟으로 고온(800℃이상)에서 폴리 실리콘을 산화시킨 후 산화된 부분을 HF 또는 BOE(Buffer Oxide Etchant) 용액으로 제거할 수 있다.
이와 같은 제거 공정시에 하부 하드 마스크(나이트라이드 또는 산화막)는 전혀 손상을 받지 않으며, 타겟 조절하는 것에 의해 CD 콘트롤이 가능하다.
그리고 도 3d에서와 같이, 제 1 CD보다는 작은 제 2 CD를 갖는 상부 하드 마스크층(33b)을 이용하여 제 1 하드 마스크 형성용 물질층(32)을 식각하여 하부 하드 마스크층(32a)을 형성한다.
이와 같은 본 발명은 하드 마스크를 1차 패터닝한 후에 하드 마스크를 예정의 타겟으로 일정 부분을 제거시킴으로서 하드 마스크 CD를 감소시켜 원하는 FICD를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하드 마스크를 1차 패터닝한 후에 하드 마스크를 예정된 타겟으 기준으로 일정 부분을 제거시킴으로서 하드 마스크 CD를 감소시켜 원하는 FICD를 얻을 수 있다.
이는 비트 라인 마스크 공정에서 이중 하드 마스크를 사용함으로서 공정이 복잡해지는 문제를 해결하는 효과가 있다.
또한, 단일 하드마스크를 사용하여 원하는 FICD를 얻을 수 있으므로 미세 패턴 형성을 용이하게 하는 효과가 있다.
도 1a는 종래 기술에서 비트라인을 형성하기 위한 포토 마스크 작업후의 SEM 사진,
도 1b는 종래 기술에서 비트 라인 하드 마스크 식각시의 SEM 사진,
도 1c는 종래 기술에서 이중 하드 마스크를 사용하는 공정에서의 하드 마스크 식각후의 SEM 사진,
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 미세 패턴 형성을 위한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 미세 패턴 형성을 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 전도성 물질층 22 : 하드 마스크 형성용 물질층
23 : BARC층 24 : 포토레지스트 패턴층
22a : 제 1 CD를 갖는 하드 마스크층
22b : 제 2 CD를 갖는 하드 마스크층

Claims (5)

  1. 반도체 기판상에 전도성 물질층을 형성하는 단계;
    상기 전도성 물질층을 패터닝하기 위한 하드 마스크 형성용 물질층을 형성하는 단계;
    상기 하드 마스크 형성용 물질층을 1차 패터닝하여 제 1 패턴 치수를 갖는 하드 마스크층을 형성하는 단계; 및
    상기 제 1 패턴 치수를 갖는 하드 마스크층의 일부를 예정된 타겟을 기준으로 제거하여 제 1 패턴 치수보다 작은 제 2 패턴 치수를 갖는 하드 마스크층을 형성하는 단계
    를 포함하는 하드 마스크를 이용한 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제 2 패턴 치수를 갖는 하드 마스크층을 형성하는 단계에서,
    상기 하드 마스크 형성용 물질층을 나이트라이드를 사용하여 형성하는 경우에는 인산(H3PO4) 딥 공정을 사용하고, 산화막일 경우에는 HF 또는 BOE 딥 공정을 사용하는 것을 특징으로 하는 하드 마스크를 이용한 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 하드 마스크 형성용 물질층을 하부 및 상부의 이중층으로 형성하고 이 경우에는,
    상부 하드 마스크 형성용 물질층을 1차 패터닝하여 제 1 패턴 치수를 갖는 하드 마스크층을 형성하는 단계;
    상기 제 1 패턴 치수를 갖는 하드 마스크층의 일부를 예정된 타겟을 기준으로 제거하여 제 1 패턴 치수보다 작은 제 2 패턴 치수를 갖는 상부 하드 마스크층을 형성하는 단계; 및
    상기 상부 하드 마스크 마스크층을 이용하여 하부 하드 마스크 형성용 물질층을 제 2 패턴 치수를 갖도록 패터닝한 후에 전도성 물질층을 식각하는 단계
    를 포함하는 것을 특징으로 하는 하드 마스크를 이용한 미세 패턴 형성 방법.
  4. 제3항에 있어서,
    상기 상부 하드 마스크층을 W을 사용하는 경우의 제거 공정은,
    SPM 또는 APM을 사용하여 예정 타겟으로 일정 부분의 W을 제거하는 방법, 플라즈마 식각 방식을 이용하여 예정 타겟으로 상부 W을 일정 부분 제거하는 방법, H2O 증기 분위기에서 열처리하여 휘발성이 강한 WH2O4를 생성시켜 제거(W+H 2O -> WH2O4+3H2)하는 방법 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 하드 마스크를 이용한 미세 패턴 형성 방법.
  5. 제3항에 있어서,
    상기 상부 하드 마스크층을 폴리 실리콘을 사용하는 경우의 제거 공정은,
    NH4OH 또는 초산이 포함되어 있는 용액을 사용하거나, 플라즈마 식각 방식으로 상부 폴리 실리콘을 일정 부분 제거하거나, 예정 타겟으로 열처리하여 폴리 실리콘을 산화시킨 후 산화된 부분을 HF 또는 BOE 용액으로 제거하는 것을 특징으로 하는 하드 마스크를 이용한 미세 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100847951B1 (ko) * 2006-04-11 2008-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US7709389B2 (en) 2005-07-06 2010-05-04 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709389B2 (en) 2005-07-06 2010-05-04 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
KR100847951B1 (ko) * 2006-04-11 2008-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
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