KR100640635B1 - 다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는반도체 메모리 장치 - Google Patents

다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는반도체 메모리 장치 Download PDF

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Abstract

다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 스위치부, 복수개의 저장부들 및 선택부를 구비한다. 스위치부는 모드 제어 신호에 응답하여 입력되는 m 비트의 데이터를 메모리 셀들로 전송하거나 또는 m 비트의 테스트 데이터를 상기 메모리 셀들로 전송한다. 복수개의 저장부들은 n 비트의 입력 제어 신호에 응답하여 m 비트의 상기 테스트 데이터를 각각 저장한다. 선택부는 상기 입력 제어 신호에 응답하여 상기 복수개의 저장부들 중 하나의 저장부에 저장된 상기 테스트 데이터를 상기 스위치부로 인가한다. 상기 복수개의 저장부들은 2n 개 또는 그 이하의 개수이며, 2n = m 이다. 본 발명에 따른 반도체 메모리 장치는 다양한 테스트 데이터 패턴을 이용하여 메모리 셀들을 테스트 할 수 있는 장점이 있으며, 또한 다양한 테스트 데이터를 이용한 테스트 결과를 동시에 파악할 수 있는 장점이 있다.

Description

다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는 반도체 메모리 장치{Semiconductor memory device with various test data pattern}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 입력된 데이터를 확대하여 병렬 데이터로 만드는 종래의 반도체 메모리 장치를 설명하는 도면이다.
도 2는 종래의 테스트 데이터 패턴 발생부를 설명하는 도면이다.
도 3은 메모리 셀에 대한 테스트 결과를 출력하는 방법을 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다양한 테스트 데이터 패턴을 이용하여 메모리 셀들을 테스트 할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 용량이 증가할수록 테스트 할 때 소요되는 시간이 크게 증가한다. 따라서 대부분의 반도체 테스트 공정에서는 하나의 테스트 장비로 동시에 많은 수의 반도체 메모리 장치를 테스트한다.
테스트 장비에는 허용되는 최대 입출력 핀(IO pin)의 개수가 정해져 있으므로 좀더 많은 개수의 반도체 메모리 장치를 동시에 테스트하기 위해서는 한 개의 메모리 장치에 할당되는 입출력 핀의 수를 줄여야 한다.
이렇게 적은 수의 입출력 핀으로 반도체 메모리 장치를 테스트하기 위해서 반도체 메모리 장치는 정상(normal) 동작 때보다 적은 수의 입출력 핀을 사용하는 테스트 모드를 가지고 내부의 많은 병렬 데이터(parallel data)를 적절히 가공하여 외부의 적은 입출력 핀들을 통해 출력하고, 외부의 적은 수의 입출력 핀들을 통해 입력된 데이터를 확대하여 내부에서 많은 병렬 데이터로 가공하여 기입해야 한다.
그런데 이렇게 적은 수의 입출력 핀을 통해 입력된 데이터를 확대하여 내부에서 많은 병렬 데이터로 만드는 경우 메모리 셀에 기입할 수 있는 데이터 패턴이 다양하지 못하다는 단점이 있다.
도 1은 입력된 데이터를 확대하여 병렬 데이터로 만드는 종래의 반도체 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수개의 전송 게이트들(TG11~TG116, TG21~TG216)을 구비한다. 전송 게이트들(TG11~TG116)은 정상 동작 모 드에서 정상 동작 모드 신호(MODE_N)에 응답하여 입력되는 데이터들(DIN1~DIN16)을 메모리 셀(미도시)로 인도한다.
전송 게이트들(TG11~TG116)의 엔모스 트랜지스터에는 정상 동작 모드 신호(MODE_N)가 인가되고 피모스 트랜지스터에는 정상 동작 모드 신호(MODE_N)가 인버터(I1)에 의해서 반전된 신호가 인가된다.
전송 게이트들(TG21~TG216)은 테스트 동작 모드에서 테스트 동작 모드 신호(MODE_T)에 응답하여 입력되는 데이터들(DIN1, DIN5, DIN9, DIN13)을 메모리 셀(미도시)로 인가한다.
전송 게이트들(TG21~TG216)의 엔모스 트랜지스터에는 테스트 동작 모드 신호(MODE_T)가 인가되고 피모스 트랜지스터에는 테스트 동작 모드 신호(MODE_T)가 인버터(I2)에 의해서 반전된 신호가 인가된다.
앞서 설명된 것과 같이 테스트 장치가 동시에 많은 수의 메모리 장치를 테스트하기 위해서 한 개의 메모리 장치에 할당되는 입출력 핀의 개수는 최소화되고 있다. 도 1의 반도체 메모리 장치(100)는 x16(16개의 데이터가 동시에 입력 또는 출력됨)의 구성(organization)을 가지며 테스트 시에 사용되는 입출력 핀의 개수는 4개이다.
즉, 반도체 메모리 장치(100)는 테스트 동작 모드에서 입력되는 4개의 데이터(DIN1, DIN5, DIN9, DIN13)를 확장시켜 메모리 셀로 인가되는 16개의 데이터(DATA1~DATA16)를 만들어 낸다. 이 데이터(DATA1~DATA16)가 각각의 메모리 셀에 기입된다.
도 1의 반도체 메모리 장치(100)는 테스트 동작 모드에서 4개의 입력 데이터(DIN1, DIN5, DIN9, DIN13)만이 사용되기 때문에 데이터(DATA1, DATA2, DATA3, DATA4)에 연결되는 메모리 셀에는 모두 입력 데이터(DIN1)와 같은 값이 기입된다.
마찬가지로 데이터(DATA5, DATA6, DATA7, DATA8)에 연결되는 메모리 셀에는 입력 데이터(DIN5)와 같은 값이 기입된다.
그런데, 반도체 메모리 장치(100)에서 발생하는 수많은 결함(fail) 양상을 검토하기 위해서는 다양한 테스트 데이터 패턴이 필요한데, 도 1과 같은 구조의 반도체 메모리 장치(100)에서는 데이터(DATA1)와 데이터(DATA2)가 다른 값을 갖도록 하는 것이 불가능하다. 즉, 도 1의 반도체 메모리 장치(100)에서는 테스트 동작 모드에서 사용할 수 있는 테스트 데이터 패턴의 수가 상당히 제한적인 문제가 있다.
도 2는 종래의 테스트 데이터 패턴 발생부를 설명하는 도면이다.
도 1의 반도체 메모리 장치(100)에서 설명된 것과 같이 테스트 데이터 패턴의 수가 제한적이다.
도 2의 테스트 데이터 패턴 발생부(200)는 입출력 핀의 수의 감소에 의하여 테스트 동작 시 구현 가능한 테스트 데이터 패턴의 수가 제약받는 문제를 해결하기 위해, 입력 데이터(DIN1~DINn)와 쓰이지 않는 어드레스(ADD1~ADDm)를 조합하여 테스트 데이터 패턴(P_DATA1~P_DATAn)을 만들어 내는 방식인 어드레스 키(Addresss Key)방식을 이용한다.
그러나, 이 경우 사용할 수 있는 어드레스와 입력 데이터의 수에 따라 전체 구현 가능한 테스트 데이터 패턴의 일부만을 구현할 수 있고 어드레스를 테스트 데 이터 패턴에 연동하여 바꿔줘야 하므로, 기존의 패키지 테스트 패턴과 호환성이 문제가 된다.
도 3은 메모리 셀에 대한 테스트 결과를 출력하는 방법을 설명하는 도면이다.
도 3을 참조하면, 반도체 메모리 장치(300)는 모드 제어 신호(MODE)에 응답하여 정상 동작 모드에서 메모리 셀(미도시)로부터 출력되는 데이터(DOI)를 선택하고, 테스트 동작 모드에서 테스트 결과 신호(TRS)를 선택하는 선택부(310)와 출력 버퍼(320) 및 테스트 결과 신호(TRS)를 발생하기 위한 논리 소자들(ENR1, ENR2 ~ ENR16, N1)이 개시된다.
좀 더 설명하면, 도 3은 테스트 결과를 출력하는 입출력 핀의 수를 줄이기 위한 머지드 디큐 방식(Merged DQ)을 나타낸다. 머지드 디큐 방식(Merged DQ)은 내부 레지스터(미도시)에 저장된 테스트 데이터 값(T_DATA1, T_DATA2 ~ T_DATA16)과 메모리 셀로부터 독출 되는 데이터(DOI1, DOI2~ DOI16)를 비교하여 정상/결함(PASS/FAIL) 여부를 출력 버퍼(320)를 통하여 출력하는 방식이다. 이때, 출력 버퍼(320)와 출력 핀의 수를 줄일 수 있는 장점이 있다.
즉, 내부 레지스터(미도시)에 저장된 테스트 데이터 값(T_DATA1, T_DATA2 ~ T_DATA16)과 메모리 셀로부터 독출 되는 데이터(DOI1, DOI2~ DOI16)를 논리 소자들(ENR1, ENR2 ~ ENR16, N1)을 이용하여 비교함으로써 하나의 메모리 셀이라도 결함이 있으면 테스트 결과 신호(TRS)는 결함을 표시한다.
그러나, 이 방식은 독출되는 데이터(DOI1, DOI2~ DOI16)의 비교 대상인 레지 스터(미도시)에 저장된 테스트 데이터 값(T_DATA1, T_DATA2 ~ T_DATA16)을 변화시키기 위해서는 소정의 명령(Command)이 필요하며, 테스트 데이터 값을 변화시키는 것이 용이하지 않은 문제가 있다. 이로 인해 기존 테스트에 사용되는 테스트 데이터 패턴과의 호환성도 문제가 된다.
본 발명이 이루고자하는 기술적 과제는 다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 스위치부, 복수개의 저장부들 및 선택부를 구비한다.
스위치부는 모드 제어 신호에 응답하여 입력되는 m 비트의 데이터를 메모리 셀들로 전송하거나 또는 m 비트의 테스트 데이터를 상기 메모리 셀들로 전송한다. 복수개의 저장부들은 n 비트의 입력 제어 신호에 응답하여 m 비트의 상기 테스트 데이터를 각각 저장한다.
선택부는 상기 입력 제어 신호에 응답하여 상기 복수개의 저장부들 중 하나의 저장부에 저장된 상기 테스트 데이터를 상기 스위치부로 인가한다. 상기 복수개의 저장부들은 2n 개 또는 그 이하의 개수이며, 2n = m 이다.
상기 복수개의 저장부들에 저장되는 상기 테스트 데이터들은 서로 다를 수 있다. 상기 저장부들은 레지스터 일 수 있다. 상기 입력 제어 신호는 상기 데이터의 일부 비트이다.
상기 선택부는 상기 복수개의 저장부들의 출력을 수신하고 상기 입력 제어 신호에 응답하여 상기 출력들 중 하나를 선택하여 출력하는 멀티플렉서이다.
상기 스위치부는 상기 모드 제어 신호에 응답하여 m 비트의 상기 데이터를 전송하는 복수개의 제 1 전송 게이트들 및 상기 모드 제어 신호에 응답하여 m 비트의 상기 테스트 데이터를 전송하는 복수개의 제 2 전송 게이트들을 구비한다.
상기 제 1 전송 게이트들이 턴 온 되면 상기 제 2 전송 게이트들은 턴 오프 되고, 상기 제 2 전송 게이트들이 턴 온 되면 상기 제 1 전송 게이트들은 턴 오프 된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 n 선택부들 및 제 1 내지 제 n 테스트 부들을 구비한다.
제 1 내지 제 n 선택부들은 모드 제어 신호에 응답하여 m 비트의 내부 데이터를 대응되는 출력 버퍼로 전송하거나 또는 메모리 셀들의 결함 여부에 관한 정보를 가지는 테스트 결과 신호를 대응되는 상기 출력 버퍼로 전송한다.
제 1 내지 제 n 테스트 부들은 상기 m 비트의 내부 데이터와 대응되는 m 비트의 테스트 데이터가 서로 동일한지 다른지를 판단하여 상기 테스트 결과 신호를 발생한다. 상기 제 1 내지 제 n 테스트 부들에 각각 대응되는 상기 m 비트의 테스트 데이터는 서로 다르다.
상기 제 1 내지 제 n 테스트 부들은 각각 제 1 내지 제 m 배타적 반전 논리합 수단들 및 논리곱 수단을 구비한다.
제 1 내지 제 m 배타적 반전 논리합 수단들은 상기 m 비트 내부 데이터의 각 각의 비트와 대응되는 상기 m 비트 테스트 데이터의 각각의 비트를 배타적 반전 논리합 한다.
논리곱 수단은 상기 제 1 내지 제 m 배타적 반전 논리합 수단들의 출력을 논리곱 하여 상기 테스트 결과 신호를 발생한다. 상기 n은 2일 수 있다. 상기 m 비트의 테스트 데이터를 저장하는 저장부들을 n 개 더 구비하며, 상기 저장부들에 각각 저장되는 상기 m 비트의 테스트 데이터는 서로 다르다.
상기 제 1 내지 제 n 선택부들은 상기 테스트 결과 신호를 동일한 클럭에 동기되어 동시에 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(400)는 스위치부(410), 복수개의 저장부들(REG1~REG16) 및 선택부(420)를 구비한다.
스위치부(410)는 모드 제어 신호(MODE)에 응답하여 입력되는 m 비트의 데이터(DIN1~DIN16)를 메모리 셀들(미도시)로 전송하거나 또는 m 비트의 테스트 데이터(T_DATA)를 상기 메모리 셀들로 전송한다. m은 자연수이며 한정되는 수가 아니지만 설명의 편의를 위하여 도 4에서는 16으로 가정한다.
스위치부(410)를 좀 더 설명한다. 스위치부(410)는 모드 제어 신호(MODE)에 응답하여 16 비트의 데이터(DIN1~DIN16)를 전송하는 복수개의 제 1 전송 게이트들(TG11~TG116) 및 모드 제어 신호(MODE)에 응답하여 16 비트의 테스트 데이터(T_DATA)를 전송하는 복수개의 제 2 전송 게이트들(TG21~TG216)을 구비한다.
제 1 전송 게이트들(TG11~TG116)은 반도체 메모리 장치(400)가 정상 동작 모드일 경우에 턴 온 되어 입력되는 데이터(DIN1~DIN16)를 전송한다. 반도체 메모리 장치(400)가 정상 동작 모드일 경우 모드 제어 신호(MODE)는 하이 레벨로 발생된다고 가정한다. 그러나 이에 한정되는 것은 아니다.
제 2 전송 게이트들(TG21~TG216)은 반도체 메모리 장치(400)가 테스트 동작 모드일 경우에 턴 온 되어 입력되는 테스트 데이터(T_DATA)를 전송한다. 반도체 메모리 장치(400)가 테스트 동작 모드일 경우 모드 제어 신호(MODE)는 로우 레벨로 발생된다고 가정한다. 그러나 이에 한정되는 것은 아니다.
제 1 전송 게이트들(TG11~TG116)이 턴 온 되면 제 2 전송 게이트들(TG21~TG216)은 턴 오프 되고, 제 2 전송 게이트들(TG21~TG216)이 턴 온 되면 제 1 전송 게이트들(TG11~TG116)은 턴 오프 된다.
복수개의 저장부들(REG1~REG16)은 n 비트의 입력 제어 신호(DIN_CTRL)에 응답하여 16 비트의 테스트 데이터(T_DATA)를 각각 저장한다. 여기서, 입력 제어 신호(DIN_CTRL)는 데이터(DIN1~DIN16)의 일부 비트이다. 복수개의 저장부들(REG1~REG16)은 2n 개 또는 그 이하의 개수이며, 2n = m 의 관계가 성립한다.
즉, 도 4의 예에서, 복수개의 저장부들(REG1~REG16)은 16개 또는 그 이하일 수 있으며 입력 제어 신호(DIN_CTRL)는 데이터(DIN1~DIN16) 중 임의의 4비트이다. 저장부들(REG1~REG16)은 레지스터 일 수 있다.
선택부(420)는 입력 제어 신호(DIN_CTRL)에 응답하여 복수개의 저장부들(REG1~REG16) 중 하나의 저장부에 저장된 테스트 데이터(T_DATA)를 스위치부(410)로 인가한다. 테스트 데이터(T_DATA)는 스위치부(410)의 제 2 전송 게이트들(TG21~TG216)로 인가되어 대응되는 메모리 셀에 기입된다.
복수개의 저장부들(REG1~REG16)에 저장되는 테스트 데이터(T_DATA)는 서로 다를 수 있다. 선택부(420)는 멀티플렉서이다.
우선 기입 동작을 하기 전에 테스트 동작 모드를 이용하여 저장부들(REG1~REG16)에 필요한 테스트 데이터(T_DATA)를 저장한다. 입력 제어 신호(DIN_CTRL)의 비트 수는 4이고 저장부들(REG1~REG16) 각각에는 16 비트(메모리 셀로 입력되는 데이터(DIN1~DIN16)의 비트 수와 동일하다.)의 테스트 데이터(T_DATA)가 저장되므로, 하나의 저장부에는 테스트 데이터가 4번에 걸쳐 나누어서 기입된다.
모든 저장부들(REG1~REG16)에 테스트 데이터(T_DATA)를 저장하기 위해서는 4 x 16 회만큼 기입 동작이 수행된다. 이와 같은 초기화 동작이 끝나면 저장부들(REG1~REG16)에는 테스트 동작 모드에서 사용될 테스트 데이터(T_DATA)가 미리 저장된다. 저장부들(REG1~REG16)에 저장되는 테스트 데이터(T_DATA)는 서로 다르다.
저장부들(REG1~REG16)의 개수는 최대 16개일 수 있으며 실제 테스트 데이터(T_DATA)의 기입 동작이 이루어질 때의 입력 제어 신호(DIN_CTRL)의 비트들의 조합에 의해 저장부들(REG1~REG16)의 출력 중 하나가 선택부(420)에서 선택되어 제 2 전송 게이트들(TG21~TG216)로 인가되고 메모리 셀들에 기입된다.
필요하다면 테스트 중간에 다시 필요한 값으로 저장부들(REG1~REG16)에 저장된 테스트 데이터(T_DATA)를 재조정하여 사용할 수 있다. 도 4의 반도체 메모리 장치(400)는 간단한 회로구성에 의해서 메모리 셀들을 테스트하기 위한 테스트 데이터 패턴을 다양하게 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(500)는 제 1 내지 제 n 선택부들(MUX1, MUX2) 및 제 1 내지 제 n 테스트 부들(T1, T2)을 구비한다.
제 1 내지 제 n 선택부들(MUX1, MUX2)은 모드 제어 신호(MODE)에 응답하여 m 비트의 내부 데이터(DOI)를 대응되는 출력 버퍼(DQB1, DQB2)로 전송하거나 또는 메모리 셀들(미도시)의 결함 여부에 관한 정보를 가지는 테스트 결과 신호(TRS1, TRS2)를 대응되는 출력 버퍼(DQB1, DQB2)로 전송한다.
여기서, m은 자연수이며 한정되지 아니하나 설명의 편의를 위하여 16으로 가정한다. 또한, n 도 자연수이며 한정되지 아니하나 설명의 편의를 위하여 2로 가정한다.
반도체 메모리 장치(500)가 정상 동작 모드일 경우 모드 제어 신호(MODE)에 응답하여 제 1 및 제 2 선택부들(MUX1, MUX2)은 메모리 셀로부터 출력되는 내부 데이터(DOI)를 출력한다.
그리고, 반도체 메모리 장치(500)가 테스트 동작 모드일 경우 모드 제어 신호(MODE)에 응답하여 제 1 및 제 2 선택부들(MUX1, MUX2)은 제 1 및 제 2 테스트부들(T1, T2)로부터 출력되는 테스트 결과 신호(TRS1, TRS2)를 출력한다.
제 1 및 제 2 테스트 부들(T1, T2)은 상기 16비트의 내부 데이터(DOI1~DOI16)와 대응되는 16 비트의 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)가 서로 동일한지 다른지를 판단하여 테스트 결과 신호(TRS1, TRS2)를 발생한다.
즉, 제 1 테스트부(T1)는 내부 데이터(DOI1~DOI16)와 테스트 데이터(TA_DATA1~TA_DATA16)의 일치 여부를 판단하여 테스트 결과 신호(TRS1)를 발생한다. 내부 데이터(DOI1~DOI16)와 테스트 데이터(TA_DATA1~TA_DATA16)가 일치하면 테스트 결과 신호(TRS1)는 메모리 셀들이 정상임을 표시한다.
또한, 제 2 테스트부(T2)는 내부 데이터(DOI1~DOI16)와 테스트 데이터(TB_DATA1~TB_DATA16)의 일치 여부를 판단하여 테스트 결과 신호(TRS2)를 발생한다. 내부 데이터(DOI1~DOI16)와 테스트 데이터(TB_DATA1~TB_DATA16)가 일치하면 테스트 결과 신호(TRS2)는 메모리 셀들이 정상임을 표시한다.
이 때, 제 1 테스트 부(T1)에 대응되는 테스트 데이터(TA_DATA1~TA_DATA16)와 제 2 테스트 부(T2)에 대응되는 테스트 데이터(TB_DATA1~TB_DATA16)는 서로 다 르다.
즉, 동일한 내부 데이터(DOI1~DOI16)와 서로 다른 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)를 각각 비교함으로써 테스트 데이터 패턴을 다양화 할 수 있다. 이러한 테스트 동작은 동일한 클럭 사이클에서 동시에 수행된다.
제 1 및 제 2 테스트 부들(T1, T2)은 각각 제 1 내지 제 16 배타적 반전 논리합 수단들(ENR11~ENR1_16, ENR21~ENR2_16) 및 논리곱 수단(N1, N2)을 구비한다.
제 1 테스트부(T1)의 제 1 내지 제 16 배타적 반전 논리합 수단들(ENR11~ENR1_16)은 16 비트 내부 데이터(DOI1~DOI16)의 각각의 비트와 대응되는 16 비트 테스트 데이터(TA_DATA1~TA_DATA16)의 각각의 비트를 배타적 반전 논리합 한다.
내부 데이터(DOI1~DOI16)와 테스트 데이터(TA_DATA1~TA_DATA16)가 동일하면 배타적 반전 논리합 수단들(ENR11~ENR1_16)은 하이 레벨 출력을 발생하고, 다르면 로우 레벨 출력을 발생한다.
따라서, 내부 데이터(DOI1~DOI16)의 하나의 비트라도 테스트 데이터(TA_DATA1~TA_DATA16)와 다르면 배타적 논리합 수단(ENR11~ENR1_16)은 로우 레벨 출력을 발생하고 논리곱 수단(N1)은 테스트 결과 신호(TRS1)를 로우 레벨로 발생한다. 이는 테스트 된 메모리 셀들에 결함이 있다는 것을 의미한다.
제 2 테스트 부(T2)의 제 1 내지 제 16 배타적 반전 논리합 수단들(ENR21~ENR2_16)도 동일하게 동작한다. 즉, 내부 데이터(DOI1~DOI16)의 하나의 비 트라도 테스트 데이터(TB_DATA1~TB_DATA16)와 다르면 배타적 논리합 수단(ENR21~ENR2_16)은 로우 레벨 출력을 발생하고 논리곱 수단(N2)은 테스트 결과 신호(TB_DATA1~TB_DATA16)를 로우 레벨로 발생한다. 이는 테스트 된 메모리 셀들에 결함이 있다는 것을 의미한다.
반도체 메모리 장치(500)는 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)를 저장하는 저장부들(REG1, REG2)을 2 개 더 구비할 수 있다. 저장부들(REG1, REG2)에 각각 저장되는 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)는 서로 다르다.
제 1 및 제 2 선택부들(MUX1, MUX2)은 테스트 결과 신호(TRS1, TRS2)를 동일한 클럭에 동기되어 동시에 출력한다. 따라서, 두 개의 서로 다른 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)를 미리 설정하여 저장부들(REG1, REG2)에 저장하고 동일한 클럭 사이클에서 내부 데이터(DOI1~DOI16)와 서로 다른 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)를 비교한다.
그리고, 비교 결과에 대응되는 테스트 결과 신호(TRS1, TRS2)를 미리 할당된 출력 버퍼(DQB1, DQB2)를 통하여 동시에 출력함으로서 반도체 메모리 장치(500)의 테스트 동작은 한 클럭에 서로 다른 2개의 테스트 데이터(TA_DATA1~TA_DATA16, TB_DATA1~TB_DATA16)와 내부 데이터(DOI1~DOI16)의 매칭 여부를 판별할 수 있다. 이러한 동작은 한 클럭 사이클에 다수의 정상/결함을 판정하는 경우에도 확장 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 다양한 테스트 데이터 패턴을 이용하여 메모리 셀들을 테스트 할 수 있는 장점이 있으며, 또한 다양한 테스트 데이터를 이용한 테스트 결과를 동시에 파악할 수 있는 장점이 있다.

Claims (12)

  1. 모드 제어 신호에 응답하여 입력되는 m 비트의 데이터를 메모리 셀들로 전송하거나 또는 m 비트의 테스트 데이터를 상기 메모리 셀들로 전송하는 스위치부;
    n 비트의 입력 제어 신호에 응답하여 m 비트의 상기 테스트 데이터를 각각 저장하는 복수개의 저장부들 ; 및
    상기 복수개의 저장부들로부터 상기 테스트 데이터들을 수신하고, 상기 입력 제어 신호에 응답하여 상기 테스트 데이터들 중 하나를 선택하여 상기 스위치부로 인가하는 선택부를 구비하는 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 복수개의 저장부들은,
    2n 개 또는 그 이하의 개수이며, 2n = m 인 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 복수개의 저장부들에 저장되는 상기 테스트 데이터들은 서로 다른 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 저장부들은,
    레지스터인 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 입력 제어 신호는,
    상기 데이터의 일부 비트인 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 선택부는,
    상기 복수개의 저장부들의 출력을 수신하고 상기 입력 제어 신호에 응답하여 상기 출력들 중 하나를 선택하여 출력하는 멀티플렉서인 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 스위치부는,
    상기 모드 제어 신호에 응답하여 m 비트의 상기 데이터를 전송하는 복수개의 제 1 전송 게이트들 ; 및
    상기 모드 제어 신호에 응답하여 m 비트의 상기 테스트 데이터를 전송하는 복수개의 제 2 전송 게이트들을 구비하고,
    상기 제 1 전송 게이트들이 턴 온 되면 상기 제 2 전송 게이트들은 턴 오프 되고, 상기 제 2 전송 게이트들이 턴 온 되면 상기 제 1 전송 게이트들은 턴 오프 되는 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  8. 모드 제어 신호에 응답하여 m 비트의 내부 데이터를 대응되는 출력 버퍼로 전송하거나 또는 메모리 셀들의 결함 여부에 관한 정보를 가지는 테스트 결과 신호를 대응되는 상기 출력 버퍼로 전송하는 제 1 내지 제 n 선택부들 ; 및
    상기 m 비트의 내부 데이터와 대응되는 m 비트의 테스트 데이터가 서로 동일한지 다른지를 판단하여 상기 테스트 결과 신호를 발생하는 제 1 내지 제 n 테스트 부들을 구비하고,
    상기 제 1 내지 제 n 테스트 부들에 각각 대응되는 상기 m 비트의 테스트 데이터는 서로 다른 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제 1 내지 제 n 테스트 부들은 각각,
    상기 m 비트 내부 데이터의 각각의 비트와 대응되는 상기 m 비트 테스트 데이터의 각각의 비트를 배타적 반전 논리합 하는 제 1 내지 제 m 배타적 반전 논리합 수단들 ; 및
    상기 제 1 내지 제 m 배타적 반전 논리합 수단들의 출력을 논리곱 하여 상기 테스트 결과 신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 n은 2인 것을 특징으로 하는 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 m 비트의 테스트 데이터를 저장하는 저장부들을 n 개 더 구비하며, 상기 저장부들에 각각 저장되는 상기 m 비트의 테스트 데이터는 서로 다른 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
  12. 제 8항에 있어서, 상기 제 1 내지 제 n 선택부들은,
    상기 테스트 결과 신호를 동일한 클럭에 동기되어 동시에 출력하는 것을 특징으로 하는 다양한 테스트 데이터 패턴을 이용하여 테스트할 수 있는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102671079B1 (ko) * 2019-10-30 2024-05-30 에스케이하이닉스 주식회사 Aim 장치 및 aim 장치의 테스트 방법
CN115881206B (zh) * 2023-03-03 2023-07-18 长鑫存储技术有限公司 存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0512900A (ja) 1991-06-28 1993-01-22 Nec Corp テスト機能を有する半導体記憶装置及びそのテスト方法
WO1999043004A1 (de) 1998-02-17 1999-08-26 Infineon Technologies Ag Testschaltung und verfahren zum prüfen einer digitalen halbleiter-schaltungsanordnung
US6408412B1 (en) * 1999-09-03 2002-06-18 Advantest Corp. Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip
KR100327136B1 (ko) * 1999-10-20 2002-03-13 윤종용 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
DE10231680B4 (de) 2002-07-12 2004-05-19 Infineon Technologies Ag Integrierter Speicher
JP4184036B2 (ja) 2002-10-25 2008-11-19 株式会社ルネサステクノロジ 半導体記憶装置およびそのテスト方法

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