KR100381957B1 - 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법 - Google Patents

비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법 Download PDF

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Abstract

여기에 개시되는 비휘발성 반도체 메모리 장치는 제어 회로를 포함하며, 상기 제어 회로는, 데이터가 내부 레지스터로/로부터 전달되는/입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 외부 어드레스가 인가될 때, 상기 입출력 핀들에 제공되는 외부 어드레스가 열 어드레스 레지스터에 저장되도록 하는 기능을 수행한다. 이러한 열 어드레스 변경 기능을 갖는 비휘발성 반도체 메모리 장치의 페이지 사이즈는 메모리 응용 시스템의 제한없이 자유롭게 확장될 수 있다.

Description

비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력 제어 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA INPUT/OUTPUT CONTROL METHOD THEREOF}
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 메모리 장치에/로부터 데이터 열이 입력/출력되는 도중에 메모리 장치의 열 어드레스를 변경할 수 있는 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력 제어 방법에 관한 것이다.
데이터의 개서가 가능한 비휘발성 반도체 메모리 장치, 특히 낸드형 플래시 메모리 장치는 스트링들의 어레이를 구비하며, 각 스트링은 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성된다. 낸드형 플래시 메모리 장치의 데이터 기입 (또는 프로그램) 동작에 있어서, 도 15에 도시된 바와 같이, 데이터 입력 동작임을 나타내는 커맨드의 입력과 프로그램될 메모리 셀들을 지정하기 위한 열 및 행 어드레스의 연속 입력이 수행된다. 그 다음에, 데이터 입력 신호로서 기입 인에이블 신호(write enable signal) ()의 연속적인 로우-하이 천이(low-to-high transition)에 동기되어 특정 단위의 데이터가 입출력 핀들 (I/Oi) (i=0-7)을 통해 연속적으로 입력된다. 그렇게 입력된 데이터는 레지스터 또는 페이지 버퍼 회로의 래치들에 임시적으로 저장된다. 이후, 페이지 버퍼 회로 또는 레지스터에 임시적으로 저장된 데이터는 동시에 프로그램된다. 낸드형 플래시 메모리 장치의 데이터 독출 동작에 있어서, 도 16에 도시된 바와 같이, 데이터 출력 동작 (또는 독출 동작)임을 나타내는 커맨드의 입력과 메모리 셀들을 지정하기 위한 열 및 행 어드레스의 연속 입력이 수행된다. 그 다음에,신호의 로우 구간 동안, 상기 지정된 메모리 셀들의 데이터가 감지되며, 그렇게 감지된 데이터는 메모리 장치 내부에 존재하는 레지스터 또는 페이지 버퍼 회로의 래치들에 임시적으로 저장된다. 마지막으로, 데이터 출력 신호로서 독출 인에이블 신호(read enable signal) ()의 연속적인 하이-로우 천이 (high-to-low transition)에 동기되어 상기 레지스터에 저장된 특정 단위의 데이터가 입출력 핀들 (I/Oi) (i=0-7)을 통해 연속적으로 출력된다.
낸드형 플래시 메모리 장치에 있어서, 상기한 특정 단위는, 통상적으로, "페이지 (page)"라 불린다. 낸드형 플래시 메모리 장치는 비휘발성을 요구하는 고체 파일 스토리지 (solid state file storage), 디지털 보이스 레코더 (digital voice recoder), 디지털 스틸 카메라 (digital still camera) 또는 포터블 시스템과 같은 제품들에 적용될 수 있다. 그러한 분야에 적용되는 낸드형 플래시 메모리 장치에는 고속의 독출 및 프로그램 동작이 요구된다. 그러한 요구는 1-바이트 당 독출 또는 프로그램 속도가 향상되도록 동시에 감지/프로그램되는 메모리 셀들의 수를 확장함으로써 또는 페이지 사이즈 (page size)를 확장함으로써 손쉽게 달성될 수 있다.
도 17은 플래시 메모리 장치가 적용된 시스템을 보여주는 블럭도이다. 도 17에 도시된 메모리 응용 시스템은 호스트(10), 메모리 컨트롤러 (20) 그리고 낸드형 플래시 메모리 장치 (30)로 구성된다. 메모리 컨트롤러 (20)는 제어 유니트 (22) 및 버퍼 메모리 (24)를 가지며, 버퍼 메모리 (24)는 2KB의 저장 용량을 갖는 제 1 데이터 저장 영역 (A)과 64B의 저장 용량을 갖는 제 2 데이터 저장 영역 (B)으로 구분된다. 낸드형 플래시 메모리 장치 (30)는 메모리 컨트롤러 (20)에 의해서 제어되며, 메모리 셀 어레이 및 페이지 버퍼 회로 (36) 또는 레지스터를 포함한다. 낸드형 플래시 메모리 장치의 메모리 셀 어레이는 메인 필드 어레이 (main field array) (32)와 스페어 필드 어레이 (spare field array) (34)로 구분된다. 메인 필드 어레이 (32)에는 노멀 데이터가 저장되는 데 반해, 스페어 필드 어레이 (34)에는 노멀 데이터에 관련된 부가 데이터 정보가 저장된다. 부가 데이터 정보는 에러 정정 및 검출 코드(error correction and detection code:ECC) 데이터, 어드레스 맵핑 데이터, 그리고 메모리 블럭의 균등한 사용을 위한 웨어 레벨 데이터 (wear leveling data)로 이루어진다. 낸드형 플래시 메모리 장치의 페이지 사이즈가 (2KB+64B)인 경우, 64B에 해당하는 메모리 셀들이 스페어 필드 어레이 (34)의 한 페이즈를 구성한다. 웨어 레벨 데이터를 관리하는 시스템이 U.S. Patent No. 5,568,423에 "FLASH MEMORY WEAR LEVELING SYSTEM PROVIDING IMMEDIATE DIRECT ACCESS TO MICROPROCESSOR"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
동작 설명에 있어서, 설명의 편의상, 메모리 장치에서의 기입 또는 독출 동작의 특정 단위인 페이지 사이즈가 (2KB+64B)라 하고, 2KB는 노멀 데이터를 저장하는 데 할당되며 64B는 부가 데이터를 저장하는 데 할당된다고 가정하자. 도 17에도시된 메모리 응용 시스템에서 플래시 메모리 장치의 기입 동작이 수행될 경우, 먼저, 호스트 (10)는 512B 단위로 2KB의 노멀 데이터를 메모리 컨트롤러 (20)로 순차적으로 전송한다. 메모리 컨트롤러 (20)는 그렇게 전송된 2KB의 노멀 데이터를 버퍼 메모리 (24)의 제 1 데이터 저장 영역 (A)에 임시적으로 저장한다. 메모리 컨트롤러 (20)의 제어 유니트 (22)는 제 1 데이터 저장 영역 (A)에 저장된 2KB의 노멀 데이터를 이용하여 에러 정정 및 검출 코드 데이터, 어드레스 맵핑 데이터 그리고 웨어 레벨 데이터의 64B의 부가 데이터를 생성하고, 그렇게 생성된 부가 데이터를 버퍼 메모리 (24)의 제 2 데이터 저장 영역 (B)에 임시적으로 저장한다.
메모리 컨트롤러 (20)는, 먼저, 낸드형 플래시 메모리 장치의 입출력 구조에 따라 2KB의 노멀 데이터를 상기 메모리 장치로 순차적으로 전달한다. 낸드형 플래시 메모리 장치는 입출력 구조에 따라 순차적으로 전달된 2KB의 노멀 데이터를, 메인 필드 어레이 (32)에 대응하는, 2KB의 페이지 버퍼 영역에 임시적으로 저장한다. 메모리 컨트롤러 (20)는, 그 다음에, 낸드형 플래시 메모리 장치의 입출력 구조에 따라 64B의 부가 데이터를 상기 메모리 장치로 순차적으로 전달한다. 낸드형 플래시 메모리 장치는 입출력 구조에 따라 순차적으로 전달된 64B의 부가 데이터를, 스페어 필드 어레이 (34)에 대응하는, 64B의 페이지 버퍼 영역에 임시적으로 저장한다. (2KB+64B)의 데이터 입력이 완료된 후, 프로그램 명령의 입력에 따라 페이지 버퍼 회로 (36) 또는 레지스터에 임시적으로 저장된 데이터에 대한 프로그램 동작이 동시에 수행된다.
도 18은 플래시 메모리 장치가 적용된 다른 메모리 응용 시스템을 보여주는블럭도이다. 도 18에 도시된 메모리 응용 시스템의 메모리 컨트롤러 (20')는 낸드형 플래시 메모리 장치 (30')의 페이지 사이즈보다 작은 버퍼 메모리 (24')를 가지며, 버퍼 메모리 (24')는 노멀 데이터를 저장하기 위한 영역으로서 512B의 제 1 데이터 저장 영역 (A')과 부가 데이터를 저장하기 위한 영역으로서 16B의 제 2 데이터 저장 영역 (B')으로 이루어진다. 낸드형 플래시 메모리 장치 (30')는 도 17의 그것과 동일한 (2KB+64B)의 페이지 사이즈를 가지며, 메모리 컨트롤러 (20')에 의해서 제어된다. 메모리 컨트롤러 (20')의 버퍼 메모리 (24') 사이즈보다 큰 페이지 사이즈를 갖는 낸드형 플래시 메모리 장치가 시스템에 적용될 때 한 가지 문제점이 발생한다. 이는 이하 상세히 설명된다.
도 18에 도시된 메모리 응용 시스템에서 플래시 메모리 장치의 기입 동작이 수행될 경우, 먼저, 호스트 (10')는 512B의 노멀 데이터를 메모리 컨트롤러 (20')로 전송하고, 메모리 컨트롤러 (20')는 그렇게 전송된 512B의 노멀 데이터를 버퍼 메모리 (24')의 제 1 데이터 저장 영역 (A')에 임시적으로 저장한다. 메모리 컨트롤러 (20')의 제어 유니트 (22')는 제 1 데이터 저장 영역 (A')에 저장된 512B의 노멀 데이터를 이용하여 에러 정정 및 검출 코드 데이터, 어드레스 맵핑 데이터 그리고 웨어 레벨 데이터의 16B의 부가 데이터를 생성하고, 그렇게 생성된 부가 데이터를 버퍼 메모리 (24')의 제 2 데이터 저장 영역 (B')에 임시적으로 저장한다.
메모리 컨트롤러 (20')는, 먼저, 낸드형 플래시 메모리 장치의 입출력 구조에 따라 512B의 노멀 데이터를 상기 메모리 장치로 순차적으로 전달한다. 낸드형 플래시 메모리 장치는 입출력 구조에 따라 순차적으로 전달된 512B의 노멀 데이터를 페이지 버퍼 회로 (36') 또는 레지스터에 임시적으로 저장한다. 메모리 컨트롤러 (20')는, 그 다음에, 낸드형 플래시 메모리 장치의 입출력 구조에 따라 16B의 부가 데이터를 상기 메모리 장치로 순차적으로 전달한다. 낸드형 플래시 메모리 장치는 입출력 구조에 따라 순차적으로 전달된 16B의 부가 데이터를 페이지 버퍼 회로 (36') 또는 레지스터에 임시적으로 저장한다. 이때, 낸드형 플래시 메모리 장치의 페이지 사이즈가 (2KB+64B)이기 때문에, 에러 정정 및 검출 코드, 어드레스 맵핑 및 웨어 레벨 정보를 포함하는 16B의 부가 데이터는, 도 18에 도시된 바와 같이, 낸드형 플래시 메모리 장치의 스페어 필드 어레이 (34')에 대응하는 64B의 페이지 버퍼 영역에 할당되지 않고, 512B의 노멀 데이터와 함께 메인 필드 어레이 (32')에 대응하는 2KB의 페이지 버퍼 영역에 연속적으로 할당된다.
본 발명의 목적은 고속 독출 및 기입 동작을 확보할 수 있는 비휘발성 반도체 메모리 장치 및 그것의 데이터 입출력 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 데이터의 입출력 도중에 열 어드레스를 변경할 수 있는 비휘발성 반도체 메모리 장치 및 그것의 데이터 입출력 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 메모리 인터페이스의 버퍼 메모리 사이즈에 관계없이 페이지 사이즈를 자유로이 확장할 수 있는 비휘발성 반도체 메모리 장치 및 그것의 데이터 입출력 제어 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치를 보여주는 블럭도;
도 2는 도 1에 도시된 숏 펄스 발생 회로의 바람직한 실시예;
도 3은 도 1에 도시된 어드레스 입력 구간 설정 회로의 바람직한 실시예;
도 4a는 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도;
도 4b는 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도;
도 5는 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치를 구비한 메모리 응용 시스템을 보여주는 블럭도;
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 반도체 메모리 장치를 보여주는 블럭도;
도 7은 본 발명의 제 2 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도;
도 8은 본 발명의 제 2 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도;
도 9는 본 발명의 제 3 실시예에 따른 비휘발성 반도체 메모리 장치를 보여주는 블럭도;
도 10은 도 9에 도시된 어드레스 입력 구간 설정 회로의 바람직한 실시예
도 11은 본 발명의 제 3 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도;
도 12 내지 도 14는 본 발명의 제 3 실시예에 따른 비휘발성 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도들;
도 15는 종래 기술에 따른 플래시 메모리 장치의 데이터 입력 동작을 보여주는 동작 타이밍도;
도 16은 종래 기술에 따른 플래시 메모리 장치의 데이터 출력 동작을 보여주는 동작 타이밍도; 그리고
도 17 및 도 18은 확장된 페이지 사이즈의 플래시 메모리 장치를 구비한 시스템을 보여주는 블럭도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 110 : 어드레스 버퍼 회로
120 : 행 어드레스 레지스터 130 : 행 디코더 회로
140 : 열 어드레스 레지스터 150 : 열 디코더 회로
160 : 페이지 버퍼 회로 170 : 열 게이트 회로
180 : 입출력 버퍼 회로 190 : 커맨드 레지스터
200 : 제어 로직 210 : 숏 펄스 발생 회로
220 : 어드레스 입력 구간 설정 회로
230 : 검출 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 비휘발성 반도체 메모리 장치가 제공되며, 상기 메모리 장치에는 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 어레이와; 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들가 제공된다. 상기 메모리 장치는 어드레스 버퍼 회로를 더 포함하며, 상기 어드레스 버퍼 회로는 입출력 핀들에 제공되는 신호들을 어드레스로서 저장한다. 열 어드레스 레지스터는 상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시킨다. 선택 회로는 열 디코더 회로와 열 게이트 회로 구성되며, 상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들을 순차적으로 선택한다. 데이터 입/출력 회로는 상기 입출력 핀들을 통해 입력되는 데이터를 데이터 입력 신호에 동기 되어 상기 선택된 래치들로 전달하고, 상기 선택된 래치들에 저장된 데이터를 데이터 출력 신호에 동기 되어 상기 입출력 핀들로 전달한다. 제어 회로는, 상기 데이터가 상기 선택된 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 외부 어드레스가 인가될 때, 상기 입출력 핀들에 제공되는 상기 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어한다.
(작용)
이러한 장치에 의하면, 데이터 입출력 도중에 열 어드레스 레지스터의 내용이 새로운 외부 열 어드레스에 의해서 갱신될 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명된다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치를 보여주는 블럭도이다. 이 실시예에 있어서, 비휘발성 반도체 메모리 장치는 멀티플렉싱 입출력 핀들 (또는, 포트들)을 갖는 낸드형 플래시 메모리 장치이다. 하지만, 멀티플렉싱 입출력 핀들을 갖는 메모리 장치 또는 다른 형태의 메모리 장치 역시 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 본 발명에 따른 낸드형 플래시 메모리 장치는 독출/프로그램 동작시 데이터가 입력/출력되는 동안에 특정 커맨드, 외부 제어 신호들의 조합 또는 어드레스 입력 조건이 생길 때마다 내부 열 어드레스를 변경 또는 갱신할 수 있도록 구현된다. 이는 낸드형 플래시 메모리 장치가 적용되는 시스템의 메모리 인터페이스 내의 버퍼 메모리 사이즈에 관계없이 낸드형 플래시 메모리 장치의 페이지 사이즈가 자유롭게 확장될 수 있음을 의미한다. 이는 이후 상세히 설명된다.
도 1을 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이 (100)를 포함하며, 상기 메모리 셀 어레이 (100)는 메인 필드 어레이 (100a)와 스페어 필드 어레이 (100b)로 구분된다. 메인 필드 어레이 (100a) 및 스페어 필드 어레이 (100b) 각각은 복수 개의 스트링들을 포함하며, 각 스트링은 스트링 선택 트랜지스터 (string select transistor)와 접지 선택 트랜지스터 (ground selecttransistor) 사이에 직렬 연결된 복수의 메모리 셀들로 이루어진다. 각 메모리 셀은 전기적으로 소거 및 프로그램 가능하며, 소오스, 드레인, 부유 게이트 및 제어 게이트를 갖는 셀 트랜지스터로 구현된다. 메인 필드 어레이 (100a)에는 노멀 데이터가 저장되는 데 반해, 스페어 필드 어레이 (100b)에는 노멀 데이터에 관련된 부가 데이터 (에러 정정 및 검출 코드 데이터, 어드레스 맵핑 데이터 및 웨어 레벨 데이터를 포함함)가 저장된다.
낸드형 플래시 메모리 장치는 어드레스 버퍼 회로 (110), 행 어드레스 레지스터 (120), 행 디코더 회로 (130), 열 어드레스 레지스터 (140), 열 디코더 회로 (150), 페이지 버퍼 회로 (160), 열 게이트 회로 (170) 그리고 입출력 버퍼 회로 (180)를 더 포함한다. 열 디코더 회로 (150) 및 열 게이트 회로 (150)는 선택 회로를 구성한다. 어드레스 버퍼 회로 (110)는 입출력 핀들 (I/Oi) (i=0-7)을 통해 입력된 어드레스 데이터를 임시적으로 저장하고, 행 어드레스 레지스터 (120)는 어드레스 버퍼 회로 (110)의 출력을 행 어드레스로서 받아들인다. 행 디코더 회로 (130)는 행 어드레스 레지스터 (120)로부터의 행 어드레스를 디코딩하여 메모리 셀 어레이 (100)의 행 또는 페이지를 선택한다. 여기서, 상기 행 어드레스 레지스터 (120)는 입력된 행 어드레스를 동작 모드 (예를 들면, 시퀀셜 행 독출 동작 모드)에 따라 증가시키는 기능을 갖는다.
열 어드레스 레지스터 (140)는 어드레스 버퍼 회로 (110)의 출력을 열 어드레스로서 받아들이고, 입력된 열 어드레스를 순차적으로 증가시킨다. 열 디코더 회로 (150)는 열 어드레스 레지스터 (140)로부터 출력되는 열 어드레스를 디코딩한다. 페이지 버퍼 회로 (160)는, 비록 도면에는 도시되지 않았지만, 메인 필드 어레이 (100a)의 열들 또는 비트 라인들과 스페어 필드 어레이 (100b)의 열들 또는 비트 라인들에 각각 대응하는 페이지 버퍼들로 구성된다. 각 페이지 버퍼는 래치를 갖는다. 각 페이지 버퍼는 독출 동작시 상기 선택된 페이지의 메모리 셀들에 저장된 데이터 비트들을 감지하고, 그렇게 감지된 데이터 비트들을 임시적으로 저장한다 (또는 래치한다). 열 게이트 회로 (170)는 열 디코더 회로 (150)로부터의 디코딩 신호들에 응답하여 페이지 버퍼들의 그룹들을 순차적으로 선택한다. 그렇게 선택된 그룹의 페이지 버퍼들 (또는, 래치들)에 저장된 데이터 비트들은 데이터 출력 신호로서 독출 인에이블 신호 ()에 동기되어 입출력 버퍼 회로 (180)를 통해 입출력 핀들 (I/Oi)로 전달된다. 기입 (또는 프로그램) 동작시, 열 디코더 회로 (150)의 출력에 따라 열 게이트 회로 (170)에 의해서 순차적으로 선택되는 그룹들의 페이지 버퍼들에는 입출력 버퍼 회로 (180)를 통해 전달되는 데이터 비트들이 임시적으로 저장된다. 여기서, 각 그룹의 페이지 버퍼들의 수는 입출력 핀들의 수에 대응한다.
계속해서 도 1을 참조하면, 낸드형 플래시 메모리 장치는 커맨드 레지스터 (command register) (190), 제어 로직 (200), 숏 펄스 발생 회로 (210), 어드레스 입력 구간 설정 회로 (220), 그리고 검출 회로 (230)를 더 포함한다. 제어 로직 (200), 숏 펄스 발생 회로 (210), 어드레스 입력 구간 설정 호로 (220), 그리고 검출 회로 (230)는 독출/기입 동작시 메모리 장치의 전반적인 동작을 제어하는 독출/기입 컨트롤러 (read/write controller) (240)를 구성한다. 커맨드 레지스터 (190)는 입출력 핀들 (I/Oi)을 통해 제공되는 커맨드를 저장하고, 입력된 커맨드가 의미하는 동작 모드의 플래그 신호 (Flag_mode)를 출력한다. 제어 로직 (200)은 메모리 컨트롤러 (도 17 및 도 18 참조)로부터 제공되는 외부 제어 신호들 (CLE, ALE,,) 및 커맨드 레지스터 (190)로부터 제공되는 동작 모드 플래그 신호 (Flag_mode)에 응답하여 독출/기입 동작에 따른 내부 신호들을 발생한다. 커맨드 레지스터 (190)는, 또한, 입출력 핀들을 통해 제공되는 열 어드레스의 오프셋 변경을 알리는 특정 커맨드에 응답하여 열 어드레스의 오프셋 변경을 알리는 오프셋 변경 플래그 신호 (Flag_offset)를 출력한다.
커맨드 레지스터 (190)로부터 출력된 오프셋 변경 플래그 신호 (Flag_offset)는 숏 펄스 발생 회로 (short pulse generating circuit) (210)에 인가된다. 숏 펄스 발생 회로 (210)는 오프셋 변경 플래그 신호 (Flag_offset)의 천이에 응답하여 숏 펄스 신호 (nSP)를 발생한다. 숏 펄스 발생 회로 (210)는 3개의 인버터들 (211, 212, 213)과 하나의 낸드 게이트 (214)로 구성되며, 도 2에 도시된 바와 같이 연결된다. 숏 펄스 발생 회로 (210)의 출력 (nSP)은 어드레스 입력 구간 설정 회로 (address input period setting circuit) (220)에 인가된다. 어드레스 입력 구간 설정 회로 (220)는 숏 펄스 신호 (nSP)에 응답하여 어드레스 입력 구간 신호 (nADD_IN)를 활성화시킨다. 어드레스 입력 구간 신호 (nADD_IN)는 검출 회로 (230)로부터 출력되는 리세트 신호 (RESET)에 의해서 비활성화된다.
어드레스 입력 구간 신호 (nADD_IN)가 활성화될 때, 제어 로직 (200)은 어드레스 버퍼 회로 (110)가 입출력 핀들 (I/Oi)에 입력되는 어드레스 데이터를 저장하게 하며 열 어드레스 레지스터 (120)가 어드레스 버퍼 회로 (110)로부터 출력되는 어드레스를 열 어드레스로서 받아들이도록 제어한다. 다시 말해서, 제어 로직 (200)은 어드레스 입력 구간 신호 (nADD_IN)의 활성화에 응답하여 어드레스 입력 제어 신호 (CNT1)와 어드레스 래치 제어 신호 (CNT2)를 발생한다. 어드레스 버퍼 회로 (110)는 어드레스 입력 제어 신호 (CNT1)에 응답하여 입출력 핀들 (I/Oi)에 인가된 어드레스 데이터를 저장하고, 열 어드레스 레지스터 (140)는 어드레스 래치 제어 신호 (CNT2)에 응답하여 어드레스 입력 회로 (110)의 출력을 열 어드레스로서 받아들인다. 이는 독출/프로그램 동작을 알리는 또는 열 어드레스 오프셋 변경을 알리는 커맨드가 입력될 때 외부로부터 제공되는 열 어드레스가 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)로 전달될 수 있음을 의미한다.
검출 회로 (230)는 메모리 컨트롤러로부터 제공되는 외부 제어 신호들 (CLE, ALE,,) 및 커맨드 레지스터 (190)로부터의 동작 모드 플래그 신호 (Flag_mode)를 받아들이고, 액티브 로우 펄스의 세트 및 리세트 신호들 (SET, RESET)을 출력한다. 여기서, CLE 신호는 커맨드 래치 인에이블 신호 (command latch enable signal)이고, ALE 신호는 어드레스 래치 인에이블 신호 (address latch enable signal)이다. 이 실시예에 있어서, 세트 신호 (SET)는, 예를 들면, ALE='H', CLE='L',='H' (이는 어드레스 입력 조건을 나타냄)이고 플래그 신호 (Flag_mode)가 생성될 때만 외부 제어 신호 ()의 첫번째 하이-로우 천이에 따라 소정의 폭의 펄스 형태를 갖도록 활성화된다. 상기 세트 신호 (SET)가 독출/기입 동작을 알리는 커맨드가 입력된 후에만 생성된다는 점에 주의해야 한다. 리세트 신호 (RESET)는, 예를 들면, ALE='H', CLE='L',='H'일 때 외부 제어 신호 ()의 세번째 로우-하이 천이에 따라 소정의 폭의 펄스 형태를 갖도록 활성화된다. 리세트 신호 (RESET)는 커맨드 입력에 관계없이 어드레스 입력 구간의 종점 또는,신호의 세번째 로우-하이 천이시 마다 생성된다.
이 실시예에 있어서, 커맨드 레지스터 (190) 및 독출/기입 컨트롤러 (240)는, 데이터가 입출력되는 도중에 외부 어드레스가 입출력 핀들에 인가될 때, 상기 입출력 핀들에 제공되는 외부 어드레스가 열 어드레스 레지스터 (140)에 저장되도록 어드레스 버퍼 회로 (110) 및 열 어드레스 레지스터 (140)를 제어하는 수단을 구성한다.
도 1에 도시된 어드레스 입력 구간 설정 회로의 바람직한 실시예를 보여주는 도 3을 참조하면, 어드레스 입력 구간 설정 회로 (220)는 4개의 낸드 게이트들 (221, 222, 223, 224)과 하나의 노어 게이트 (225)로 구성되며, 도시된 바와 같이 연결된다. 회로 동작에 있어서, 메모리 장치가 선택된 후, 낸드 게이트들 (221, 223)의 출력들이 모두 로우 레벨이 된다고 가정하자. 이후, 숏 펄스 신호 (nSP)와 리세트 신호 (RESET)가 하이 레벨이고 세트 신호 (SET)가 하이-로우 천이를 가질 때 (즉, 독출/기입 동작을 알리는 커맨드 입력 후신호의 첫번째 하이-로우 천이시), 어드레스 입력 구간 신호 (nADD_IN)는 하이 레벨에서 로우 레벨로 천이한다. 이는 외부 어드레스가 메모리 장치 내에 래치될 수 있음을 의미한다. 세트 신호 (SET)는 다시 로우 레벨에서 하이 레벨로 천이한다. 이 상태에서, 리세트 신호 (RESET)가 하이 레벨에서 로우 레벨로 천이하면, 낸드 게이트 (223)의 출력은 하이 레벨이 되고, 어드레스 입력 구간 신호 (nADD_IN)는 다시 하이 레벨이 된다. 반면에, 숏 펄스 신호 (nSP)가 하이 레벨에서 로우 레벨로 천이하면, 낸드 게이트 (221)의 출력 (Yin)은 로우에서 하이로 간다. 이는 낸드 게이트 (223)의 출력에 관계없이 노어 게이트 (225)의 출력 (nADD_IN)이 하이 레벨에서 로우 레벨로 천이하게 한다. 이는 외부 어드레스가 메모리 장치 내에 래치될 수 있음을 의미한다. 이후, 리세트 신호 (RESET)가 하이 레벨에서 로우 레벨로 천이함에 따라 낸드 게이트들 (222, 223)의 출력들은 모두 로우 레벨이 되고, 어드레스 입력 구간 신호 (nADD_IN)는 다시 하이 레벨이 된다.
도 4a는 본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작이 상세히 설명된다.
프로그램 동작 전에 수행되는 연속적인 데이터 입력 동작임을 나타내는 커맨드가 입력되면, 연속적인 데이터 입력 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (190)에 의해서 활성화된다. 이후, 프로그램될 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi) (i=0-7)을 통해 연속적으로 입력된다. 연속적으로 입력된 열 및 행 어드레스는 제어 로직 (200)의 제어 하에 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)와 행 어드레스 레지스터 (120)에 각각 저장된다. 제어 로직 (200)은 데이터입력 동작을 위한 내부 신호들을 발생시켜서 곧이어 입력될 데이터를 페이지 버퍼 회로 (160)에 저장할 준비를 한다. 좀 더 구체적으로 설명하면 다음과 같다.
도 4a에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,)의 로직 상태들이 어드레스 입력 조건과 일치할 때, 검출 회로(230)는 외부 제어 신호 ()의 첫번째 하이-로우 천이에 응답하여 하이-로우 천이를 갖는 세트 신호 (SET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 세트 신호 (SET)의 하이-로우 천이에 따라 하이 레벨에서 로우 레벨로 천이한다. 제어 로직 (200)은 어드레스 입력 구간 신호 (nADD_IN)의 천이에 응답하여 어드레스 입력 제어 신호 (CNT1) 및 어드레스 래치 제어 신호 (CNT2)를 발생한다. 어드레스 버퍼 회로 (110)는 어드레스 입력 제어 신호 (CNT1)에 응답하여 연속적으로 입력되는 열 및 행 어드레스를 받아들이고, 그렇게 입력된 열 및 행 어드레스는 어드레스 래치 제어 신호 (CNT2)에 따라 열 어드레스 레지스터 (140)와 행 어드레스 레지스터 (120)에 각각 저장된다. 검출 회로 (230)는 외부 제어 신호 ()의 세번째 로우-하이 천이에 응답하여 하이-로우 천이를 갖는 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 리세트 신호 (RESET)의 하이-로우 천이에 따라 하이 레벨이 된다. 즉, 어드레스 입력이 종료된다.
이어서, 데이터 입력 신호인신호의 로우-하이 천이에 맞추어 (또는 동기되어) 데이터가 입출력 버퍼 회로 (180)를 통해 입력되고, 열 어드레스 레지스터 (140)의 열 어드레스가 순차적으로 바뀐다 (또는 증가된다). 즉, 입출력 구조에 따라 순차적으로 입력되는 데이터는 페이지 버퍼 회로 (160)에 임시적으로 저장된다. 데이터 입력 동작이 수행되는 도중에, 열 어드레스 오프셋을 변경하기 위한 특정 커맨드가 입력되면, 커맨드 레지스터 (110)는 특정 커맨드에 응답하여 열 어드레스 오프셋을 변경하기 위한 플래그 신호 (Flag_offset)를 활성화시키며, 곧이어 입력되는 열 어드레스는 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)에 저장된다. 좀 더 구체적으로 설명하면, 다음과 같다.
열 어드레스 오프셋 변경을 위한 특정 커맨드가 외부 제어 신호들 (CLE, ALE,,)의 커맨드 입력 조건 (CLE='H', ALE='L',='H',='L-H 천이')에 따라 입출력 핀들 (I/Oi)에 인가되면, 커맨드 레지스터 (190)는 로우-하이 천이를 갖는 오프셋 변경 플래그 신호 (Flag_offset)를 출력한다. 숏 펄스 발생 회로 (210)는 플래그 신호 (Flag_offset)의 로우-하이 천이에 응답하여 숏 펄스 신호 (nSP)를 발생하고, 어드레스 입력 구간 신호 (nADD_IN)는 숏 펄스 신호 (nSP)에 따라 하이 레벨에서 로우 레벨로 활성화된다. 제어 로직 (200)은 어드레스 입력 구간 신호 (nADD_IN)의 활성화에 응답하여 어드레스 입력 제어 신호 (CNT1)와 어드레스 래치 제어 신호 (CNT2)를 발생하며, 그 결과 곧이어 입력되는 열 어드레스가 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)로 전달된다. 이후, 검출 회로 (230)는 외부 제어 신호들 (CLE, ALE,,)에 응답하여 어드레스 입력 구간의 종점을 검출하여 액티브 로우 펄스의 리세트 신호 (RESET)를 발생한다. 즉, 검출 회로 (230)는신호의 세번째 로우-하이 천이에 응답하여 리세트 신호(RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 하이 레벨로 비활성화된다. 즉, 열 어드레스의 오프셋 변경을 위한 어드레스 입력이 종료된다.
계속해서, 데이터 입력 신호인신호의 로우-하이 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (180)를 통해 입력된다. 나머지 데이터는 열 게이트 회로 (170)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 저장된다. 데이터 입력 동작이 완료되면, 페이지 버퍼 회로 (160)에 임시적으로 저장된 데이터는 프로그램 커맨드의 입력에 따라 선택된 페이지의 메모리 셀들에 프로그램된다.
도 4b는 본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작이 설명된다.
독출 동작임을 나타내는 커맨드가 입력되면, 독출 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (190)에 의해서 활성화된다. 이후, 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi) (i=0-7)을 통해 연속적으로 입력된다. 입력된 열 및 행 어드레스는 제어 로직 (200)의 제어 하에 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)와 행 어드레스 레지스터 (120)에 각각 저장된다. 어드레스 입력에 관련된 동작은 도 4에서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 제어 로직 (200)은 독출 동작을 위한 내부 신호들을 발생하여 페이지 버퍼 회로 (160)를 제어한다. 즉, 페이지 버퍼 회로 (160)는 선택된 페이지의 메모리 셀들에대한 데이터 감지 동작을 수행하고, 감지된 데이터를 페이지 버퍼 회로에 임시로 저장하는 동작을 수행한다. 감지 동작이 수행되는 동안, 낸드형 플래시 메모리 장치는 비지 상태로 유지된다. 즉, 감지 동작이 수행되는 동안, R/신호는 비지 상태를 나타내는 로우 레벨로 유지된다.
선택된 페이지의 메모리 셀들의 데이터를 감지하여 저장하는 동작이 완료되면, 낸드형 플래시 메모리 장치는 비지 상태에서 준비 상태로 진입하여 임시로 저장된 메모리 셀의 데이터를 메모리 장치의 외부로 출력할 수 있게 된다. 낸드형 플래시 메모리 장치가 비지 상태에서 준비 상태가 되면, 열 어드레스 레지스터 (140)는 데이터 출력 신호인신호의 하이-로우 천이에 따라 열 어드레스를 순차적으로 증가시키며, 열 디코더 (150) 및 열 게이트 회로 (170)는 열 어드레스 레지스터 (140)로부터 순차적으로 출력되는 열 어드레스에 응답하여 페이지 버퍼들의 그룹들을 선택한다. 그렇게 선택된 그룹의 페이지 버퍼들에 저장된 데이터는 입출력 버퍼회로 (180)를 통해 메모리 장치의 외부로 출력된다.
데이터 출력 동작이 수행되는 도중에, 열 어드레스 오프셋을 변경하기 위한 특정 커맨드가 입력되면, 커맨드 레지스터 (190)는 특정 커맨드에 응답하여 열 어드레스 오프셋을 변경하기 위한 플래그 신호 (Flag_offset)를 활성화시키며, 곧이어 입력되는 열 어드레스는 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)에 저장된다. 좀 더 구체적으로 설명하면 다음과 같다.
열 어드레스 오프셋 변경을 위한 특정 커맨드가 외부 제어 신호들 (CLE,ALE,,)의 커맨드 입력 조건 (CLE='H', ALE='L',='H',='L-H 천이')에 따라 입출력 핀들 (I/Oi)에 인가되면, 커맨드 레지스터 (190)는 오프셋 변경 플래그 신호 (Flag_offset)가 로우 레벨에서 하이 레벨로 천이되게 한다. 숏 펄스 발생 회로 (210)는 플래그 신호 (Flag_offset)의 로우-하이 천이에 응답하여 숏 펄스 신호 (nSP)를 발생하고, 어드레스 입력 구간 신호 (nADD_IN)는 숏 펄스 신호 (nSP)에 따라 하이 레벨에서 로우 레벨로 활성화된다. 제어 로직 (200)은 어드레스 입력 구간 신호 (nADD_IN)의 활성화에 응답하여 어드레스 입력 제어 신호 (CNT1)와 어드레스 래치 제어 신호 (CNT2)를 발생하며, 그 결과 곧이어 입력되는 열 어드레스가 어드레스 버퍼 회로 (110)를 통해 열 어드레스 레지스터 (140)로 전달된다. 이후, 검출 회로 (230)는 외부 제어 신호들 (CLE, ALE,,)에 응답하여 어드레스 입력 구간의 종점 (즉,신호의 세번째 로우-하이 천이)을 검출하여 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 하이 레벨로 비활성화된다. 즉, 열 어드레스의 오프셋 변경을 위한 어드레스 입력이 종료된다.
계속해서, 데이터 출력 신호인신호의 하이-로우 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (180)를 통해 메모리 장치의 외부로 출력된다. 나머지 데이터는 열 게이트 회로 (170)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 출력된다.
본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치에는 데이터 입력/출력 동작시 내부 열 어드레스를 외부로부터 제공되는 열 어드레스로 변경할 수 있는 기능이 제공된다. 그러한 기능에 의하면, 메모리 장치의 페이지 사이즈가, 예를 들면, (512B+16B)에서 (2KB+64B)로 확장되더라도, 낸드형 플래시 메모리 장치는 메모리 인터페이스로서 메모리 컨트롤러의 버퍼 메모리 사이즈에 관계없이 모든 메모리 응용 시스템에 적용될 수 있다. 예를 들면, 비록 메모리 컨트롤러의 버퍼 메모리 사이즈가 (512B+16B)이더라도, 도 5에 도시된 바와 같이, 512B의 노멀 데이터는 기입 커맨드 입력에 따라 메인 필드 어레이에 대응하는 2KB의 페이지 버퍼 영역 (①)에 할당되고, 16B의 부가 데이터는 열 어드레스의 오프셋을 변경하기 위한 커맨드 입력에 따라 스페어 필드 어레이에 대응하는 64B의 페이지 버퍼 영역 (②)에 할당된다. 마찬가지로, 그 다음에 전송되는 데이터 열 중 512B의 노멀 데이터는 기입 커맨드 입력에 따라 2KB의 페이지 버퍼 영역 (③)에 할당되고, 16B의 부가 데이터는 열 어드레스의 오프셋을 변경하기 위한 커맨드 입력에 따라 64B의 페이지 버퍼 영역 (④)에 할당된다. 이러한 방법으로 나머지 데이터 역시 정상적으로 페이지 버퍼 회로에 저장된다. 그러므로, 낸드형 플래시 메모리 장치의 페이지 사이즈가 메모리 응용 시스템에 관계 없이 확장될 수 있으며, 그 결과 낸드형 플래시 메모리 장치의 고속 독출/기입 동작이 달성될 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블럭도이다. 제 2 실시예에 있어서, 낸드형 플래시 메모리 장치는 특정 커맨드 대신에 외부 제어 신호들 (CLE, ALE,,)의 조합을 이용하여 열 어드레스의 오프셋을 변경하는 기능을 수행한다. 제 2 실시예의 구성 요소들 (300-380)은 제 1 실시예의 그것과 동일한 기능을 수행하며, 그것에 대한 설명은 그러므로 생략된다.
도 6을 참조하면, 커맨드 레지스터 (390)는 독출 동작 또는 연속적인 데이터 입력 동작을 알리는 커맨드가 입출력 핀들 (I/Oi) (i=0-7)에 인가될 때 상기 커맨드가 의미하는 동작 모드의 플래그 신호 (Flag_mode)를 활성화시킨다. 제어 로직 (400)은 플래그 신호 (Flag_mode)에 응답하여 독출/기입 동작을 위한 내부 신호들을 생성한다. 본 발명의 제 2 실시예에 따른 메모리 장치는 제 1 검출 회로 (410), 숏 펄스 발생 회로 (420), 어드레스 입력 구간 설정 회로 (430), 그리고 제 2 검출 회로 (440)를 더 포함한다. 이 실시예에 있어서, 제어 로직 (400), 제 1 검출 회로 (410), 숏 펄스 발생 회로 (420), 어드레스 입력 구간 설정 회로 (430), 그리고 제 2 검출 회로 (440)는 독출/기입 동작에 따른 전반적인 제어 동작을 수행하는 독출/기입 컨트롤러 (450)를 구성한다.
제 1 검출 회로 (410)는 외부 (예를 들면, 메모리 컨트롤러)로부터 제공되는 외부 제어 신호들 (CLE, ALE,,)을 받아들이고, 입력된 신호들의 특정 조합이 열 어드레스의 오프셋 변경을 알리는 값과 일치하는 지의 여부를 검출한다. 제 1 검출 회로 (410)는 특정 신호 조합이 열 어드레스의 오프셋 변경을 나타낼 때 열 어드레스의 오프셋 변경을 나타내는 플래그 신호 (Flag_offset)를 발생한다. 예를 들면, 외부 제어 신호들 (CLE, ALE,,)가 모두 하이 레벨일 때, 제 1 검출 회로 (410)는 로우-하이 천이를 갖는 플래그 신호 (Flag_offset)를 출력한다. 숏 펄스 발생 회로 (420)는 플래그 신호 (Flag_offset)에 응답하여 숏 펄스 신호 (nSP)를 발생하고, 어드레스 입력 구간 설정 회로 (430)는 숏 펄스 신호 (nSP)에응답하여 어드레스 입력 구간 신호 (nADD_IN)를 활성화시킨다. 어드레스 입력 구간 신호 (nADD_IN)가 활성화될 때, 제어 로직 (400)은 어드레스 입력 제어 신호 (CNT1) 및 어드레스 래치 제어 신호 (CNT2)를 발생한다. 어드레스 버퍼 회로 (310)는 어드레스 입력 제어 신호 (CNT1)에 응답하여 입출력 핀들 (I/Oi)에 제공되는 어드레스 데이터를 저장하고, 열 어드레스 레지스터 (340)는 어드레스 래치 제어 신호 (CNT2)에 응답하여 어드레스 버퍼 회로 (310)의 출력을 래치한다. 즉, 열 어드레스 레지스터 (340)의 열 어드레스는 어드레스 버퍼 회로 (310)로부터 출력되는 새로운 열 어드레스에 의해서 갱신된다. 어드레스 입력 구간 신호 (nADD_IN)는 제 2 검출 회로 (440)로부터 출력되는 리세트 신호 (RESET)에 의해서 비활성화된다.
제 1 실시예와 마찬가지로, 제 2 검출 회로 (440)는 독출 동작 또는 연속적인 데이터 입력 동작을 나타내는 커맨드가 입력될 때만 세트 신호 (SET)를 활성화킨다. 세트 신호 (SET)의 활성화에 따라 어드레스 입력 구간 설정 회로 (430)로부터 출력되는 어드레스 입력 구간 신호 (nADD_IN)가 활성화된다. 즉, 어드레스 입력 구간 신호 (nADD_IN)는 독출 동작 또는 연속적인 데이터 입력 동작을 나타내는 커맨드가 입력될 때 제 2 검출 회로 (440)로부터의 세트 신호 (SET)에 의해서 활성화되고, 외부 제어 신호들 (CLE, ALE,,)의 조합이 열 어드레스의 오프셋 변경을 나타낼 때 제 1 검출 회로 (410)로부터의 플래그 신호 (Flag_offset)에 의해서 활성화된다. 그렇게 활성화된 어드레스 입력 구간 신호 (nADD_IN)는 어드레스 입력 구간의 종점에서 제 2 검출 회로 (440)로부터 출력되는 리세트 신호 (RESET)에 의해서 비활성화된다. 제 2 실시예에 있어서, 숏 펄스 발생 회로 (420) 및 어드레스 입력 구간 설정 회로 (430)는 제 1 실시예와 동일하게 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이 실시예에 있어서, 커맨드 레지스터 (390) 및 독출/기입 컨트롤러 (450)는, 데이터가 입출력되는 도중에 외부 어드레스가 입출력 핀들에 인가될 때, 상기 입출력 핀들에 제공되는 외부 어드레스가 열 어드레스 레지스터에 저장되도록 어드레스 버퍼 회로 및 열 어드레스 레지스터를 제어하는 수단을 구성한다.
도 7은 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작이 상세히 설명된다.
프로그램 동작 전에 수행되는 연속적인 데이터 입력 동작임을 나타내는 커맨드가 입력되면, 연속적인 데이터 입력 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (390)에 의해서 활성화된다. 이후, 프로그램될 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi)을 통해 연속적으로 입력된다. 연속적으로 입력된 열 및 행 어드레스는 제어 로직 (400)의 제어 하에 어드레스 버퍼 회로 (310)를 통해 열 어드레스 레지스터 (340)와 행 어드레스 레지스터 (320)에 각각 저장된다. 제어 로직 (400)은 데이터 입력 동작을 위한 내부 신호들을 발생시켜서 곧이어 입력될 데이터를 페이지 버퍼 회로 (360)에 저장할 준비를 한다. 좀 더 구체적으로 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,)의 로직 상태들이 어드레스 입력 조건과 일치할 때, 제 2 검출 회로 (440)는 외부 제어 신호()의 첫번째 하이-로우 천이에 응답하여 하이-로우 천이를 갖는 세트 신호 (SET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 세트 신호 (SET)의 하이-로우 천이에 따라 하이 레벨에서 로우 레벨로 천이한다. 제어 로직 (400)은 어드레스 입력 구간 신호 (nADD_IN)의 천이에 응답하여 어드레스 입력 제어 신호 (CNT1) 및 어드레스 래치 제어 신호 (CNT2)를 발생한다. 어드레스 버퍼 회로 (310)는 어드레스 입력 제어 신호 (CNT1)에 응답하여 연속적으로 입력되는 열 및 행 어드레스를 받아들이고, 그렇게 입력된 열 및 행 어드레스는 어드레스 래치 제어 신호 (CNT2)에 따라 열 어드레스 레지스터 (340)와 행 어드레스 레지스터 (320)에 각각 저장된다. 제 2 검출 회로 (440)는 외부 제어 신호 ()의 세번째 로우-하이 천이에 응답하여 하이-로우 천이를 갖는 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 리세트 신호 (RESET)의 하이-로우 천이에 따라 하이 레벨이 된다.
이어서, 데이터 입력 신호인신호의 로우-하이 천이에 맞추어 (또는 동기되어) 데이터가 입출력 버퍼 회로 (380)를 통해 입력되고, 열 어드레스 레지스터 (340)의 열 어드레스가 순차적으로 바뀐다 (또는 증가된다). 즉, 입출력 구조에 따라 순차적으로 입력되는 데이터는 페이지 버퍼 회로 (360)에 임시적으로 저장된다. 데이터 입력 동작이 수행되는 도중에, 도 7에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,,)의 조합이 열 어드레스의 오프셋 변경 조건과 일치할 때, 제 1 검출 회로 (410)는 외부 제어 신호들 (CLE, ALE,,)의 조합에 따라 열어드레스 오프셋을 변경하기 위한 플래그 신호 (Flag_offset)를 활성화시키며, 곧이어 입력되는 열 어드레스는 어드레스 버퍼 회로 (310)를 통해 열 어드레스 레지스터 (340)에 저장된다. 좀 더 구체적으로 설명하면, 다음과 같다.
열 어드레스 오프셋 변경을 위한 조합을 갖는 외부 제어 신호들 (CLE, ALE,,)이 입출력 핀들 (I/Oi)에 인가되면, 제 1 검출 회로 (410)는 로우-하이 천이를 갖는 오프셋 변경 플래그 신호 (Flag_offset)를 출력한다. 숏 펄스 발생 회로 (420)는 플래그 신호 (Flag_offset)의 로우-하이 천이에 응답하여 숏 펄스 신호 (nSP)를 발생하고, 어드레스 입력 구간 신호 (nADD_IN)는 숏 펄스 신호 (nSP)에 따라 하이 레벨에서 로우 레벨로 활성화된다. 제어 로직 (400)은 어드레스 입력 구간 신호 (nADD_IN)의 활성화에 응답하여 어드레스 입력 제어 신호 (CNT1)와 어드레스 래치 제어 신호 (CNT2)를 발생하며, 그 결과 곧이어 입력되는 열 어드레스가 어드레스 버퍼 회로 (310)를 통해 열 어드레스 레지스터 (340)로 전달된다. 이후, 제 2 검출 회로 (440)는 외부 제어 신호들 (CLE, ALE,,)을 이용하여 어드레스 입력 구간의 종점을 검출하여 액티브 로우 펄스의 리세트 신호 (RESET)를 발생한다. 즉, 제 2 검출 회로 (440)는신호의 세번째 로우-하이 천이에 응답하여 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 하이 레벨로 비활성화된다. 즉, 열 어드레스 레지스터 (340)의 열 어드레스가 새로운 열 어드레스로 변경된다 (또는, 갱신된다).
계속해서, 데이터 입력 신호인신호의 로우-하이 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (380)를 통해 입력된다. 나머지 데이터는 열 게이트 회로 (370)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 저장된다. 데이터 입력 동작이 완료되면, 페이지 버퍼 회로 (360)에 임시적으로 저장된 데이터는 프로그램 커맨드의 입력에 따라 선택된 페이지의 메모리 셀들에 프로그램된다.
도 8은 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작이 설명된다.
독출 동작임을 나타내는 커맨드가 입력되면, 독출 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (190)에 의해서 활성화된다. 이후, 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi)을 통해 연속적으로 입력된다. 입력된 열 및 행 어드레스는 제어 로직 (400)의 제어 하에 어드레스 버퍼 회로 (310)를 통해 열 어드레스 레지스터 (340)와 행 어드레스 레지스터 (320)에 각각 저장된다. 어드레스 입력에 관련된 동작은 도 7에서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 제어 로직 (400)은 독출 동작을 위한 내부 신호들을 발생하여 페이지 버퍼 회로 (360)를 제어한다. 즉, 페이지 버퍼 회로 (360)는 선택된 페이지의 메모리 셀들에 대한 데이터 감지 동작을 수행하고, 감지된 데이터를 페이지 버퍼 회로에 임시로 저장하는 동작을 수행한다. 감지 동작이 수행되는 동안, 낸드형 플래시 메모리 장치는 비지 상태로 유지된다. 즉, 감지 동작이 수행되는 동안, R/신호는 비지 상태를 나타내는 로우 레벨로 유지된다.
선택된 페이지의 메모리 셀들의 데이터를 감지하여 저장하는 동작이 완료되면, 낸드형 플래시 메모리 장치는 비지 상태에서 준비 상태로 진입하여 임시로 저장된 메모리 셀의 데이터를 메모리 장치의 외부로 출력할 수 있게 된다. 낸드형 플래시 메모리 장치가 비지 상태에서 준비 상태가 되면, 열 어드레스 레지스터 (340)는 데이터 출력 신호인신호의 하이-로우 천이에 따라 열 어드레스를 순차적으로 증가시키며, 열 디코더 회로 (350) 및 열 게이트 회로 (370)는 열 어드레스 레지스터 (340)로부터 순차적으로 출력되는 열 어드레스에 응답하여 페이지 버퍼들의 그룹들을 선택한다. 그렇게 선택된 그룹의 페이지 버퍼들에 저장된 데이터는 입출력 버퍼 회로 (380)를 통해 메모리 장치의 외부로 출력된다.
데이터 출력 동작이 수행되는 도중에, 도 8에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,,)의 조합이 열 어드레스의 오프셋 변경 조건 (예를 들면, CLE='H', ALE='H',='H',='H')과 일치할 때, 제 1 검출 회로 (410)는 외부 제어 신호들의 조합에 응답하여 열 어드레스 오프셋을 변경하기 위한 플래그 신호 (Flag_offset)를 활성화시키며, 곧이어 입력되는 열 어드레스는, 앞서 설명된 것과 마찬가지로, 어드레스 버퍼 회로 (310)를 통해 열 어드레스 레지스터 (340)에 저장된다. 계속해서, 데이터 출력 신호인신호의 하이-로우 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (380)를 통해 메모리 장치의 외부로 출력된다. 나머지 데이터는 열 게이트 회로 (370)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 출력된다.
본 발명의 제 2 실시예 역시 제 1 실시예와 동일한 효과를 가짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 즉, 낸드형 플래시 메모리 장치의 페이지 사이즈가 메모리 응용 시스템에 관계 없이 확장될 수 있으며, 그 결과 낸드형 플래시 메모리 장치의 고속 독출/기입 동작이 달성될 수 있다.
도 9는 본 발명의 제 3 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블럭도이다. 제 3 실시예에 따른 낸드형 플래시 메모리 장치는 어드레스 입력 조건이 생길 때마다 외부 (예를 들면, 메모리 컨트롤러)로부터 제공되는 열 어드레스에 의해서 열 어드레스 레지스터 (540)의 내용이 갱신되도록 구현된다. 제 3 실시예의 구성 요소들 (500-580)은 제 1 및 제 2 실시예들의 그것과 동일한 기능을 수행하며, 그것에 대한 설명은 그러므로 생략된다.
도 9를 참조하면, 커맨드 레지스터 (590)는 독출 동작 또는 연속적인 데이터 입력 동작을 알리는 커맨드가 입출력 핀들 (I/Oi)에 인가될 때 상기 커맨드가 의미하는 동작 모드의 플래그 신호 (Flag_mode)를 활성화시킨다. 제어 로직 (600)은 플래그 신호 (Flag_mode)에 응답하여 독출/기입 동작을 위한 내부 신호들을 생성한다. 본 발명의 제 3 실시예에 따른 메모리 장치는 검출 회로 (610) 및 어드레스 입력 구간 설정 회로 (62)를 더 포함한다. 이 실시예에 있어서, 제어 로직 (600), 검출 회로 (610) 그리고 어드레스 입력 구간 설정 회로 (620)는 독출/기입 동작에 따른 전반적인 제어 동작을 수행하는 독출/기입 컨트롤러 (630)를 구성한다.
검출 회로 (610)는 외부 제어 신호들 (CLE, ALE,,)에 응답하여 세트 신호 (SET)와 리세트 신호 (RESET)를 발생한다. 예를 들면, 세트 신호 (SET)는 외부 제어 신호들 (CLE, ALE,)이 모두 하이 레벨일 때신호의 첫번째 하이-로우 천이에 따라 활성화된다. 리세트 신호 (RESET)는 외부 제어 신호들 (CLE, ALE,)이 모두 하이 레벨일 때신호의 로우-하이 천이 (예를 들면, 세번째 로우-하이 천이)에 따라 활성화된다. 검출 회로 (610)는 리세트 신호 (RESET)는 외부 제어 신호들 (CLE, ALE,)이 모두 하이 레벨일 때신호의 첫번째 로우-하이 천이 또는 두번째 로우-하이 천이에 따라 활성화되도록 구현될 수 있다. 어드레스 입력 구간 설정 회로 (620)는 세트 신호 (SET)에 응답하여 어드레스 입력 구간 신호 (nADD_IN)를 활성화시키고, 리세트 신호 (RESET)에 응답하여 활성화된 신호 (nADD_IN)를 비활성화시킨다. 어드레스 입력 구간 설정 회로 (620)는, 도 10에 도시된 바와 같이, 2개의 낸드 게이트들 (621, 622)과 인버터 (623)를 이용하여 구현될 수 있다.
이 실시예에 있어서, 커맨드 레지스터 (590) 및 독출/기입 컨트롤러 (630)는, 데이터가 입출력되는 도중에 외부 어드레스가 입출력 핀들에 인가될 때, 상기 입출력 핀들에 제공되는 외부 어드레스가 열 어드레스 레지스터에 저장되도록 어드레스 버퍼 회로 및 열 어드레스 레지스터를 제어하는 수단을 구성한다.
도 11은 본 발명의 제 3 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 3 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 입력 동작이 상세히 설명된다.
프로그램 동작 전에 수행되는 연속적인 데이터 입력 동작임을 나타내는 커맨드가 입력되면, 연속적인 데이터 입력 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (590)에 의해서 활성화된다. 이후, 프로그램될 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi)을 통해 연속적으로 입력된다. 연속적으로 입력된 열 및 행 어드레스는 제어 로직 (600)의 제어 하에 어드레스 버퍼 회로 (510)를 통해 열 어드레스 레지스터 (540)와 행 어드레스 레지스터 (520)에 각각 저장된다. 제어 로직 (600)은 데이터 입력 동작을 위한 내부 신호들을 발생시켜서 곧이어 입력될 데이터를 페이지 버퍼 회로 (560)에 저장할 준비를 한다. 좀 더 구체적으로 설명하면 다음과 같다.
도 11에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,)의 로직 상태들이 어드레스 입력 조건과 일치할 때, 검출 회로(610)는 외부 제어 신호 ()의 첫번째 하이-로우 천이에 응답하여 하이-로우 천이를 갖는 세트 신호 (SET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 세트 신호 (SET)의 하이-로우 천이에 따라 하이 레벨에서 로우 레벨로 천이한다. 제어 로직 (600)은 어드레스 입력 구간 신호 (nADD_IN)의 천이에 응답하여 어드레스 입력 제어 신호 (CNT1) 및 어드레스 래치 제어 신호 (CNT2)를 발생한다. 어드레스 버퍼 회로 (510)는 어드레스 입력 제어 신호 (CNT1)에 응답하여 연속적으로 입력되는 열 및 행 어드레스를 받아들이고, 그렇게 입력된 열 및 행 어드레스는 어드레스 래치 제어 신호 (CNT2)에 따라 열 어드레스 레지스터 (540)와 행 어드레스 레지스터 (520)에 각각 저장된다. 검출 회로(610)는 외부 제어 신호 ()의 세번째 로우-하이 천이에 응답하여 하이-로우 천이를 갖는 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 리세트 신호 (RESET)의 하이-로우 천이에 따라 하이 레벨이 된다.
이어서, 데이터 입력 신호인신호의 로우-하이 천이에 맞추어 (또는 동기되어) 데이터가 입출력 버퍼 회로 (580)를 통해 입력되고, 열 어드레스 레지스터 (540)의 열 어드레스가 순차적으로 바뀐다 (또는 증가된다). 즉, 입출력 구조에 따라 순차적으로 입력되는 데이터는 페이지 버퍼 회로 (560)에 임시적으로 저장된다. 데이터 입력 동작이 수행되는 도중에, 도 11에 도시된 바와 같이, 외부 제어 신호들 (CLE, ALE,,)의 조합이 어드레스 입력 조건과 일치할 때, 검출 회로 (610)는 외부 제어 신호들 (CLE, ALE,,)의 조합에 따라 열 어드레스 오프셋을 변경하기 위한 세트 신호 (SET)를 활성화시키며, 곧이어 입력되는 열 어드레스는 어드레스 버퍼 회로 (510)를 통해 열 어드레스 레지스터 (540)에 저장된다. 좀 더 구체적으로 설명하면, 다음과 같다.
열 어드레스 오프셋 변경을 위한 (또는, 어드레스 입력 조건을 나타내는) 조합을 갖는 외부 제어 신호들 (CLE, ALE,,)이 입출력 핀들 (I/Oi)에 인가되면, 검출 회로 (610)는 액티브 로우 펄스의 세트 신호 (SET)를 활성화시킨다. 어드레스 입력 구간 신호 (nADD_IN)는 액티브 로우 펄스의 세트 신호 (SET)에 따라 하이 레벨에서 로우 레벨로 활성화된다. 제어 로직 (600)은 어드레스 입력 구간 신호 (nADD_IN)의 활성화에 응답하여 어드레스 입력 제어 신호 (CNT1)와 어드레스 래치 제어 신호 (CNT2)를 발생하며, 그 결과 곧이어 입력되는 열 어드레스가 어드레스 버퍼 회로 (510)를 통해 열 어드레스 레지스터 (540)로 전달된다. 이후, 검출 회로 (610)는신호의 세번째 로우-하이 천이에 응답하여 리세트 신호 (RESET)를 출력하며, 어드레스 입력 구간 신호 (nADD_IN)는 하이 레벨로 비활성화된다. 즉, 열 어드레스 레지스터 (340)의 열 어드레스가 새로운 열 어드레스로 변경된다 (또는, 갱신된다).
계속해서, 데이터 입력 신호인신호의 로우-하이 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (580)를 통해 입력된다. 나머지 데이터는 열 게이트 회로 (570)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 저장된다. 데이터 입력 동작이 완료되면, 페이지 버퍼 회로 (560)에 임시적으로 저장된 데이터는 프로그램 커맨드의 입력에 따라 선택된 페이지의 메모리 셀들에 프로그램된다.
도 12 내지 도 14는 본 발명의 제 3 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작을 설명하기 위한 동작 타이밍도들이다. 이하, 본 발명의 제 3 실시예에 따른 낸드형 플래시 메모리 장치의 데이터 출력 동작이 설명된다.
도 12를 참조하면, 독출 동작임을 나타내는 커맨드가 입력될 때, 독출 동작임을 나타내는 동작 모드 플래그 신호 (Flag_mode)가 커맨드 레지스터 (590)에 의해서 활성화된다. 이후, 메모리 셀들을 지정하기 위한 열 및 행 어드레스 데이터가 입출력 핀들 (I/Oi)을 통해 연속적으로 입력된다. 입력된 열 및 행 어드레스는 제어 로직 (600)의 제어 하에 어드레스 버퍼 회로 (510)를 통해 열 어드레스 레지스터 (540)와 행 어드레스 레지스터 (520)에 각각 저장된다. 어드레스 입력에 관련된 동작은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 제어 로직 (600)은 독출 동작을 위한 내부 신호들을 발생하여 페이지 버퍼 회로 (560)를 제어한다. 즉, 페이지 버퍼 회로 (560)는 선택된 페이지의 메모리 셀들에 대한 데이터 감지 동작을 수행하고, 감지된 데이터를 페이지 버퍼 회로에 임시로 저장하는 동작을 수행한다. 감지 동작이 수행되는 동안, 낸드형 플래시 메모리 장치는 비지 상태로 유지된다. 즉, 감지 동작이 수행되는 동안, R/신호는 비지 상태를 나타내는 로우 레벨로 유지된다.
선택된 페이지의 메모리 셀들의 데이터를 감지하여 저장하는 동작이 완료되면, 낸드형 플래시 메모리 장치는 비지 상태에서 준비 상태로 진입하여 임시로 저장된 메모리 셀의 데이터를 메모리 장치의 외부로 출력할 수 있게 된다. 낸드형 플래시 메모리 장치가 비지 상태에서 준비 상태가 되면, 열 어드레스 레지스터 (340)는 데이터 출력 신호인신호의 하이-로우 천이에 따라 열 어드레스를 순차적으로 증가시키며, 열 디코더 회로 (550) 및 열 게이트 회로 (570)는 열 어드레스 레지스터 (540)로부터 순차적으로 출력되는 열 어드레스에 응답하여 페이지 버퍼들의 그룹들을 선택한다. 그렇게 선택된 그룹의 페이지 버퍼들에 저장된 데이터는 입출력 버퍼 회로 (580)를 통해 메모리 장치의 외부로 출력된다.
데이터 출력 동작이 수행되는 도중에, 도 12에 도시된 바와 같이, 외부 제어신호들 (CLE, ALE,,)의 로직 상태들이 열 어드레스의 오프셋 변경을 위한 어드레스 입력 조건 (예를 들면, CLE='H', ALE='H',='H',=toggle)과 일치할 때, 검출 회로 (610)는 외부 제어 신호 ()의 첫번째 하이-로우 천이에 응답하여 열 어드레스 오프셋을 변경하기 위한 세트 신호 (SET)를 활성화시키며, 곧이어 입력되는 열 어드레스는, 앞서 설명된 것과 마찬가지로, 어드레스 버퍼 회로 (510)를 통해 열 어드레스 레지스터 (540)에 저장된다. 검출 회로 (610)는신호의 세번째 로우-하이 천이에 응답하여 리세트 신호 (RESET)를 활성화시키며, 어드레스 입력 구간 신호 (nADD_IN)는 비활성화된다.
계속해서, 데이터 출력 신호인신호의 하이-로우 천이에 동기되어 나머지 데이터가 입출력 버퍼 회로 (580)를 통해 메모리 장치의 외부로 출력된다. 나머지 데이터는 열 게이트 회로 (570)를 통해 새로 입력된 열 어드레스에 대응하는 페이지 버퍼로부터 순차적으로 출력된다.
본 발명의 제 3 실시예 역시 제 1 및 제 2 실시예들과 동일한 효과를 가짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 즉, 낸드형 플래시 메모리 장치의 페이지 사이즈가 메모리 응용 시스템에 관계 없이 확장될 수 있으며, 그 결과 낸드형 플래시 메모리 장치의 고속 독출/기입 동작이 달성될 수 있다.
본 발명에 따른 실시예들에 있어서, 어드레스 입력 구간 신호 (nADD_IN)는 신호의 세번째 로우-하이 천이에 따라 비활성화되도록 제어된다. 하지만, 도 14에 도시된 바와 같이, 어드레스 입력 구간 신호 (nADD_IN)는 첫번째 로우-하이 천이에따라 비활성화되도록 제어될 수 있다. 세트 및 리세트 신호들 (SET, RESET)을 출력하는 검출 회로는 그러한 기능을 수행하도록 카운터 회로 및 로직 게이트 회로들을 이용하여 구현될 수 있다. 또한, 어드레스 입력 구간 신호 (nADD_IN)는 두번째 로우-하이 천이에 따라 비활성화되도록 제어될 수 있다. 즉, 어드레스 입력 구간 신호 (nADD_IN)가 비활성화되는 시점은 다양하게 변경될 수 있다. 어드레스 입력 구간 신호 (nADD_IN)가 활성화되어 있는 구간 동안, 동작 타이밍도들에 도시되어 있는 바와 같이, 열 어드레스에 이어서 동일한 행 어드레스가 입력될 수 있다. 또는, 열 어드레스에 이어서 행 어드레스가 제공되지 않는다.
상술한 바와 같이, 데이터가 입력/출력되는 도중에 열 어드레스 레지스터의 열 어드레스가 외부로부터 제공되는 새로운 열 어드레스로 변경되도록 함으로써, 낸드형 플래시 메모리 장치의 페이지 사이즈가 메모리 응용 시스템에 관계 없이 확장될 수 있다. 결과적으로, 페이지 사이즈의 확장에 따라 낸드형 플래시 메모리 장치의 고속 독출/기입 동작이 달성될 수 있다.

Claims (38)

  1. 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 어레이와; 상기 어레이에/로부터 저장될/독출된 데이터를 임시적으로 저장하는 복수 개의 래치들을 포함하는 비휘발성 반도체 메모리 장치에 있어서:
    입출력 핀들에 제공되는 데이터를 어드레스로서 저장하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로에 저장된 데이터를 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터와;
    상기 열 어드레스 레지스터로부터 순차적으로 출력되는 열 어드레스에 응답하여 래치들의 그룹을 선택하는 선택 회로와;
    상기 입출력 핀들을 통해 입력되는 데이터를 데이터 입력 신호에 동기 되어 상기 선택된 래치들로 전달하고, 상기 선택된 래치들에 저장된 데이터를 데이터 출력 신호에 동기 되어 상기 입출력 핀들로 전달하는 데이터 입/출력 회로 및;
    상기 데이터가 상기 선택된 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 외부 어드레스가 인가될 때, 상기 입출력 핀들에 제공되는 상기 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어하는 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어레이는 메인 필드 어레이와 스페어 필드 어레이로 구분되며; 상기 데이터는 상기 메인 필드 어레이에 저장될 정상적인 데이터 비트들과 상기 스페어 필드 어레이에 저장될, 상기 정상적인 데이터 비트들과 관련된, 부가 데이터 비트들로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이터가 상기 선택된 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 인가된 상기 외부 어드레스는 상기 스페어 필드 어레이의 열들을 지정하기 위해 사용되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 수단은 열 어드레스의 변경을 알리는 커맨드가 상기 입출력 핀들을 통해 입력될 때 활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 수단은
    상기 입출력 핀들을 통해 입력된 상기 커맨드에 응답하여 열 어드레스 변경을 나타내는 제 1 플래그 신호를 발생하는 커맨드 레지스터와;
    상기 제 1 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로 및;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직을 포함하며,
    상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 수단은 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하고, 그 검출 결과로서 리세트 신호를 발생하는 검출 회로를 부가적으로 포함하며, 상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 커맨드 레지스터는 독출 동작/연속적인 데이터 입력 동작을 나타내는커맨드에 응답하여 제 2 플래그 신호를 발생하고; 상기 리세트 신호를 발생하는 검출 회로는 상기 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트 신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 제어 수단은 외부 제어 신호들 (CLE, ALE, /WE, /RE)의 조합에 의해서 활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 수단은
    상기 외부 제어 신호들 (CLE, ALE, /WE, /RE)의 조합이 열 어드레스 변경을 알리는 지의 여부를 검출하고, 그 검출 결과로서 상기 열 어드레스 레지스터의 열 어드레스 변경을 나타내는 제 1 플래그 신호를 발생하는 제 1 검출 회로와;
    상기 제 1 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로 및;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직을 포함하며,
    상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 수단은 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하여, 그 검출 결과로서 리세트 신호를 발생하는 제 2 검출 회로를 부가적으로 포함하며, 상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 수단은 독출 동작/연속적인 데이터 입력 동작을 나타내는 커맨드에 응답하여 제 2 플래그 신호를 발생하는 커맨드 레지스터를 부가적으로 포함하고; 상기 제 2 검출 회로는 상기 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트 신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 3 항에 있어서,
    상기 제어 수단은 외부 제어 신호들 (ALE, /CE, /WE, /RE)의 로직 상태들이 어드레스 입력 조건과 일치할 때마다 활성화되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 수단은
    소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 발생하는 어드레스 입력 구간 설정 회로와;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직 및;
    상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간의 개시 시점을 검출하여 세트 신호를 출력하며, 상기 어드레스 입력 구간의 종료 시점을 검출하여 리세트 신호를 출력하는 검출 회로를 포함하며,
    상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되고, 상기 리세트 신호에 의해서 비활성화되며; 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하고;그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 행들과 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 가지며, 메인 필드 어레이와 스페어 필드 어레이로 구분되는 메모리 셀 어레이와;
    복수 개의 그룹들로 구분되며, 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들과;
    상기 데이터 열은 상기 메인 필드 어레이에 저장될 정상적인 데이터 비트들과 상기 스페어 필드 어레이에 저장될, 상기 정상적인 데이터 비트들과 관련된, 부가 데이터 비트들로 이루어지며;
    입출력 핀들에 제공되는 신호들을 어드레스로서 저장하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터와;
    상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들의 그룹들을 순차적으로 선택하는 선택 회로와;
    상기 입출력 핀들을 통해 순차적으로 입력되는 데이터 열을 데이터 입력 신호에 동기되어 상기 선택된 그룹들의 래치들로 전달하고, 상기 선택된 그룹들의 래치들에 저장된 데이터 열을 데이터 출력 신호에 동기되어 상기 입출력 핀들로 전달하는 데이터 입/출력 회로와;
    열 어드레스 변경을 알리는 커맨드에 응답하여 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 커맨드 레지스터와;
    상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로 및;
    상기 입출력 핀들에 제공되는 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록, 상기 어드레스 입력 구간 신호의 활성화에 응답하여 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하고, 그 검출 결과로서 리세트 신호를 발생하는 검출 회로를 부가적으로 포함하며, 상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되는 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    상기 커맨드 레지스터는 독출 동작/연속적인 데이터 입력 동작을 나타내는 커맨드에 응답하여 제 2 플래그 신호를 발생하고; 상기 검출 회로는 상기 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트 신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 14 항에 있어서,
    상기 제어 로직은 상기 어드레스 입력 구간 신호에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하되, 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 플래시 메모리 장치.
  18. 제 14 항에 있어서,
    상기 데이터 열이 상기 선택된 그룹들의 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 인가된 상기 외부 어드레스는 상기 스페어 필드의 열들을 지정하기 위해 사용되는 플래시 메모리 장치.
  19. 제 14 항에 있어서,
    상기 각 그룹의 래치들의 수는 상기 입출력 핀들의 수에 대응하는 플래시 메모리 장치.
  20. 행들과 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 가지며, 메인 필드 어레이와 스페어 필드 어레이로 구분되는 메모리 셀 어레이와;
    복수 개의 그룹들로 구분되며, 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들과;
    상기 데이터 열은 상기 메인 필드 어레이에 저장될 정상적인 데이터 비트들과 상기 스페어 필드 어레이에 저장될, 상기 정상적인 데이터 비트들과 관련된, 부가 데이터 비트들로 이루어지며;
    입출력 핀들에 제공되는 신호들을 어드레스로서 저장하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터와;
    상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들의 그룹들을 순차적으로 선택하는 선택 회로와;
    상기 입출력 핀들을 통해 순차적으로 입력되는 데이터 열을 데이터 입력 신호에 동기되어 상기 선택된 그룹들의 래치들로 전달하고, 상기 선택된 그룹들의 래치들에 저장된 데이터 열을 데이터 출력 신호에 동기되어 상기 입출력 핀들로 전달하는 데이터 입/출력 회로와;
    외부 제어 신호들 (CLE, ALE, /WE, /RE)의 조합이 열 어드레스 변경을 알리는 지의 여부를 검출하고, 그 검출 결과로서 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 제 1 검출 회로와;
    상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로 및;
    상기 입출력 핀들에 제공되는 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록, 상기 어드레스 입력 구간 신호의 활성화에 응답하여 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하고, 그 검출 결과로서 리세트 신호를 발생하는 제 2 검출 회로를 부가적으로 포함하며, 상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    독출 동작/연속적인 데이터 입력 동작을 나타내는 커맨드에 응답하여 제 2 플래그 신호를 발생하는 커맨드 레지스터를 부가적으로 포함하며; 상기 제 2 검출 회로는 상기 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트 신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 20 항에 있어서,
    상기 제어 로직은 상기 어드레스 입력 구간 신호에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하되, 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 플래시 메모리 장치.
  24. 제 20 항에 있어서,
    상기 데이터 열이 상기 선택된 그룹들의 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 인가된 상기 외부 어드레스는 상기 스페어 필드의 열들을 지정하기 위해 사용되는 플래시 메모리 장치.
  25. 제 20 항에 있어서,
    상기 각 그룹의 래치들의 수는 상기 입출력 핀들의 수에 대응하는 플래시 메모리 장치.
  26. 행들과 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 가지며, 메인 필드 어레이와 스페어 필드 어레이로 구분되는 메모리 셀 어레이와;
    복수 개의 그룹들로 구분되며, 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들과;
    상기 데이터 열은 상기 메인 필드 어레이에 저장될 정상적인 데이터 비트들과 상기 스페어 필드 어레이에 저장될, 상기 정상적인 데이터 비트들과 관련된, 부가 데이터 비트들로 이루어지며;
    입출력 핀들에 제공되는 신호들을 어드레스로서 저장하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터와;
    상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들의 그룹들을 순차적으로 선택하는 선택 회로와;
    상기 입출력 핀들을 통해 순차적으로 입력되는 데이터 열을 데이터 입력 신호에 동기되어 상기 선택된 그룹들의 래치들로 전달하고, 상기 선택된 그룹들의 래치들에 저장된 데이터 열을 데이터 출력 신호에 동기되어 상기 입출력 핀들로 전달하는 데이터 입/출력 회로와;
    세트 신호 및 리세트 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 발생하는 어드레스 입력 구간 설정 회로와;
    상기 입출력 핀들에 제공되는 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록, 상기 어드레스 입력 구간 신호의 활성화에 응답하여 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어하는 제어 로직 및;
    외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간의 개시 시점을 검출하여 상기 어드레스 입력 구간 신호를 활성화시키기 위한 상기 세트 신호를 출력하며, 상기 어드레스 입력 구간의 종료 시점을 검출하여 상기 활성화된 어드레스 입력 구간 신호를 비활성화시키기 위한 상기 리세트 신호를 출력하는 검출 회로를 포함하며,
    상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하고; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 플래시 메모리 장치.
  27. 제 26 항에 있어서,
    상기 데이터 열이 상기 선택된 그룹들의 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 인가된 상기 외부 어드레스는 상기 스페어 필드의 열들을 지정하기 위해 사용되는 플래시 메모리 장치.
  28. 제 26 항에 있어서,
    상기 각 그룹의 래치들의 수는 상기 입출력 핀들의 수에 대응하는 플래시 메모리 장치.
  29. 호스트로부터 제공되는 노멀 데이터를 받아들여 상기 노멀 데이터에 관련된 부가 데이터를 내부적으로 생성하며, 상기 노멀 데이터 및 상기 부가 데이터를 임시적으로 저장하는 버퍼 메모리를 구비한 메모리 컨트롤러 및;
    상기 메모리 컨트롤러에 연결되며, 상기 노멀 데이터 및 상기 부가 데이터로 이루어진 데이터 열을 저장하는 플래시 메모리 장치를 구비하며,
    상기 플래시 메모리 장치는
    행들과 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 가지며, 메인 필드 어레이와 스페어 필드 어레이로 구분되는 메모리 셀 어레이와;
    복수 개의 그룹들로 구분되며, 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들과;
    상기 메인 필드 어레이에는 상기 노멀 데이터가 저장되고, 상기 스페어 필드 어레이에는 상기 부가 데이터가 저장되며;
    입출력 핀들에 제공되는 신호들을 어드레스로서 저장하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터와;
    상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들의 그룹들을 순차적으로 선택하는 선택 회로와;
    상기 입출력 핀들을 통해 순차적으로 입력되는 데이터 열을 데이터 입력 신호에 동기되어 상기 선택된 그룹들의 래치들로 전달하고, 상기 선택된 그룹들의 래치들에 저장된 데이터 열을 데이터 출력 신호에 동기되어 상기 입출력 핀들로 전달하는 데이터 입/출력 회로와;
    상기 데이터가 상기 선택된 래치들로/로부터 전달되는/상기 입출력 핀들로 전달되는 도중에 상기 입출력 핀들에 외부 어드레스가 인가될 때, 상기 입출력 핀들에 제공되는 상기 외부 어드레스가 상기 열 어드레스 레지스터에 저장되도록 상기 어드레스 버퍼 회로 및 상기 열 어드레스 레지스터를 제어하는 수단을 포함하는 시스템.
  30. 제 29 항에 있어서,
    상기 제어 수단은
    상기 입출력 핀들을 통해 입력된 상기 커맨드에 응답하여 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 커맨드 레지스터와;
    상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로와;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직 및;
    상기 메모리 컨트롤러로부터 제공되는 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하고, 그 검출 결과로서 리세트 신호를 발생하는 검출 회로를 포함하며,
    상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되고; 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 시스템.
  31. 제 30 항에 있어서,
    상기 커맨드 레지스터는 독출 동작/연속적인 데이터 입력 동작을 나타내는 커맨드에 응답하여 제 2 플래그 신호를 발생하고; 상기 검출 회로는 상기 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  32. 제 30 항에 있어서,
    상기 제어 수단은
    상기 메모리 컨트롤러로부터 제공되는 외부 제어 신호들 (CLE, ALE, /WE, /RE)의 조합이 열 어드레스 변경을 알리는 지의 여부를 검출하고, 그 검출 결과로서 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 제 1 검출 회로와;
    상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 숏 펄스 발생 회로와;
    상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 어드레스 입력 구간 설정 회로와;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직 및;
    상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간이 종료되었는 지의 여부를 검출하여, 그 검출 결과로서 리세트 신호를 발생하는 제 2 검출 회로를 포함하며,
    상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되고; 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 시스템.
  33. 제 32 항에 있어서,
    상기 제어 수단은 독출 동작/연속적인 데이터 입력 동작을 나타내는 커맨드에 응답하여 제 2 플래그 신호를 발생하는 커맨드 레지스터를 부가적으로 포함하며, 상기 제 2 검출 회로는 제 2 플래그 신호가 활성화될 때 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간이 시작되었는 지의 여부를 검출하고, 그 검출 결과로서 세트 신호를 발생하며; 상기 어드레스 입력 구간 신호는 상기 세트 신호에 의해서 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  34. 제 30 항에 있어서,
    상기 제어 수단은
    세트 신호 및 리세트 신호에 응답하여 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 발생하는 어드레스 입력 구간 설정 회로와;
    상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 제어 로직 및;
    상기 메모리 컨트롤러로부터 제공되는 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간의 개시 시점을 검출하여 상기 어드레스 입력 구간 신호를 활성화시키기 위한 세트 신호를 출력하며, 상기 어드레스 입력 구간의 종료 시점을 검출하여 상기 활성화된 어드레스 입력 구간 신호를 비활성화시키기 위한 리세트 신호를 출력하는 검출 회로를 포함하며,
    상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하고; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 시스템.
  35. 행들과 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 가지며, 메인 필드 어레이와 스페어 필드 어레이로 구분되는 메모리 셀 어레이와; 복수 개의 그룹들로 구분되며, 상기 어레이에/로부터 저장될/독출된 데이터 열을 임시적으로 저장하는 복수 개의 래치들과; 상기 데이터 열은 상기 메인 필드 어레이에 저장될 정상적인 데이터 비트들과 상기 스페어 필드 어레이에 저장될, 상기 정상적인 데이터 비트들과 관련된, 부가 데이터 비트들로 이루어지며; 입출력 핀들에 제공되는 신호들을 어드레스로서 저장하는 어드레스 버퍼 회로와; 상기 어드레스 버퍼 회로에 저장된 신호들을 열 어드레스로서 받아들이고, 상기 입력된 열 어드레스를 순차적으로 증가시키는 열 어드레스 레지스터를 포함하는 비휘발성 반도체 메모리 장치의 데이터 입/출력 제어 방법에 있어서:
    a) 상기 열 어드레스 레지스터로부터 출력되는 열 어드레스에 응답하여 상기 래치들을 순차적으로 선택하는 단계와;
    b) 상기 데이터 열을 데이터 입력 신호에 동기되어 상기 선택된 그룹들의 래치들로 전달하는 단계와;
    c) 상기 데이터 열이 상기 선택된 그룹들의 래치들로/로부터 전달되는/출력되는 도중에 외부 어드레스가 상기 메모리 장치에 인가될 때, 상기 외부 어드레스가 상기 열 어드레스 레지스터에 저장되게 하는 단계 및;
    d) 상기 단계 (c) 후에 나머지 데이터를 상기 선택된 래치들로 전달하는 단계를 포함하는 것을 특징으로 하는 데이터 입출력 제어 방법.
  36. 제 35 항에 있어서,
    상기 단계 (c)는 e) 열 어드레스의 변경을 알리는 커맨드에 응답하여 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 단계와; f) 상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 단계와; g) 상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 단계와; h) 상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 단계와; 그리고 i) 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간의 종료를 나타내는 리세트 신호를 발생하는 단계로 이루어지며,
    상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되고; 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 데이터 입출력 제어 방법.
  37. 제 35 항에 있어서,
    상기 단계 (c)는 e) 외부 제어 신호들 (CLE, ALE, /WE, /RE)의 조합이 열 어드레스 변경을 알리는 지의 여부를 검출하여 열 어드레스 변경을 나타내는 플래그 신호를 발생하는 단계와; f) 상기 플래그 신호에 응답하여 숏 펄스 신호를 발생하는 단계와; g) 상기 숏 펄스 신호에 응답하여 소정의 어드레스 입력 구간을 나타내는 어드레스 입력 구간 신호를 활성화시키는 단계와; h) 상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 단계와; 그리고 i) 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)에 응답하여 상기 어드레스 입력 구간의 종료를 나타내는 리세트 신호를 발생하는 단계로 이루어지며,
    상기 어드레스 입력 구간 신호는 상기 리세트 신호에 의해서 비활성화되고; 상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하며; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 데이터 입출력 제어 방법.
  38. 제 35 항에 있어서,
    상기 단계 (c)는 e) 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 어드레스 입력 개시 시점을 검출하여 어드레스 입력 구간 신호를 활성화시키는 단계; f) 상기 어드레스 입력 구간 신호의 활성화에 응답하여 어드레스 입력 제어 신호 및 어드레스 래치 제어 신호를 발생하는 단계 및; g) 상기 외부 제어 신호들 (CLE, ALE, /CE, /RE)을 받아들이고, 상기 어드레스 입력 구간의 종료 시점을 검출하여 상기 활성화된 어드레스 입력 구간 신호를 비활성화시키는 단계를 포함하며;
    상기 어드레스 입력 회로는 상기 어드레스 입력 제어 신호에 응답하여 상기 입출력 핀들에 인가되는 외부 어드레스를 저장하고; 그리고 상기 열 어드레스 레지스터는 상기 어드레스 래치 제어 신호에 응답하여 상기 어드레스 입력 회로에 저장된 외부 어드레스를 받아들이는 데이터 입출력 제어 방법.
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US09/993,005 US6556504B2 (en) 2001-01-04 2001-11-14 Nonvolatile semiconductor memory device and data input/output control method thereof
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101190694B1 (ko) 2011-03-04 2012-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527529B1 (ko) * 2002-12-13 2005-11-09 주식회사 하이닉스반도체 입출력 대역폭을 조절할 수 있는 메모리 장치
KR100487195B1 (ko) * 2003-02-17 2005-05-04 삼성전자주식회사 프로세서의 누설 전류 감소 회로
JP4201629B2 (ja) * 2003-03-26 2008-12-24 三洋電機株式会社 誤書込み防止回路および該誤書込み防止回路を含む半導体装置
JP4511462B2 (ja) * 2003-06-30 2010-07-28 富士通セミコンダクター株式会社 半導体記憶装置
US20050132128A1 (en) 2003-12-15 2005-06-16 Jin-Yub Lee Flash memory device and flash memory system including buffer memory
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100685532B1 (ko) 2005-03-15 2007-02-22 주식회사 하이닉스반도체 독출속도를 향상시키기 위한 버퍼 메모리를 갖는 불휘발성메모리 장치
KR100680478B1 (ko) * 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
EP1788575B1 (en) * 2005-11-18 2010-01-20 STMicroelectronics S.r.l. Method for accessing in reading, writing and programming to a NAND non-volatile memory electronic device monolithically integrated on semiconductor
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
JP2008047244A (ja) * 2006-08-18 2008-02-28 Toshiba Corp 半導体記憶装置、半導体装置、及びデータ書き込み方法
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
WO2009095902A2 (en) * 2008-01-31 2009-08-06 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US8650352B2 (en) 2007-09-20 2014-02-11 Densbits Technologies Ltd. Systems and methods for determining logical values of coupled flash memory cells
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
WO2009053961A2 (en) 2007-10-25 2009-04-30 Densbits Technologies Ltd. Systems and methods for multiple coding rates in flash devices
WO2009072105A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. A low power chien-search based bch/rs decoding system for flash memory, mobile communications devices and other applications
US8335977B2 (en) 2007-12-05 2012-12-18 Densbits Technologies Ltd. Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells
US8341335B2 (en) 2007-12-05 2012-12-25 Densbits Technologies Ltd. Flash memory apparatus with a heating system for temporarily retired memory portions
US8276051B2 (en) * 2007-12-12 2012-09-25 Densbits Technologies Ltd. Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications
US8359516B2 (en) 2007-12-12 2013-01-22 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
WO2009078006A2 (en) 2007-12-18 2009-06-25 Densbits Technologies Ltd. Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith
US8972472B2 (en) 2008-03-25 2015-03-03 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
JP2009266258A (ja) 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
TWI473117B (zh) * 2008-06-04 2015-02-11 A Data Technology Co Ltd 具資料修正功能之快閃記憶體儲存裝置
US8332725B2 (en) 2008-08-20 2012-12-11 Densbits Technologies Ltd. Reprogramming non volatile memory portions
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8566510B2 (en) 2009-05-12 2013-10-22 Densbits Technologies Ltd. Systems and method for flash memory management
US8755229B1 (en) 2009-06-23 2014-06-17 Micron Technology, Inc. Limiting flash memory over programming
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US8305812B2 (en) 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US8868821B2 (en) 2009-08-26 2014-10-21 Densbits Technologies Ltd. Systems and methods for pre-equalization and code design for a flash memory
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US8626988B2 (en) 2009-11-19 2014-01-07 Densbits Technologies Ltd. System and method for uncoded bit error rate equalization via interleaving
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8607124B2 (en) 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
US8700970B2 (en) 2010-02-28 2014-04-15 Densbits Technologies Ltd. System and method for multi-dimensional decoding
US8516274B2 (en) 2010-04-06 2013-08-20 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8527840B2 (en) 2010-04-06 2013-09-03 Densbits Technologies Ltd. System and method for restoring damaged data programmed on a flash device
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US9021177B2 (en) 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
TWI467592B (zh) * 2010-05-28 2015-01-01 Mstar Semiconductor Inc 記憶裝置與相關方法
US8539311B2 (en) 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8621321B2 (en) 2010-07-01 2013-12-31 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8467249B2 (en) 2010-07-06 2013-06-18 Densbits Technologies Ltd. Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US10079068B2 (en) 2011-02-23 2018-09-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Devices and method for wear estimation based memory management
US8693258B2 (en) 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US8667211B2 (en) 2011-06-01 2014-03-04 Densbits Technologies Ltd. System and method for managing a non-volatile memory
US8588003B1 (en) 2011-08-01 2013-11-19 Densbits Technologies Ltd. System, method and computer program product for programming and for recovering from a power failure
US8553468B2 (en) 2011-09-21 2013-10-08 Densbits Technologies Ltd. System and method for managing erase operations in a non-volatile memory
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9263134B2 (en) * 2014-03-17 2016-02-16 United Microelectronics Corp. Non-volatile memory which can increase the operation window
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
KR20160004091A (ko) 2014-07-02 2016-01-12 에스케이하이닉스 주식회사 반도체 메모리 및 그의 테스트 방법
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
US10289480B2 (en) * 2015-03-12 2019-05-14 Toshiba Memory Corporation Memory system
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9921909B2 (en) * 2015-07-03 2018-03-20 Qualcomm Incorporated Systems and methods for providing error code detection using non-power-of-two flash cell mapping
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
US11217286B2 (en) 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
KR102592359B1 (ko) 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US11133042B2 (en) 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10037788B2 (en) * 2016-08-02 2018-07-31 SK Hynix Inc. Semiconductor devices and semiconductor systems
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치
KR20220063648A (ko) * 2020-11-10 2022-05-17 에스케이하이닉스 주식회사 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3778579B2 (ja) * 1993-11-16 2006-05-24 株式会社ルネサステクノロジ 半導体記憶装置
JPH11224492A (ja) * 1997-11-06 1999-08-17 Toshiba Corp 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ
JP3893005B2 (ja) * 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101190694B1 (ko) 2011-03-04 2012-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
US6556504B2 (en) 2003-04-29
US20020085419A1 (en) 2002-07-04
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JP4166979B2 (ja) 2008-10-15

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