JP4254932B2 - メモリコントローラ及びフラッシュメモリシステム - Google Patents
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Description
逆に、外部クロックが内部クロックよりも低い周波数である場合、ホストシステムからフラッシュメモリにアクセスができない場合がある。
又、内部クロックと外部クロックの周波数が同じであっても位相が異なる場合はホストシステムからフラッシュメモリへのアクセスでエラーが発生する場合がある。
検出回路714は、外部クロックカウンタ711のカウント値の上位3ビットが内部クロックカウンタ712のカウント値に追いついた場合には、外部クロックカウンタ711の動作を停止させるとともに、ビジー信号をホストシステム4に供給する。
時刻T1では、外部クロックカウンタ711のカウント値が1となり、データは、レジスタ0のビット32〜47に書き込まれる。
時刻T2では、外部クロックカウンタ711のカウント値が2となり、データは、レジスタ0のビット16〜31に書き込まれる。
時刻T3では、外部クロックカウンタ711のカウント値が3となり、データは、レジスタ0のビット0〜15に書き込まれる。
時刻T4では、外部クロックカウンタ711のカウント値が4となり、データは、レジスタ1のビット48〜63に書き込まれる。
その後も同様にして、順次、データがレジスタ部710に書き込まれる。
時刻T6では、内部クロックカウンタ712のカウント値が1となり、レジスタ1のデータがバッファ9に供給される。
その後も同様にして、順次、データがバッファ9に供給される。
時刻T11では、内部クロックカウンタ722のカウント値が1となり、バッファ9からのデータはレジスタ1に書き込まれる。
その後も同様にして、順次、バッファ9からのデータがレジスタに書き込まれる。
時刻T13では、外部クロックカウンタ721のカウント値が1となり、レジスタ0のビット32〜47のデータがホストシステム4に供給される。
時刻T14では、外部クロックカウンタ721のカウント値が2となり、レジスタ0のビット16〜31のデータがホストシステム4に供給される。
時刻T15では、外部クロックカウンタ721のカウント値が3となり、レジスタ0のビット0〜15のデータがホストシステム4に供給される。
時刻T16では、外部クロックカウンタ721のカウント値が4となり、レジスタ1のビット48〜63のデータがホストシステム4に供給される。
その後も同様にして、順次、データがホストシステム4に供給される。
2 フラッシュメモリ
3 コントローラ
4 ホストシステム
6 マイクロプロセッサ
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 ROM
13 外部バス
14 内部バス
15 内部クロック源
25 ユーザ領域
26 冗長領域
Claims (3)
- フラッシュメモリを記憶媒体として利用するホストシステムからの命令に応答して前記フラッシュメモリへのアクセスを制御するメモリコントローラであって、
複数セクタの記憶容量を有し、前記メモリコントローラの内部における動作の基準となる第2のクロックに同期して動作し、前記フラッシュメモリに書き込まれるデータ及び前記フラッシュメモリから読み出されたデータが格納されるバッファメモリと、
記憶容量が1セクタ未満であり、前記ホストシステムが前記フラッシュメモリに格納しようとするデータを、前記ホストシステムの動作の基準となる第1のクロックに同期して前記ホストシステムから受け取り、該受け取ったデータを前記第2のクロックに同期して前記バッファメモリに対して出力する第1のFIFO(First In First Out)と、
記憶容量が1セクタ未満であり、前記ホストシステムが前記フラッシュメモリから読み出そうとするデータを、前記第2のクロックに同期して前記バッファメモリから受け取り、該受け取ったデータを前記第1のクロックに同期して前記ホストシステムに対して出力する第2のFIFOとを備え、
前記ホストシステムが前記フラッシュメモリに格納しようとするデータは、第1のFIFOが入出力動作を並行して行うことにより、前記バッファメモリに蓄積され、
前記ホストシステムが前記フラッシュメモリから読み出そうとするデータは、第2のFIFOが入出力動作を並行して行うことにより、前記バッファメモリから前記ホストシステムに転送される、
ことを特徴とするメモリコントローラ。 - 前記ホストシステムと前記メモリコントローラとは、nビットのバス幅を有する外部バスにより接続され、
前記第1のFIFOは、前記ホストシステムからnビットずつデータを受け取り、前記バッファメモリに対してn×mビットずつデータを出力し、
前記第2のFIFOは、前記バッファメモリからn×mビットずつデータを受け取り、前記ホストシステムに対してnビットずつデータを出力する、
ことを特徴とする請求項1に記載のメモリコントローラ。 - 請求項1又は2に記載のメモリコントローラと、フラッシュメモリと、
から構成される、
ことを特徴とするフラッシュメモリシステム。
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JP2005252911A JP4254932B2 (ja) | 2005-08-31 | 2005-08-31 | メモリコントローラ及びフラッシュメモリシステム |
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