KR100368976B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
Description
Claims (6)
- 로직 영역과 메모리 영역을 구비하는 반도체 소자의 아날로그 캐패시터 형성방법에 있어서,하지층이 형성된 반도체 기판을 제공하는 단계;상기 하지층 상부에 제1 절연막을 형성하는 단계;상기 제1 절연막에 캐패시터 형성영역을 한정하는 콘택홀을 형성하는 단계;상기 콘택홀 측벽에만 하부전극 및 박막의 유전막을 형성하는 단계;상기 하부전극 및 캐패시터용 유전막이 형성된 결과물상에 상부전극용 플러그막을 매립하는 단계;상기 상부전극용 플러그막 상부에 소정 패턴을 갖는 제1 금속라인을 형성하는 단계;상기 제1 금속라인이 형성된 전체 구조 상부에 제2 절연막을 형성하는 단계;상기 제2 절연막 일정 부분을 과도식각하여 상기 제1 금속라인 일정 부분을 식각함과 동시에 상기 캐패시터 형성영역 이외의 상기 제1 절연막 소정 부분을 제거하여 상기 하부전극 상단면을 노출시키는 단계;상기 제1 금속라인 및 상기 하부전극 상단면을 연결하는 도전막을 매립하는 단계 및상기 도전막과 접속하는 제2 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 하부전극 및 유전막을 형성하는 단계는,상기 콘택홀이 형성된 전체구조 상에 배리어 금속막 및 박막의 유전막을 차례로 형성하는 단계;상기 유전막을 블랭킷 에치백한 다음, 상기 배리어 금속막을 에치백하여 캐패시터용 콘택홀 측벽에만 하부전극 및 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 상부전극용 플러그막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 금속막-유전막-금속막 구조로 된 반도체 소자의 아날로그 캐패시터에 있어서,수직방향으로 형성된 한 쌍의 하부전극 및 한 쌍의 유전막과 한 쌍의 유전막 사이에 매립되는 상부전극용 플러그막으로 형성된 적어도 1 이상의 캐패시터와,상기 상부전극용 플러그막과 접속되는 제1 금속배선과,상기 제1 금속배선 및 상기 하부전극 외면 상단부와 콘택하는 제2 금속라인을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 4항에 있어서,상기 하부전극은 배리어 금속막인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 4항에 있어서,상기 상부전극용 플러그막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 캐패시터.
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US6143601A (en) * | 1998-12-09 | 2000-11-07 | United Microelectronics Corp. | Method of fabricating DRAM |
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