KR100370131B1 - Ｍｉｍ 캐패시터 및 그의 제조방법 - Google Patents

Abstract

본 발명은 MIM 캐패시터 및 그의 제조방법에 관한 것으로, 절연 반도체 기판의 일영역상에 형성되는 하부 전극과, 상기 하부 전극의 일측면과 이에 인접하는 하부 전극의 상면 그리고 절연 반도체 기판상에 절연막을 개재하여 형성되되, 상기 절연 반도체 기판상에 형성되는 부분이 상기 하부 전극과 단차를 갖지 않도록 소정 두께를 갖는 상부 전극과, 상기 반도체 기판의 전면에 형성되는 층간 절연막과, 상기 하부 전극과 상기 절연 반도체 기판상에 형성된 상부 전극에 각각 콘택되는 플러그들을 포함하여 구성된다.

따라서, 상기 플러그가 콘택되는 상부 전극과 하부 전극이 단차를 갖지 않게 되어 플러그 공정시 오버 에치(Over-etch)로 인한 캐패시터 절연 파괴 현상을 방지할 수 있으므로 소자의 특성을 향상시킬 수 있는 효과가 있다.

Description

ＭＩＭ 캐패시터 및 그의 제조방법{Metal-Insulator-Metal Capacitor and Method for Fabricating the Same}

본 발명은 반도체 소자에 관한 것으로 특히, 플러그 콘택 부위의 상부 전극과 하부 전극의 단차를 제거하므로써 플러그 공정시에 오버 에치(Over-Etch)로 인한 캐패시터 절연막 파괴현상을 방지하기 위한 MIM 캐패시터 및 그의 제조방법에 관한 것이다.

최근, 고품질의 캐패시터를 구현하기 위해서 캐패시터의 전극으로 디플리션(Depletion)이 거의 없고 저항이 낮은 메탈 플레이트(Metal Plate)를 사용하고 있으며, 이러한 구조의 캐패시터를 MIM(Metal-Insulator-Metal) 캐패시터라 한다.

이하, 첨부된 도면을 참조하여 종래의 MIM 캐패시터 및 그의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1c는 종래 MIM 캐패시터의 제조공정 단면도이다.

우선, 종래 MIM 캐패시터의 구조는 도 1c에 도시된 바와 같이, 반도체 기판(11)상에 ILD(Inter Layer Dielectric)막(12)이 형성되고, 상기 ILD막(12)의 일영역상에 하부전극(13a)이 형성된다.

그리고, 상기 하부전극(13a)의 일영역상에 절연막(14)과 상부전극(15a)이 적층 형성되고, 반도체 기판(11)의 전면에 IMD(Inter Metal Dielectric )막(16)이 형성된다.

그리고, 상기 IMD막(16)을 관통하여 상기 하부전극(13a) 및 상부전극(15a)에 전기적으로 연결되는 제 1, 제 2 플러그(17a, 17b)가 형성되고, 상기 제 1, 제 2 플러그(17a, 17b) 및 그에 인접한 상기 IMD막(16)상에 금속막(18)이 형성된다.

상기와 같이 구성되는 종래 MIM 캐패시터의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 ILD막(12)을 증착하고, 상기 ILD막(12)상에 제 1 금속막(13)과, 절연막(14)과, 제 2 금속막(15)을 차례로 형성한다.

그리고, 포토 및 식각 공정으로 상기 제 2 금속막(15)과, 절연막(14)과, 제 1 금속막(13)을 선택적으로 제거하여 상기 제 1 금속막(13)으로 하부전극(13a)을 형성한다.

이어, 포토 및 식각 공정으로 상기 하부전극(13a)의 일영역상에만 남도록 상기 제 2 금속막(15)과 절연막(14)을 선택적으로 제거하여 도 1b에 도시된 바와 같이, 상기 제 2 금속막(15)으로 상부전극(15a)을 형성한다.

그리고, 도 1c에 도시된 바와 같이, 반도체 기판(11)의 전면에 IMD막(16)을 증착하고, CMP(Chemical Mechanical Polishing) 공정으로 상기 IMD막(16)의 표면을 평탄화시킨다.

그리고, 상기 하부전극(13a) 및 상부전극(15a)에 연결되는 플러그를 형성하기 위하여 포토 및 식각 공정으로 상기 IMD막(16)을 선택적으로 제거하여 상기 하부전극(13a)의 일영역을 노출시키는 콘택홀과 상기 상부전극(15a)의 일영역을 노출시키는 콘택홀을 동시에 형성한다.

이때, 상기 하부전극(13a)과 상부전극(15a)이 단차를 가지므로 상기 콘택홀 형성을 위한 식각 공정시 상기 하부전극(13a)의 상부에서 제거되어야 할 IMD막(16)의 두께는 상기 상부전극(15a)의 상부에서 제거되어야 할 IMD막(16)의 두께보다 크다.

따라서, 콘택홀 형성 공정시에 도시된 바와 같이 상기 상부전극(15a)이 소정 깊이로 식각되고 경우에 따라서는 그 하부의 절연막(14)까지 식각되게 된다.

이어, 반도체 기판(11)의 전면에 도전성 물질을 증착하고 전면에 에치백 공정을 실시하여 상기 콘택홀에 제 1, 제 2 플러그(17a, 17b)를 형성한다.

그리고, 상기 제 1, 제 2 플러그(17a, 17b) 및 그에 인접한 상기 IMD막(16)상에 금속막(18)을 형성하여 종래 기술에 따른 MIM 캐패시터를 완성한다.

그러나, 상기와 같은 종래의 MIM 캐패시터 및 그의 제조방법은 콘택홀을 형성하기 위한 식각 공정에서 상기 상부전극과 하부전극간의 단차로 인하여 상부전극이 오버에치(Over-Etch)되고 경우에 따라서는 상부전극 하부의 절연막까지 손상되어 상부전극과 하부전극사이에 리퀴지(Leakage)가 발생되므로 캐패시터의 질이 저하되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플러그가 형성될 영역에서 상부 배선과 하부 배선간의 단차를 제거하여 오버 에치로 인한 소자 불량을 개선하는데 적합한 MIM 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래 기술에 따른 캐패시터의 제조공정 단면도

도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조공정 단면도

도면의 주요 부분에 대한 부호 설명

21 : 반도체 기판 22 : ILD막

23 : 제 1 금속막 23a : 하부전극

24 : 절연막 25 : 제 2 금속막

25a : 상부전극 26 : IMD막

27a, : 제 1 플러그 27b : 제 2 플러그

28 : 금속막

상기와 같은 목적을 달성하기 위한 본 발명의 MIM 캐패시터는 절연 반도체 기판의 일영역상에 형성되는 하부 전극과, 상기 하부 전극의 일측면과 이에 인접하는 하부 전극의 상면 그리고 절연 반도체 기판상에 절연막을 개재하여 형성되되, 상기 절연 반도체 기판상에 형성되는 부분이 상기 하부 전극과 단차를 갖지 않도록 소정 두께를 갖는 상부 전극과, 상기 반도체 기판의 전면에 형성되는 층간 절연막과, 상기 하부 전극과 상기 절연 반도체 기판상에 형성된 상부 전극에 각각 콘택되는 플러그들을 포함하여 구성됨을 특징으로 한다.

상기와 같이 구성되는 본 발명의 MIM 캐패시터의 제조방법은 절연 반도체 기판상에 하부전극용 금속막을 형성하고 상기 하부전극용 금속막을 선택적으로 패터닝하여 하부전극을 형성하는 단계와, 상기 하부전극을 포함한 반도체 기판의 표면상에 절연막과 상부전극용 금속막을 차례로 증착하고 상기 하부전극의 일측면 및 이에 인접한 하부전극의 상면과 제 1 층간 절연막상에 남도록 상기 상부전극용 금속막과 절연막을 선택적으로 제거하여 절연막이 개재된 상부 배선을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 증착하고 이를 평탄화시키는 단계와, 상기 제 2 층간 절연막을 선택적으로 제거하여 상기 하부 배선 타측의 일영역을 노출시키는 제 1 콘택홀과 상기 제 1 층간 절연막상에 형성된 상부 배선의 일영역을 노출시키는 제 2 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀 및 제 2 콘택홀을 매립하여 플러그들을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 MIM 캐패시터 및 그의 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조공정 단면도이다.

우선, 본 발명의 실시예에 따른 MIM 캐패시터의 구조는 도 2e에 도시된 바와 같이, 반도체 기판(21)상에 ILD막(22)이 형성되고, 상기 ILD막(22)의 일영역에 하부전극(23a)이 형성된다.

그리고, 상기 하부전극(23a)의 일측면 및 이에 인접한 하부 전극(23a)의 상면 그리고 ILD막(22)상에 절연막(24)과 상부전극(25a)이 적층 형성된다.

이때, 상기 ILD막(22)상에 형성되는 상부 전극(25a)은 상기 하부 전극(23a)과 단차를 갖지 않도록 적절한 두께를 갖는다.

그리고, 상기 반도체 기판(21)의 전면에 IMD막(26)이 형성되고, 상기 IMD막(26)을 관통하여 상기 하부전극(23a)의 타측에 연결되는 제 1 플러그(27a) 및 상기 ILD막(22)상에 형성된 상부전극(25a)에 연결되는 제 2 플러그(27b)가 형성된다.

그리고, 상기 제 1, 제 2 플러그(27a, 27b) 및 그에 인접한 상기 IMD막(26)상에 금속막(28)이 형성된다.

상기와 같이 구성되는 본 발명의 실시예에 따른 MIM 캐패시터의 제조방법은 도 2a에 도시된 바와 같이, 반도체 기판(21)상에 ILD막(22)과 제 1 금속막(23)을 차례로 증착한다.

그리고, 도 2b에 도시된 바와 같이 포토 및 식각 공정으로 상기 ILD막(22)의 일영역상에만 남도록 상기 제 1 금속막(23)을 선택적으로 제거하여 하부전극(23a)을 형성한다.

그리고, 도 2c에 도시된 바와 같이 상기 하부전극(23a)을 포함한 반도체 기판(21)의 표면상에 절연막(24)을 증착하고, 상기 절연막(24)상에 소정 두께의 제 2 금속막(25)을 증착한다.

그리고, 도 2d에 도시된 바와 같이, 포토 및 식각 공정으로 상기 하부전극(23a)의 일측 및 그에 인접한 상기 ILD막(22)상에만 남도록 상기 제 2 금속막(25)과 절연막(24)을 선택적으로 제거하여 상기 제 2 금속막(25)으로 상부전극(25a)을 형성한다.

이어, 도 2e에 도시된 바와 같이 상기 반도체 기판(21)의 전면에 IMD막(26)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정으로 상기 IMD막(26)의 표면을 평탄화한다.

그리고, 포토 및 식각 공정으로 상기 하부전극(23a)의 타측의 일영역과 상기 ILD막(22)상에 형성된 상부전극(25a)의 일영역이 노출되도록 상기 IMD막(26)을 선택적으로 제거하여 콘택홀을 형성한다.

이때, 상기 하부전극(23a) 타측 상부의 상기 IMD막(26)과 상기 ILD막(22)상에 형성된 상부전극(25a) 상부의 IMD막(26)은 거의 단차를 갖지 않기 때문에 콘택홀 형성 공정시에 상부전극(25a)에 오버 에치가 발생되지 않게 된다.

이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 전도성 물질을 증착하고 전면에 에치백 공정을 실시하여 상기 콘택홀에 제 1, 제 2 플러그(27a, 27b)를 형성한다.

그리고, 상기 제 1, 제 2 플러그(27a, 27b) 및 그에 인접한 상기 IMD막(26)상에 금속막(28)을 형성하여 본 발명에 따른 MIM 캐패시터를 완성한다.

상기와 같은 본 발명의 MIM 캐패시터 및 그의 제조방법은 다음과 같은 효과가 있다.

플러그가 형성될 영역의 상부전극과 하부전극 사이에 단차를 제거하여 콘택홀을 형성하기 위한 식각 공정에서 상부전극 및 그 하부의 절연막이 손상되지 않으므로 소자의 품질을 향상시킬 수 있다.

Claims (3)

1. 절연 반도체 기판의 일영역상에 형성되는 하부 전극;

   상기 하부 전극의 일측면과 이에 인접하는 하부 전극의 상면 그리고 절연 반도체 기판상에 절연막을 개재하여 형성되되, 상기 절연 반도체 기판상에 형성되는 부분이 상기 하부 전극과 단차를 갖지 않도록 소정 두께를 갖는 상부 전극;

   상기 반도체 기판의 전면에 형성되는 층간 절연막;

   상기 하부 전극과 상기 절연 반도체 기판상에 형성된 상부 전극에 각각 콘택되는 플러그들을 포함하여 구성됨을 특징으로 하는 MIM 캐패시터.
2. 절연 반도체 기판상에 하부전극용 금속막을 형성하고 상기 하부전극용 금속막을 선택적으로 패터닝하여 하부전극을 형성하는 단계;

   상기 하부전극을 포함한 반도체 기판의 표면상에 절연막과 상부전극용 금속막을 차례로 증착하고 상기 하부전극의 일측면 및 이에 인접한 하부전극의 상면과 제 1 층간 절연막상에 남도록 상기 상부전극용 금속막과 절연막을 선택적으로 제거하여 절연막이 개재된 상부 배선을 형성하는 단계;

   상기 반도체 기판의 전면에 제 2 층간 절연막을 증착하고 이를 평탄화시키는 단계;

   상기 제 2 층간 절연막을 선택적으로 제거하여 상기 하부 배선 타측의 일영역을 노출시키는 제 1 콘택홀과 상기 제 1 층간 절연막상에 형성된 상부 배선의 일영역을 노출시키는 제 2 콘택홀을 형성하는 단계; 그리고,

   상기 제 1 콘택홀 및 제 2 콘택홀을 매립하여 플러그들을 형성하는 단계를 포함하여 형성함을 특징으로 하는 MIM 캐패시터의 제조방법.
3. 제 2항에 있어서,

   상기 플러그를 형성한 이후에 상기 플러그 및 그에 인접한 영역에 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.