KR100800823B1 - Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 - Google Patents

Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 Download PDF

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Abstract

본 발명은 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법에 관한 것으로서, 특히 반도체 기판의 층간 절연막 상부에 하부 금속, 절연체 박막, 상부 금속을 순차적으로 형성하고, 상부 금속 상부에 이후 형성될 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성하고, 식각 조절막, 상부 금속막 및 절연체 박막을 패터닝하고, 결과물 전면에 층간 절연막을 형성하고, 층간 절연막 및 식각 조절막을 식각하여 상부 금속 및 하부 금속 표면이 드러나는 비아홀을 형성하고, 비아홀에 갭필 금속막을 채워 넣어 비아를 형성한 후에, 층간 절연막 상부에 비아와 각각 연결되는 배선을 형성한다. 그러므로, 본 발명은 상부 전극 상부면에 식각 조절막을 추가함으로써 층간 절연막에서 상부 전극 및 하부 전극의 비아홀 식각 공정을 동시에 진행할 때 식각 조절막에 의해 단차가 있는 전극들 사이의 비아홀을 정상적으로 형성할 수 있다.
MIM 커패시터, 비아홀 식각, 상부 전극, 과도 식각, 단차

Description

ＭＩＭ 커패시터를 갖는 반도체 소자의 배선 제조 방법{METHOD FOR FORMING VIA HOLE OF SEMICONDUCTOR DEVICE WITH MIM TYPE CAPACITOR}
도 1은 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도,
도 2a 내지 도 2e는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도,
도 3은 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도,
도 4a 내지 도 4f는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
100, 110 : 층간 절연막 102 : 하부 전극
104, 104a : 절연체 박막 106 : 상부 금속막
106a : 상부 금속 108, 108a : 식각 조절막
112 : 비아홀 114 : 비아
116 : 배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속(Metal)/ 절연체(Insulator)/ 금속(Metal) 구조의 커패시터에서 하부 전극 및 상부 전극에 함께 비아홀을 형성할 때 전극 단차에 의한 식각 손상을 줄일 수 있는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법에 관한 것이다.
현재, 반도체 소자의 로직 회로에서 사용되는 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal)가 주로 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다.
PIP 구조의 커패시터는 하부 전극 및 상부 전극이 폴리실리콘으로 이루어져 있기 때문에 전극과 절연체 박막 계면 사이에 자연 산화막이 형성된다. 이러한 자연 산화막은 누설 전류의 원인이 되어 결국 커패시터의 용량을 줄이는 원인으로 작용하게 된다.
이에 반하여, MIM 구조의 커패시터는 비저항이 작고 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 전압 계수(voltage coefficient) 및 온도 계수(temperature coefficient)가 PIP 커패시터보다 양호하다는 장점 때문에 고성능 회로에 많이 사용되고 있다.
도 1은 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도이다.
도 1을 참조하면, 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자는, 반도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(10)이 형성되어 있다. 층간 절연막(10) 상부에는 하부 금속막으로 이루어진 커패시터의 하부 전극(12)이 적층되어 있으며 그 위에 절연체 박막(14) 및 상부 금속막으로 이루어진 커패시터의 상부 전극(16)이 순차적으로 적층되어 있다. 그리고, 커패시터의 구조물 전면에 층간 절연막(18)이 형성되어 있으며, 층간 절연막(18)의 비아홀을 통해 커패시터의 상부 전극(16)과 하부 전극(12)에 각각 수직으로 연결되는 비아(20)가 형성되어 있으며 층간 절연막(18)의 상부면에는 이들 비아(20)와 각각 연결되는 배선(22)이 형성되어 있다.
도 2a 내지 도 2e는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 2a 내지 도 2e를 참조하면, 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 소자 사이의 층간 절연을 위한 층간 절연막(10)을 형성한다. 예를 들어, 층간 절연막(10)은, 고밀도 플라즈마(HDP : High Density Plasma) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다.
그리고, 층간 절연막(10) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 이를 사진 및 건식 식각 공정으로 패터닝하여 커패시터의 하부 금속(12)을 형성한 다. 하부 금속(12) 상부에 절연체 박막(14)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다.
그 다음 사진 공정을 진행하여 상부 금속막 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.
이어서, 포토레지스트 패턴에 의해 드러난 상부 금속막을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE : Reactive Ion Etching) 공정으로 패터닝하여 커패시터의 상부 전극(16)을 형성한 후에, 그 하부의 절연체 박막(14)도 패터닝한다. 그 다음, 에슁(ashing) 등의 공정으로 포토레지스트 패턴을 제거한다.
계속해서 도 2b에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(18)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착한다.
도 2c에 도시된 바와 같이, 사진 공정을 진행하여 층간 절연막(18) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극 및 하부 전극과 수직으로 연결되는 비아홀 영역을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.
포토레지스트 패턴에 의해 드러난 층간 절연막(18)을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 식각하여 커패시터의 상 부 전극(16)과 하부 전극(12) 표면이 드러나는 비아홀(20)을 각각 형성한 후에, 포토레지스트 패턴을 제거한다.
그 다음 도 2d에 도시된 바와 같이, 비아홀이 있는 층간 절연막(18)에 텅스텐(W) 등의 갭필 금속막을 물리적기상증착(PVD : Physical Vapor Deposition) 공정으로서, 스퍼터링 방식으로 증착한다. 그리고, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 층간 절연막(18) 표면에 갭필 금속막이 제거되고 비아홀내에만 채워지도록 연마한다. 이로 인해 층간 절연막(18)의 비아홀내에 상부 전극(16)과 하부 전극(12)에 각각 수직으로 연결되는 비아(22)가 형성된다.
그리고 나서, 도 2e에 도시된 바와 같이, 층간 절연막(18) 상부에 금속막으로서, 티타늄(Ti) 등을 물리적기상증착(PVD) 공정으로 증착하고, 사진 및 건식 식각 공정으로 금속막을 패터닝하여 상부 전극(16) 및 하부 전극(12)의 비아(22)와 각각 연결되는 배선(24)을 형성한다.
그런데, 종래 기술에 의한 MIM 커패시터의 배선 제조 공정에 있어서, 상부 전극(16) 및 하부 전극(12)의 비아홀 식각 공정시 절연체박막(14) 및 상부 전극(16)의 두께만큼 단차가 있기 때문에 각 전극(16, 12)의 비아홀 식각을 위한 층간 절연막(18) 식각 두께가 다르다.
하지만, 종래 기술에서는 단차가 있는 상부 전극(16) 및 하부 전극(12)의 비아홀 식각 공정을 동시에 진행하기 때문에 상부 전극(16)이 과도 식각되거나 하부 전극(12) 표면까지 비아홀이 정확하게 식각되지 않는다. 이와 같이 비아홀이 전극 부분에서 과도 식각 되거나 전극 표면까지 정확하게 식각 되지 않을 경우 MIM 커패시터와 연결되는 배선의 불량을 초래하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 상부 전극 상부면에 식각 조절막을 추가함으로써 층간 절연막에서 상부 전극 및 하부 전극의 비아홀 식각 공정시 식각 조절막에 의해 단차가 있는 전극들 사이의 비아홀을 정상적으로 형성할 수 있는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 하부 금속/절연체 박막/상부 금속이 적층된 커패시터의 배선을 제조하는 방법에 있어서, 반도체 기판의 층간 절연막 상부에 하부 금속, 절연체 박막, 상부 금속을 순차적으로 형성하는 단계와, 상부 금속 상부에 이후 형성될 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성하는 단계와, 식각 조절막, 상부 금속막 및 절연체 박막을 패터닝하는 단계와, 결과물 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 및 식각 조절막을 식각하여 상부 금속 표면이 드러나는 비아홀을 형성하면서, 동시에 층간 절연막을 식각하여 하부 금속 표면이 드러나는 비아홀을 형성하는 단계와, 비아홀에 갭필 금속막을 채워 넣어 비아를 형성하고, 층간 절연막 상부에 비아와 각각 연결되는 배선을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도이다.
도 3을 참조하면, 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자는, 반도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(100)이 형성되어 있다. 층간 절연막(100) 상부에는 하부 금속막으로 이루어진 커패시터의 하부 전극(102)이 적층되어 있으며 그 위에 절연체 박막(104a) 및 상부 금속막으로 이루어진 커패시터의 상부 전극(106a)이 순차적으로 적층되어 있다. 그리고, 본 발명에 의해 상부 전극(106a) 표면에는 층간 절연막(110)에 비해 식각률이 느린 식각 조절막(108a)이 추가 형성되어 있다. 커패시터의 구조물 전면에는 층간 절연막(110)이 형성되어 있으며, 층간 절연막(110)의 비아홀을 통해 커패시터의 상부 전극(106a)과 하부 전극(102)에 각각 수직으로 연결되는 비아(114)가 형성되어 있으며 층간 절연막(108)의 상부면에는 이들 비아(114)와 각각 연결되는 배선(116)이 형성되어 있다.
그러므로, 본 발명에 따라 제조된 MIM 커패시터는, 상부 전극(106a) 표면에 층간 절연막(110)(예를 들어, 실리콘산화막)보다 식각률이 느린 식각 조절막(108a)(예를 들어, 실리콘질화막)을 추가함으로써 층간 절연막(110)의 비아홀 식각 공정시 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)과 하부 전극(102)의 비아홀 식각 깊이를 과도 식각하거나 덜 식각하지 않고 정상적으로 조정 할 수 있다.
도 4a 내지 도 4f는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 소자 사이의 층간 절연을 위한 층간 절연막(100)을 형성한다. 예를 들어, 층간 절연막(100)은, 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다.
그리고, 층간 절연막(100) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 사진 및 건식 식각 공정을 진행하여 하부 금속막을 패터닝하여 커패시터의 하부 전극(102)을 형성한다. 하부 전극(102) 상부면에 절연체 박막(104)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막(106)으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다. 그 다음 상부 금속막(106) 상부에 이후 형성될 층간 절연막에 비해 식각률이 느린 식각 조절막(108)으로서, 실리콘질화막(SiN)을 추가 형성한다.
이어서, 사진 공정을 진행하여 상부 금속막 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.
도 4b에 도시된 바와 같이, 포토레지스트 패턴에 의해 드러난 식각 조절막 내지 절연체박막을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 패터닝한다. 이로 인해, 하부 전극(102)에는 절연체 박막(104a), 커패시터의 상부 전극(106a), 식각 조절막(108a)이 순차적으로 적층되게 된다. 그 다음, 에슁(ashing) 등의 공정으로 포토레지스트 패턴을 제거한다.
계속해서, 도 4c에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(110)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착한다.
그리고, 사진 공정을 진행하여 층간 절연막(110) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극 및 하부 전극과 수직으로 연결되는 비아홀 영역을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.
이어서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴에 의해 드러난 층간 절연막(110) 및 식각 조절막(108a)을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 식각하여 커패시터의 상부 전극(106a)과 하부 전극(102) 표면이 드러나는 비아홀(112)을 각각 형성한다. 그리고, 에슁 등의 공정으로 비아홀을 위한 포토레지스트 패턴을 제거한다.
여기서, 비아홀 식각 공정시 상부 전극(106a) 표면에는 식각 조절막(108a)이 있기 때문에 하부 전극(102) 표면까지 층간 절연막(110)을 식각하는 동안 식각 조절막(108a)이 상부 전극(106a) 표면까지 느리게 식각되도록 식각률을 조정한다.
본 발명에서는 식각 조절막(108a) 두께를, 층간 절연막(110)의 식각 선택비에 따라 조정하되, 절연체 박막(104a), 상부 전극(106a), 식각 조절막(108a)을 합한 두께에 해당하는 층간 절연막(110)이 식각하는 시간동안 식각되는 두께로 설정하는 것이 바람직하다.
이에 따라, 본 발명은 MIM 커패시터 상부 전극(106a) 및 하부 전극(102)의 비아홀 식각 공정시 상부 전극(106a) 상부면의 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)이 과도 식각되거나 하부 전극(102) 표면까지 비아홀이 정확하게 식각되지 않는 불량을 방지할 수 있다.
그 다음 도 4e에 도시된 바와 같이, 비아홀이 있는 층간 절연막(110)에 텅스텐(W) 등의 갭필 금속막을 물리적기상증착(PVD) 공정으로서, 스퍼터링 방식으로 증착한다. 그리고, 화학적기계적연마(CMP) 공정을 진행하여 층간 절연막(110) 표면에 갭필 금속막이 제거되면서 비아홀내에만 채워지도록 연마함으로써, 층간 절연막(110)의 비아홀을 통해 상부 전극(106a)과 하부 전극(102)에 각각 수직으로 연결되는 비아(114)를 형성한다.
그리고나서, 도 4f에 도시된 바와 같이, 층간 절연막(110) 상부에 금속막으로서, 티타늄(Ti) 등을 물리적기상증착(PVD) 공정으로 증착하고, 사진 및 건식 식각 공정으로 금속막을 패터닝하여 상부 전극(106a) 및 하부 전극(102)의 비아(114)와 각각 연결되는 배선(116)을 형성한다.
그러므로, 본 발명에 따른 MIM 커패시터의 배선 제조 방법은, 상부 전극(106a) 표면에 층간 절연막(110)(예를 들어, 실리콘산화막)보다 식각률이 느린 식각 조절막(108a)(예를 들어, 실리콘질화막)을 추가 형성한 후에 비아홀 식각 공정을 진행함으로써 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)과 하부 전극(102)의 비아홀 식각 공정에시 상부 전극(106a)이 과도 식각되거나 하부 전극(102) 부분이 덜 식각되는 등의 비아홀 불량을 방지할 수 있다.
이상 상술한 바와 같이, 본 발명은, 커패시터의 상부 전극 상부면에 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성함으로써 층간 절연막에서 상부 전극 및 하부 전극의 비아홀 식각 공정을 동시에 진행할 경우 식각 조절막에 의해 단차가 있는 전극들 사이의 비아홀을 정상적으로 형성할 수 있다.
따라서, 본 발명은 MIM 커패시터의 상부 전극 및 하부 전극에 연결되는 배선의 수율 및 전기적 특성을 크게 향상시킬 수 있는 이점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

  1. 하부 금속/절연체 박막/상부 금속이 적층된 커패시터의 배선을 제조하는 방법에 있어서,
    반도체 기판의 층간 절연막 상부에 상기 하부 금속, 상기 절연체 박막, 상기 상부 금속을 순차적으로 형성하는 단계와,
    상기 상부 금속 상부에 이후 형성될 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성하는 단계와,
    상기 식각 조절막, 상기 상부 금속막 및 상기 절연체 박막을 패터닝하는 단계와,
    상기 결과물 전면에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막 및 상기 식각 조절막을 식각하여 상기 상부 금속 표면이 드러나는 비아홀을 형성하면서, 동시에 상기 층간 절연막을 식각하여 상기 하부 금속 표면이 드러나는 비아홀을 형성하는 단계와,
    상기 비아홀에 갭필 금속막을 채워 넣어 비아를 형성하고, 상기 층간 절연막 상부에 상기 비아와 각각 연결되는 배선을 형성하는 단계
    를 포함하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.
  2. 제 1항에 있어서,
    상기 식각 조절막은, 상기 비아홀이 형성되는 층간 절연막과 식각 선택성이 있는 절연막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.
  3. 제 2항에 있어서,
    상기 식각 조절막은, 상기 비아홀이 형성되는 층간 절연막보다 식각률이 느린 절연막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.
  4. 제 1항에 있어서,
    상기 식각 조절막은, 상기 절연체 박막, 상기 상부 금속, 상기 식각 조절막을 합한 두께에 해당하는 층간 절연막이 식각하는 시간동안 식각되는 두께로 이루어진 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.
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