KR20010057669A - 적층형 캐패시터를 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 적층형 캐패시터 구조를 갖는 반도체 장치에서 메모리 셀 영역과 이웃하는 논리 회로 영역간의 단차를 줄일 수 있도록 한 적층형 캐패시터를 갖는 반도체 장치의 제조 기법에 관한 것으로, 이를 위하여 본 발명은, 메모리 셀 영역과 이웃하는 논리 회로 영역간에 큰 단차가 형성되는 종래 방법에 따라 제조된 반도체 장치와는 달리, 적층형 캐패시터 구조를 갖는 반도체 장치를 제조하는 과정에서 형성후에 제거되는 희생막을 논리 회로 영역상에서 보존하여 이를 층간 절연막으로 사용함으로써, 캐패시터가 형성된 메모리 셀 영역과 논리 회로 영역간의 단차를 제거하기 때문에, 캐패시터를 형성한 후에 형성되는 다수층의 상호 연결 배선 등을 보다 용이하게 형성하고, 또한 상호 연결 배선의 미세화를 실현할 수 있는 것이다.
Description
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 더욱 상세하게는 적층형 캐패시터 구조를 갖는 반도체 장치를 제조하는 데 적합한 반도체 장치 제조 방법에 관한 것이다.
최근들어, 반도체 장치의 고집적화 및 고기능화 추세에 따라 셀의 크기가 점진적으로 감소되고 있는 데, 반도체 장치에 구비되는 캐패시터의 경우 축소된 셀 크기에 대응하면서도 필요로하는 안정된 정전 용량(capacitance)을 확보할 수 있도록 그 적층 높이가 높아지고 있다. 즉, 셀의 축소된 크기만큼에 대응하는 유전체의표면적 감소를 보상하기 위하여 캐패시터의 적층 높이를 높여 주므로써, 안정된 정전 용량의 확보에 필요한 유전체의 표면적을 실현하고 있다.
따라서, 안정된 정전 용량의 확보를 위해 캐패시터의 적층 높이를 높여주기 때문에 캐패시터가 형성된 메모리 셀 영역과 이웃하는 논리 회로 영역간에 단차는 상대적으로 심화, 즉 일예로서 도 4에 도시된 바와같이 캐패시터가 형성된 메모리 셀 영역(B)과 이웃하는 논리 회로 영역(A)간에 단차가 심화되고 있다.
한편, 캐패시터의 주변에 형성되는 논리 회로 영역(A)에서는, 반도체 장치의 고집적화에 따라 배선의 선폭이 감소하고, 배선 간격이 좁아지고 있다. 또한, 집적 효율을 높이기 위해 배선을 다층으로 형성함에 따라서 다층의 배선을 전기적으로 연결하기 위한 상호 연결 배선의 수가 증가되고 있는 실정이다.
따라서, 고집적화에 대응할 수 있도록 논리 회로 영역(A)에서는 보다 정밀한 패턴 형성이 요구되고 있는 반면, 캐패시터에 의한 단차는 점차 심화되어 가기 때문에, 캐패시터가 형성된 다음에 형성되는 층들(예를들면, 상호 연결 배선 등)을 패터닝하는 데 어려움이 야기되는 문제점을 갖는다.
즉, 종래 방법에 따라 적층형 캐패시터를 제조하는 경우, 메모리 셀 영역과 이웃하는 논리 회로 영역간의 큰 단차로 인해, 적층형 캐패시터를 형성한 이후에 형성하는 상호 연결 배선을 미세화하는 데 큰 어려움이 수반되며, 또한 논리 회로 영역에서 다수층의 상호 연결 배선을 형성하는 데 있어서 제조상의 많은 한계 요인으로 작용하고 있는 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 적층형 캐패시터 구조를 갖는 반도체 장치에서 메모리 셀 영역과 이웃하는 논리 회로 영역간의 단차를 줄일 수 있는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일형태에 따른 본 발명은, 논리 회로 영역과, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 드레인 전극에 연결되는 제 1 콘택 플러그를 형성하고, 소오스 전극에 연결되는 비트선과 상기 논리 회로 영역내 각 전극들에 연결되는 제 1 상호 연결 배선을 형성하는 제 1 단계; 상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 2 단계; 상기 제 2 콘택 플러그가 형성된 전체 구조상에 후막의 층간 절연막을 평탄하게 형성하는 제 3 단계; 상기 층간 절연막의 일부를 부분적으로 제거하여 상기 제 1 상호 연결 배선의 상부 일부를 노출시키는 콘택을 형성하고, 이 형성된 콘택을 전도 물질로 매립하여 제 2 상호 연결 배선을 형성하는 제 4 단계; 상기 메모리 셀 영역상에 형성된 상기 층간 절연막을 부분적으로 제거하여 적층형 캐패시터가 형성될 공간을 형성한 후, 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하고, 상기 논리 회로 영역상에 감광막을 형성하는 제 5 단계; 상기 공간상에 적층형 캐패시터를 형성하는 제 6 단계; 및 상기 적층형 캐패시터가 형성된 전체 구조상에 다른 층간 절연막을 평탄하게 형성하는 제 7 단계로 이루어진 적층형 캐패시터를 갖는 반도체 장치의 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 논리 회로 영역과, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서, 상기 드레인 전극에 연결되는 제 1 콘택 플러그를 형성하고, 소오스 전극에 연결되는 비트선과 상기 논리 회로 영역내 각 전극들에 연결되는 제 1 상호 연결 배선을 형성하는 제 1 단계; 상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 2 단계; 상기 제 2 콘택 플러그가 형성된 전체 구조상에 후막의 층간 절연막을 평탄하게 형성하는 제 3 단계; 상기 메모리 셀 영역상에 형성된 상기 층간 절연막을 부분적으로 제거하여 적층형 캐패시터가 형성될 공간을 형성한 후, 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하고, 상기 논리 회로 영역상에 감광막을 형성하는 제 4 단계; 상기 공간상에 적층형 캐패시터를 형성하는 제 5 단계; 및 상기 적층형 캐패시터가 형성된 전체 구조상에 다른 층간 절연막을 평탄하게 형성하는 제 6 단계로 이루어진 적층형 캐패시터를 갖는 반도체 장치의 제조 방법을 제공한다.
도 1a 내지 1i는 본 발명의 일실시예에 따라 적층형 캐패시터를 갖는 반도체 장치를 제조하는 각 과정을 도시한 공정 단면도,
도 2a 내지 2c는 본 발명의 다른 실시예에 따라 적층형 캐패시터를 갖는 반도체 장치를 제조하는 각 과정중 주요 과정을 도시한 공정 단면도,
도 3은 본 발명의 또다른 실시예에 따라 제조된 적층형 캐패시터를 갖는 반도체 장치의 단면도,
도 4는 종래 방법에 따라 제조된 적층형 캐패시터를 갖는 반도체 장치의 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리 절연막
104 : p형 웰 106a, 106b : n형 웰
108 : 게이트 절연막 110a, 110b : 게이트 전극
112 : 제 1 중간 절연막 113a : 소오스 전극
113b : 드레인 전극 114 : 제 1 식각 방지막
116 : 제 1 층간 절연막 118 : 제 1 콘택 플러그
120 : 제 2 층간 절연막 122 : 전도 물질
122a : 비트선 122b : 제 1 상호 연결 배선
124 : 제 2 중간 절연막 126 : 제 2 식각 방지막
128 : 제 3 층간 절연막 130 : 제 3 식각 방지막
132 : 제 2 콘택 플러그 134 : 제 4 층간 절연막
136 : 제 2 상호 연결 배선 138 : 제 5 층간 절연막
140 : 전하 보존 전극용 전도 물질 140a : 전하 보존 전극
142 : 감광막 144 : 캐패시터 유전체막
146 : 플레이트 전극용 전도 물질 146a : 플레이트 전극
148 : 제 6 층간 절연막 150 : 제 3 상호 연결 배선
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
먼저, 본 발명의 핵심 기술요지는, 적층형 캐패시터 구조를 갖는 반도체 장치를 제조하는 과정에서 형성후에 제거되는 희생막을 논리 회로 영역상에서 보존하여 이를 층간 절연막으로 사용함으로써, 캐패시터가 형성된 메모리 셀 영역과 논리회로 영역간의 단차를 제거한다는 것으로, 이러한 기술적 수단을 통해 캐패시터를 형성한 후에 형성되는 다수층의 상호 연결 배선 등을 보다 용이하게 형성하고 또한 미세화할 수 있는 효과를 얻을 수 있다.
[실시예 1]
도 1a 내지 1i는 본 발명의 일실시예에 따라 적층형 캐패시터를 갖는 반도체 장치를 제조하는 각 과정을 도시한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 논리 회로 영역(A)에는 후속하는 각 공정들을 통해 논리 회로가 형성되고, 메모리 셀 영역(B)에는 트랜지스터와 적층형 캐패시터가 각각 형성된다.
즉, 논리 회로 영역(A) 및 메모리 셀 영역(B)에는, 이 기술분야에 이미 잘 알려진 각종 제조 공정들(예를들면, 증착 공정, PR 공정, 식각 공정, 확산 공정 등)을 통해, 소자 분리 절연막(102), p형 및 n형 웰(104, 106a, 106b), 게이트 절연막(108), 게이트 전극(110a, 110b), 소오스 전극(113a, 113) 및 드레인 전극(113b, 113)으로 된 논리 회로 소자 및 트랜지스터가 형성되며, 게이트 전극(110)의 상부에는 제 1 중간 절연막(112)이 형성되고, 소자 분리 절연막(102), 소오스 및 드레인 전극(113a, 113b), 제 1 중간 절연막(112)의 상부에는 그 단차를 따라 소정 두께의 제 1 식각 방지막(114)이 형성되며, 제 1 식각 방지막(114)의 상부에는 제 1 층간 절연막(116)이 평탄하게 형성된다.
여기에서, 메모리 셀 영역(B)의 소오스 전극(113a)에는 후속하는 공정을 통해 비트선이 연결되고, 드레인 전극(113b)에는 캐패시터가 연결된다. 또한, 제 1중간 절연막(112)으로는 산화막 또는 질화막을 사용할 수 있고, 제 1 식각 방지막(114) 및 제 1 층간 절연막(116)으로는 질화막과 산화막을 각각 사용할 수 있다. 이때, 제 1 층간 절연막(116)은 절연막(산화막)을 두껍게 형성한 후에 CMP 등의 공정을 통해 상부 일부를 균일하게 제거함으로써 평탄하게 형성할 수 있다.
도 1a에 도시된 바와같은 단면 구조를 형성하는 것은, 이 기술분야에 잘 알려진 방법들에 의해 쉽게 실현할 수 있으며, 실질적으로 종래 방법에서와 동일한 공정으로 구현 가능하다. 따라서, 본 실시예에서는 다수의 각 층(또는 막)을 형성하는 구체적인 과정들에 대해서는 그 설명을 생략한다.
다시 도 1b를 참조하면, 메모리 셀 영역(B)의 비트선이 연결될 소오스 전극(113a)과 캐패시터가 연결될 드레인 전극(113b)상에 콘택을 형성, 즉 도시 생략된 콘택 마스크와 제 1 식각 방지막(114)을 식각 장벽으로 하는 식각 공정을 통해 제 1 층간 절연막(116)을 식각하고, 제 1 식각 방지막(114)의 일부를 제거하여 소오스 및 드레인 전극(113a, 113b)의 상부를 노출시키는 콘택을 형성하고, 형성된 콘택을 매립하는 형태로 전도 물질(예를들면, 실리콘 등)을 증착한 후 제 1 층간 절연막(116)상에 형성된 전도 물질을 에치백 공정, 예를들면 식각 가스 또는 CMP 등을 이용하는 에치백 공정으로 제거함으로써 메모리 셀 영역(B)의 소오스 및 드레인 전극(113a, 113b)상에 제 1 콘택 플러그(118)를 형성한다. 또한, 제 1 층간 절연막(116) 및 제 1 콘택 플러그(118)가 형성된 구조체의 상부 전면에 산화막 등을 증착하여 제 2 층간 절연막(120)을 평탄하게 형성한다.
한편, 본 실시예에서는 비트선이 연결될 소오스 전극(113a)과 캐패시터가 연결될 드레인 전극(113b)상에 동시에 콘택 및 콘택 플러그를 형성하는 것으로하여 설명하였으나, 반드시 이에 국한되는 것은 아니며, 먼저 드레인 전극(113b)에만 콘택 및 콘택 플러그를 형성한 다음 후속하는 공정에서 비트선 콘택을 형성할 때 소오스 전극(113a)상에 콘택을 형성할 수도 있다.
다음에, 비트선이 연결될 소오스 전극(113a)상의 제 1 콘택 플러그에 콘택을 형성하고, 제 1 상호 연결 배선이 연결될 논리 회로 영역(A)의 소오스 및 드레인 전극(113)과 게이트 전극(110b)상에 콘택을 형성한 다음, 도 1c에 도시된 바와같이, 콘택이 형성된 제 2 층간 절연막(120)상에 전도 물질(122)과 제 2 중간 절연막(124)을 순차 형성한다. 이때, 논리 회로 영역(A)상의 소오스, 드레인 전극(113)에 형성되는 콘택은 도시 생략된 콘택 마스크와 제 1 식각 방지막(114)을 식각 장벽으로하여 제 2 층간 절연막(120)과 제 1 층간 절연막(118)을 식각한 후 제 1 식각 방지막(114)을 식각하는 자기 정렬형 콘택으로 형성할 수 있다.
여기에서, 전도 물질(122)은 메모리 셀 영역(B)에서는 비트선으로 사용되고, 논리 회로 영역(A)에서는 제 1 상호 연결 배선으로 사용되는 데, 이러한 전도 물질(122)로는 Ti/TiN/W(Titanium / Titanium / Nitride / Tungsten)의 적층 구조를 사용하는 것이 바람직하다.
한편, 상기와는 달리, 비트선이 연결될 소오스 전극(113a)상에 콘택 및 제 1 콘택 플러그가 형성되지 않은 경우, 논리 회로 영역(A)의 소오스 및 드레인 전극(113)상에 자기 정렬 방식으로 콘택을 형성할 때 비트선이 연결될 소오스 전극(113a)상에 콘택을 동시에 형성할 수도 있다.
도 1d를 참조하면, 사진 식각 공정을 수행하여 비트선(122a)과 제 1 상호 연결 배선(122b)을 형성, 즉 제 2 중간 절연막(124)과 전도 물질(122)을 식각하고, 이어서 제 2 층간 절연막(120)의 일부를 식각하여 메모리 셀 영역(B)의 드레인 전극(113b)상에 형성된 제 1 콘택 플러그(118)의 상부를 노출시킴으로써, 메모리 셀 영역(B)의 소오스 전극(113a)에 연결되는 비트선(122a)과 논리 회로 영역(A)의 게이트 전극(110b)과 소오스 및 드레인 전극(113)에 연결되는 제 1 상호 연결 배선(122b)을 형성한다. 상기에서 제 2 층간 절연막(120)을 식각하여 제 1 콘택 플러그(118)의 상부가 노출되지 않고 제 2 층간 절연막(120)이 얇게 남아 있어도 무방하다.
이어서, 드레인 전극(113b)상에 형성된 제 1 콘택 플러그(118)의 상부가 노출된 전체 구조상에 그 단차를 따라 소정 두께의 제 2 식각 방지막(126)을 형성하고, 제 2 식각 방지막(126)의 상부에 제 3 층간 절연막(128)을 평탄하게 형성하며, 제 3 층간 절연막(128)의 상부에 제 3 식각 방지막(130)을 형성한다. 여기에서, 제 2 및 제 3 식각 방지막(126, 130)으로는 질화막을 사용하는 것이 바람직하고, 제 3 층간 절연막(128)으로는 산화막을 사용하는 것이 바람직하며, 제 3 층간 절연막(128)은 절연막을 두껍게 형성한 후에 CMP 등의 공정을 통해 상부 일부를 균일하게 제거함으로써 평탄하게 형성할 수 있다.
또한, 본 실시예에서는, 상기와는 달리, 제 3 식각 방지막(130)의 상부에 소정 두께의 산화막을 형성할 수도 있는 데, 이것은 후속하는 공정에서 메모리 셀 영역(B)의 드레인 전극(113b)에 연결된 제 1 콘택 플러그상에 제 2 콘택 플러그를 형성할 때 제 3 식각 방지막(130)이 손상되는 것을 방지하는 역할을 수행하도록 하기 위함이다.
다음에, 콘택 마스크를 이용하는 식각 공정을 통해 드레인 전극(113b)의 상부측에 있는 제 3 식각 방지막(130)을 식각하고, 콘택 마스크와 제 2 식각 방지막(126)을 식각 장벽으로 하는 식각 공정을 통해 제 3 층간 절연막(128)을 식각하고, 제 2 식각 방지막(126)을 식각하여 드레인 전극(113b)상에 형성된 제 1 콘택 플러그(118)의 상부를 노출시키는 콘택을 형성하며, 형성된 콘택을 매립하는 형태로 전도 물질을 증착한 후 에치백 공정, 예를들면 식각 가스 또는 CMP 등을 이용하는 에치백 공정으로 제 3 식각 방지막(130)상에 형성된 전도 물질을 제거함으로써, 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그(132)를 형성한다.
도 1f를 참조하면, 제 2 콘택 플러그(132)가 형성된 전체 구조상에 후막의 제 4 층간 절연막(134)을 형성하고, 사진 식각 공정을 이용하여 제 4 층간 절연막(134), 제 3 식각 방지막(130), 제 3 층간 절연막(128), 제 2 식각 방지막(126) 및 제 2 중간 절연막(124)의 일부를 순차 제거함으로서 논리 회로 영역(A)에 있는 제 1 상호 연결 배선(122b)의 상부를 노출시키는 콘택을 형성하며, 사진 식각 공정을 통해 제 4 층간 절연막(134)의 일정 두께를 식각하여 후술하는 공정을 통해 제 2 상호 연결 배선으로 사용될 홈을 형성한다. 여기에서, 산화막 등으로 된 제 4 층간 절연막(134)은 논리 회로 영역(A)에서는 층간 절연막으로 사용되는 반면에 메모리 셀 영역(B)에서는 캐패시터 형성시에 희생막으로 사용된다.
이어서, 콘택 및 홈이 형성된 전체 구조상에 제 2 상호 연결 배선용 전도 물질을 일정 두께만큼 형성하여 콘택 및 홈을 매립한 후 CMP 또는 식각 가스를 사용하는 에치백 공정을 통해 잔류하는 제 4 층간 절연막(134)의 상부를 노출시킴으로써 제 1 상호 연결 배선(122b)에 연결되는 제 2 상호 연결 배선(136)을 형성한다.
한편, 본 실시예에서는 제 1 상호 연결 배선(122b)의 상부 일부를 노출시키는 콘택을 먼저 형성한 후에 제 2 상호 연결 배선이 형성될 홈을 형성하는 것으로 하여 설명하였으나, 그 순서를 서로 바꾸더라도 동일한 결과를 얻을 수 있다.
또한, 상기와는 달리, 본 실시예에서는 현재 공정에서 제 2 상호 연결 배선(136)을 형성하지 않고, 메모리 셀 영역(B)에 캐패시터를 먼저 형성한 후에 논리 회로 영역(A)에 제 2 상호 연결 배선(136)을 형성할 수도 있는 데, 이러한 방법은 캐패시터의 높이가 상대적으로 높지 않은 경우에 특히 유용하다.
다시, 도 1g를 참조하면, 제 2 상호 연결 배선(136)이 형성된 전체 구조상에 제 5 층간 절연막(138)을 형성하고, 전하 보존 전극용 마스크를 이용하는 식각 공정을 통해 제 5 및 제 4 층간 절연막(138, 134)의 일부를 순차 제거하여 패터닝한다. 이때, 메모리 셀 영역(B)에서는 각각의 단위셀에 1:1로 대응하는 패턴이 형성되고, 제 2 상호 연결 배선(136)이 형성된 논리 회로 영역(A)에는 제 5 및 제 4 층간 절연막(138, 134)이 그대로 보존되며, 메모리 셀 영역(B)과 논리 회로 영역(A)의 경계면에 있는 제 5 및 제 4 층간 절연막(138, 134)은 제거된다.
이어서, 패터닝된 제 5 층간 절연막(138)의 상부 전면에 그 단차를 따라 소정 두께의 전하 보존 전극용 전도 물질(140)을 형성한 다음, 논리 회로 영역(A)측에 있는 전하 보존 전극용 전도 물질(140)의 상부에 감광막(142)을 형성한다.
다음에, 노출된 전하 보존 전극용 전도 물질(140)을 소정 두께 식각하여 제 5 층간 절연막(138)의 상부와 제 3 식각 방지막(130)의 상부에 있는 전하 보존 전극용 전도 물질(140)을 제거하고, 제 3 식각 방지막(130)과 논리 회로 영역(A)내의 전하 보존 전극용 전도 물질(140)을 식각 장벽으로 하여 메모리 셀 영역(B)에 잔류하는 제 5 및 제 4 층간 절연막(138, 134)을 제거함으로써 제 2 콘택 플러그(132)에 연결되는 실린더 형태의 전하 보존 전극(140a)을 형성한다.
또한, 전하 보존 전극(140a)이 형성된 전체 구조상에 소정 두께의 캐패시터 유전체막(144)을 형성하고, 도 1h에 도시된 바와같이, 증착 공정을 통해 캐패시터 유전체막(144)의 상부 전면에 걸쳐 플레이트 전극용 전도 물질(146)을 형성한다.
이어서, 플레이트 전극 마스크를 이용하는 식각 공정을 수행하여 논리 회로 영역(A)에 형성된 플레이트 전극용 전도 물질(146), 캐패시터 유전체막(144) 및 전하 보존 전극용 전도 물질(140)을 순차 식각함으로써 플레이트 전극(146a)을 형성하고, 플레이트 전극(146a)이 형성된 전체 구조상에 제 6 층간 절연막(148)을 평탄하게 형성한 다음, 제 2 상호 연결 배선(136)과 연결되는 제 3 상호 연결 배선(150)을 형성함으로써, 도 1i에 도시된 바와같이, 적층형 캐패시터를 갖는 반도체 장치의 제조를 완성한다.
이상 설명한 바와같이 본 실시예에 따르면, 메모리 셀 영역과 이웃하는 논리 회로 영역간에 큰 단차가 형성되는 종래 방법에 따라 제조된 반도체 장치와는 달리, 캐패시터를 형성하는 과정에서 제거되는 희생막을 논리 회로 영역에 보존시켜 층간 절연막으로 사용함으로써 메모리 셀 영역과 논리 회로 영역간의 단차를 완전히 제거하기 때문에 캐패시터 상부에 형성되는 상호 연결 배선의 미세화를 효과적으로 실현할 수 있을 뿐만 아니라 다층의 상호 연결 배선의 형성을 원활하게 실현할 수 있다.
[실시예 2]
도 2a 내지 2c는 본 발명의 다른 실시예에 따라 적층형 캐패시터를 갖는 반도체 장치를 제조하는 각 과정중 주요 과정을 도시한 공정 단면도이다.
본 실시예에 따라 반도체 장치를 제조하는 방법은, 게이트 전극(210a), 소오스/드레인 전극(213a, 213b)을 포함하는 트랜지스터를 형성하고, 제 1 콘택 플러그(218)의 상부가 노출되도록 비트선을 형성하며, 전체 구조상에 제 2 식각 방지막(226)을 형성하고, 제 3 층간 절연막(228)을 평탄하게 형성하며, 제 3 층간 절연막(228)의 상부에 제 3 식각 방지막(230)을 형성하는 과정까지는 상술한 제 1 실시예의 도 1d까지의 각 과정들과 실질적으로 동일하다.
따라서, 도 2a를 참조하면, 도 1d에 도시된 바와같이, 제 3 층간 절연막(228)상에 제 3 식각 방지막(230)이 형성된 상태에서, 콘택 마스크를 이용하는 식각 공정을 통해 드레인 전극(213b)의 상부측에 있는 제 3 식각 방지막(230)을 식각하고, 콘택 마스크와 제 2 식각 방지막(226)을 식각 장벽으로 하는 식각 공정을 통해 제 3 층간 절연막(228)을 식각하며, 제 2 식각 방지막(226)을 식각하여 드레인 전극(213b)상에 형성된 제 1 콘택 플러그(218)의 상부를 노출시키는 콘택을 형성하며, 형성된 콘택을 매립하는 형태로 전도 물질을 증착한 후, 패터닝하여 메모리 셀 영역(B)에 형성된 전도 물질을 잔류시키고 논리 회로 영역(A)에 형성된 전도 물질을 제거함으로써, 제 1 콘택 플러그(218)에 연결되는 제 2 콘택 플러그(232)를 형성한다. 이때, 전술한 실시예 1과는 달리, 드레인 전극(213b)상의 제 1 콘택 플러그(218)에 접속되는 제 2 콘택 플러그(232)는 서로 연결되는 구조를 갖는다.
다음에, 도 2b를 참조하면, 제 2 콘택 플러그(232)가 형성된 전체 구조상에 후막의 제 4 층간 절연막(234)을 형성하고, 사진 식각 공정을 이용하여 제 4 층간 절연막(234), 제 3 식각 방지막(230), 제 3 층간 절연막(228), 제 2 식각 방지막(226) 및 제 2 중간 절연막(224)의 일부를 순차 제거함으로서 논리 회로 영역(A)에 있는 제 1 상호 연결 배선(222b)의 상부를 노출시키는 콘택을 형성하며, 사진 식각 공정을 통해 제 4 층간 절연막(234)의 일정 두께를 식각하여 후술하는 공정을 통해 제 2 상호 연결 배선으로 사용될 홈을 형성한다. 여기에서, 산화막 등으로 된 제 4 층간 절연막(234)은 논리 회로 영역(A)에서는 층간 절연막으로 사용되는 반면에 메모리 셀 영역(B)에서는 캐패시터 형성시에 희생막으로 사용된다.
이어서, 콘택 및 홈이 형성된 전체 구조상에 제 2 상호 연결 배선용 전도 물질을 일정 두께만큼 형성하여 콘택 및 홈을 매립한 후 CMP 또는 식각 가스를 사용하는 에치백 공정을 통해 잔류하는 제 4 층간 절연막(234)의 상부를 노출시킴으로써 제 1 상호 연결 배선(222b)에 연결되는 제 2 상호 연결 배선(236)을 형성한다.
한편, 본 실시예에서는 제 1 상호 연결 배선(222b)의 상부 일부를 노출시키는 콘택을 먼저 형성한 후에 제 2 상호 연결 배선이 형성될 홈을 형성하는 것으로 하여 설명하였으나, 그 순서를 서로 바꾸더라도 동일한 결과를 얻을 수 있다.
또한, 상기와는 달리, 본 실시예에서는 현재 공정에서 제 2 상호 연결 배선(236)을 형성하지 않고, 메모리 셀 영역(B)에 캐패시터를 먼저 형성한 후에 논리 회로 영역(A)에 제 2 상호 연결 배선(236)을 형성할 수도 있는 데, 이러한 방법은 캐패시터의 높이가 상대적으로 높지 않은 경우에 특히 유용하다.
다시, 도 2c를 참조하면, 제 2 상호 연결 배선(236)이 형성된 전체 구조상에 제 5 층간 절연막(238)을 형성하고, 전하 보존 전극용 마스크를 이용하는 식각 공정을 통해 제 5 및 제 4 층간 절연막(238, 234)과 제 2 콘택 플러그(232)의 일부를 순차 제거하여 패터닝한다. 이때, 드레인 전극(213b)상에서 제 1 콘택 플러그(218)간을 서로 연결하는 구조로 된 제 2 콘택 플러그(232)의 일부가 제거되므로써 서로 분리된다. 또한, 메모리 셀 영역(B)에서는 각각의 단위셀에 1:1로 대응하는 패턴이 형성되고, 제 2 상호 연결 배선(236)이 형성된 논리 회로 영역(A)에는 제 5 및 제 4 층간 절연막(238, 234)이 그대로 보존되며, 메모리 셀 영역(B)과 논리 회로 영역(A)의 경계면에 있는 제 5 및 제 4 층간 절연막(238, 234)은 제거된다.
이어서, 패터닝된 제 5 층간 절연막(238)의 상부 전면에 걸쳐 그 단차를 따라 소정 두께의 전하 보존 전극용 전도 물질(240)을 형성한 다음, 논리 회로 영역(A)측에 있는 전하 보존 전극용 전도 물질(240)의 상부에 감광막(242)을 형성한다.
이후, 전하 보존 전극을 형성하고, 전하 보존 전극이 형성된 전체 구조상에 캐패시터 유전체막 및 플레이트 전극을 형성하는 과정들은 전술한 제 1 실시예에서의 과정들(도 1h 및 도 1i)과 실질적으로 동일하므로 불필요한 중복 기재를 피하기위하여 여기에서의 설명은 생략한다.
따라서, 본 실시예에 따른 제조 방법은, 전술한 제 1 실시예에서와 마찬가지로, 캐패시터를 형성하는 과정에서 제거되는 희생막을 논리 회로 영역에 보존시켜 층간 절연막으로 사용함으로써 메모리 셀 영역과 논리 회로 영역간의 단차를 완전히 제거하기 때문에 전술한 제 1 실시예에서와 실질적으로 동일한 효과를 얻을 수 있다.
[실시예 3]
도 3은 본 발명의 또다른 실시예에 따라 제조된 적층형 캐패시터를 갖는 반도체 장치의 단면도이다.
본 실시예에 따른 제조 방법은, 전술한 실시예 1의 도 1f에 도시된 공정에서 논리 회로 영역(A)에 제 2 상호 연결 배선을 형성하지 않고, 메모리 셀 영역(B)에 캐패시터를 형성하고, 캐패시터의 상부에 제 6 층간 절연막(348)을 형성한 이후에 식각 공정을 통해 제 6 층간 절연막(348), 제 4 층간 절연막(334), 제 3 식각 방지막(330), 제 3 층간 절연막(328), 제 2 식각 방지막(326), 제 2 중간 절연막(324)을 순차 제거하여 제 1 상호 연결 배선(322b)에 콘택을 형성하며, 제 2 상호 연결 배선(350)을 형성한다는 점을 제외한 나머지 과정들은 전술한 실시예 1에서의 과정들과 실질적으로 동일하다. 따라서, 제 2 상호 연결 배선(350)을 형성하는 과정을 제외한 나머지 과정들에 대해서는 그 설명을 생략한다.
상술한 바와같은 본 실시예에 따른 반도체 제조 방법은, 캐패시터의 높이가 상대적으로 높지 않은 경우에 특히 바람직한 실시예이며, 실질적으로 전술한 실시예 1 및 2에서와 동일한 결과를 얻을 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 메모리 셀 영역과 이웃하는 논리 회로 영역간에 큰 단차가 형성되는 종래 방법에 따라 제조된 반도체 장치와는 달리, 적층형 캐패시터 구조를 갖는 반도체 장치를 제조하는 과정에서 형성후에 제거되는 희생막을 논리 회로 영역상에서 보존하여 이를 층간 절연막으로 사용함으로써, 캐패시터가 형성된 메모리 셀 영역과 논리 회로 영역간의 단차를 제거하기 때문에, 캐패시터를 형성한 후에 형성되는 다수층의 상호 연결 배선 등을 보다 용이하게 형성하고, 또한 상호 연결 배선의 미세화를 실현할 수 있다.
Claims (16)
- 논리 회로 영역과, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 드레인 전극에 연결되는 제 1 콘택 플러그를 형성하고, 소오스 전극에 연결되는 비트선과 상기 논리 회로 영역내 각 전극들에 연결되는 제 1 상호 연결 배선을 형성하는 제 1 단계;상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 2 단계;상기 제 2 콘택 플러그가 형성된 전체 구조상에 후막의 층간 절연막을 평탄하게 형성하는 제 3 단계;상기 층간 절연막의 일부를 부분적으로 제거하여 상기 제 1 상호 연결 배선의 상부 일부를 노출시키는 콘택을 형성하고, 이 형성된 콘택을 전도 물질로 매립하여 제 2 상호 연결 배선을 형성하는 제 4 단계;상기 메모리 셀 영역상에 형성된 상기 층간 절연막을 부분적으로 제거하여 적층형 캐패시터가 형성될 공간을 형성한 후, 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하고, 상기 논리 회로 영역상에 감광막을 형성하는 제 5 단계;상기 공간상에 적층형 캐패시터를 형성하는 제 6 단계; 및상기 적층형 캐패시터가 형성된 전체 구조상에 다른 층간 절연막을 평탄하게 형성하는 제 7 단계로 이루어진 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 단계는:게이트 전극, 소오스 전극 및 드레인 전극이 형성된 전체 구조상에 제 1 층간 절연막을 평탄하게 형성하는 제 11 단계;상기 메모리 셀 영역상에 형성된 상기 제 1 층간 절연막을 부분적으로 제거하여 상기 메모리 셀 영역에 형성된 소오스 및 드레인 전극의 상부를 노출시키는 콘택을 형성하는 제 12 단계;상기 형성된 콘택을 제 1 전도 물질로 매립하여 상기 제 1 콘택 플러그를 형성하는 제 13 단계;상기 제 1 콘택 플러그가 형성된 전체 구조상에 제 2 층간 절연막을 형성하는 제 14 단계;상기 제 2 및 제 1 층간 절연막을 부분적으로 순차 제거하여 상기 논리 회로 영역내 각 전극의 상부와 상기 메모리 셀 영역내 소오스 전극상에 형성된 상기 제 1 콘택 플러그의 상부를 노출시키는 콘택을 형성하는 제 15 단계;상기 콘택을 매립하는 형태로 제 2 전도 물질 및 제 1 중간 절연막을 평탄하게 순차 형성하는 제 16 단계; 및상기 제 1 중간 절연막 및 제 2 전도 물질을 부분적으로 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키도록 비트선을 형성하고, 전체 구조상에 제 3 층간 절연막 및 제 1 식각 방지막을 평탄하게 형성함으로써, 상기 비트선 및 제 1 상호 연결 배선을 형성하는 제 17 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 단계는:게이트 전극, 소오스 전극 및 드레인 전극이 형성된 전체 구조상에 제 1 층간 절연막을 평탄하게 형성하는 제 11 단계;상기 메모리 셀 영역상에 형성된 상기 제 1 층간 절연막을 부분적으로 제거하여 상기 메모리 셀 영역에 형성된 드레인 전극의 상부를 노출시키는 콘택을 형성하는 제 12 단계;상기 형성된 콘택을 제 1 전도 물질로 매립하여 상기 제 1 콘택 플러그를 형성하는 제 13 단계;상기 제 1 콘택 플러그가 형성된 전체 구조상에 제 2 층간 절연막을 형성하는 제 14 단계;상기 제 2 및 제 1 층간 절연막을 부분적으로 순차 제거하여 상기 논리 회로 영역내 각 전극의 상부와 상기 메모리 셀 영역내 소오스 전극의 상부를 노출시키는 콘택을 형성하는 제 15 단계;상기 콘택을 매립하는 형태로 제 2 전도 물질 및 제 1 중간 절연막을 평탄하게 순차 형성하는 제 16 단계; 및상기 제 1 중간 절연막 및 제 2 전도 물질을 부분적으로 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키도록 비트선을 형성하고, 전체 구조상에 제 3 층간 절연막 및 제 1 식각 방지막을 평탄하게 형성함으로써,상기 비트선 및 제 1 상호 연결 배선을 형성하는 제 17 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 방법은, 상기 제 1 식각 방지막의 상부에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 제 2 단계는:상기 제 1 식각 방지막과 제 3 층간 절연막을 부분적으로 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키는 콘택을 형성하는 제 21 단계;전체 구조상에 상기 콘택을 매립하는 형태로 제 3 전도 물질을 형성하는 제 22 단계;에치백 공정으로 상기 제 3 전도 물질을 평탄하게 제거함으로써 상기 제 2 콘택 플러그를 형성하는 제 23 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 5 항에 있어서, 상기 제 4 단계는:식각 공정을 통해, 상기 층간 절연막, 제 1 식각 방지막, 제 3 층간 절연막, 제 1 중간 절연막을 부분적으로 순차 제거하여 상기 제 1 상호 연결 배선의 상부를 노출시키는 콘택을 형성하는 제 41 단계;식각 공정을 통해 상기 콘택이 형성된 층간 절연막의 일부를 부분적으로 제거하여 홈을 형성하는 제 42 단계;상기 콘택 및 홈을 매립하는 형태로 제 4 전도 물질을 형성하는 제 43 단계; 및상기 층간 절연막상에 형성된 상기 제 4 전도 물질을 에치백 공정으로 평탄하게 제거하여 상기 제 2 상호 연결 배선을 형성하는 제 44 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 5 항에 있어서, 상기 제 4 단계는:식각 공정을 통해 상기 논리 회로 영역에 형성된 상기 층간 절연막의 일부를 부분적으로 제거하여 홈을 형성하는 제 42 단계;식각 공정을 통해, 상기 홈이 형성된 부분의 상기 층간 절연막, 제 1 식각 방지막, 제 3 층간 절연막, 제 1 중간 절연막을 부분적으로 순차 제거하여 상기 제 1 상호 연결 배선의 상부를 노출시키는 콘택을 형성하는 제 41 단계;상기 콘택 및 홈을 매립하는 형태로 제 4 전도 물질을 형성하는 제 43 단계; 및상기 층간 절연막상에 형성된 상기 제 4 전도 물질을 에치백 공정으로 평탄하게 제거하여 상기 제 2 상호 연결 배선을 형성하는 제 44 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 5 단계는:상기 제 2 상호 연결 배선이 형성된 전체 구조상에 제 5 층간 절연막을 형성하는 제 51 단계;식각 공정을 통해 상기 메모리 셀 영역상에 형성된 제 5 및 제 4 층간 절연막을 부분적으로 제거하여 패터닝하는 제 52 단계;상기 패턴이 형성된 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하는 제 53 단계; 및상기 논리 회로 영역상에 형성된 전하 보존 전극용 전도 물질의 상부에 상기 감광막을 형성하는 제 54 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제 6 단계는:상기 메모리 셀 영역상에 형성된 노출된 상기 전하 보존 전극용 전도 물질을 일정 두께 식각하는 제 61 단계;상기 메모리 셀 영역상에 잔류하는 상기 제 5 및 제 4 층간 절연막을 제거하고, 상기 논리 회로 영역상에 형성된 상기 감광막을 제거하여 상기 제 2 콘택 플러그의 상부를 노출시킴으로써 상기 메모리 셀 영역에 실린더형의 전하 보존 전극을 형성하는 제 62 단계;상기 전하 보존 전극상에 그 단차를 따라 소정 두께의 캐패시터 유전체막을 형성하는 제 63 단계;상기 실린더형의 전하 보존 전극 내부를 매립시키는 형태로 상기 전하 보존 전극상에 플레이트 전극용 전도 물질을 형성하는 제 64 단계; 및상기 논리 회로 영역상에 형성된 플레이트 전극용 전도 물질, 캐패시터 유전체막, 전하 보존 전극용 전도 물질을 순차 제거함으로써 플레이트 전극을 형성하는 제 65 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 논리 회로 영역과, 게이트 전극, 소오스/드레인 전극을 갖는 트랜지스터와 적층형 캐패시터 구조를 갖는 메모리 셀 영역을 포함하는 반도체 장치를 제조하는 방법에 있어서,상기 드레인 전극에 연결되는 제 1 콘택 플러그를 형성하고, 소오스 전극에 연결되는 비트선과 상기 논리 회로 영역내 각 전극들에 연결되는 제 1 상호 연결 배선을 형성하는 제 1 단계;상기 제 1 콘택 플러그에 연결되는 제 2 콘택 플러그를 형성하는 제 2 단계;상기 제 2 콘택 플러그가 형성된 전체 구조상에 후막의 층간 절연막을 평탄하게 형성하는 제 3 단계;상기 메모리 셀 영역상에 형성된 상기 층간 절연막을 부분적으로 제거하여 적층형 캐패시터가 형성될 공간을 형성한 후, 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하고, 상기 논리 회로 영역상에 감광막을 형성하는 제 4 단계;상기 공간상에 적층형 캐패시터를 형성하는 제 5 단계; 및상기 적층형 캐패시터가 형성된 전체 구조상에 다른 층간 절연막을 평탄하게 형성하는 제 6 단계로 이루어진 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 단계는:게이트 전극, 소오스 전극 및 드레인 전극이 형성된 전체 구조상에 제 1 층간 절연막을 평탄하게 형성하는 제 11 단계;상기 메모리 셀 영역상에 형성된 상기 제 1 층간 절연막을 부분적으로 제거하여 상기 메모리 셀 영역에 형성된 소오스 및 드레인 전극의 상부를 노출시키는 콘택을 형성하는 제 12 단계;상기 형성된 콘택을 제 1 전도 물질로 매립하여 상기 제 1 콘택 플러그를 형성하는 제 13 단계;상기 제 1 콘택 플러그가 형성된 전체 구조상에 제 2 층간 절연막을 형성하는 제 14 단계;상기 제 2 및 제 1 층간 절연막을 부분적으로 순차 제거하여 상기 논리 회로 영역내 각 전극의 상부와 상기 메모리 셀 영역내 소오스 전극상에 형성된 상기 제 1 콘택 플러그의 상부를 노출시키는 콘택을 형성하는 제 15 단계;상기 콘택을 매립하는 형태로 제 2 전도 물질 및 제 1 중간 절연막을 평탄하게 순차 형성하는 제 16 단계; 및상기 제 1 중간 절연막 및 제 2 전도 물질을 부분적으로 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키도록 비트선을 형성하고, 전체 구조상에 제 3 층간 절연막 및 제 1 식각 방지막을 평탄하게 형성함으로써,상기 비트선 및 제 1 상호 연결 배선을 형성하는 제 17 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 단계는:게이트 전극, 소오스 전극 및 드레인 전극이 형성된 전체 구조상에 제 1 층간 절연막을 평탄하게 형성하는 제 11 단계;상기 메모리 셀 영역상에 형성된 상기 제 1 층간 절연막을 부분적으로 제거하여 상기 메모리 셀 영역에 형성된 드레인 전극의 상부를 노출시키는 콘택을 형성하는 제 12 단계;상기 형성된 콘택을 제 1 전도 물질로 매립하여 상기 제 1 콘택 플러그를 형성하는 제 13 단계;상기 제 1 콘택 플러그가 형성된 전체 구조상에 제 2 층간 절연막을 형성하는 제 14 단계;상기 제 2 및 제 1 층간 절연막을 부분적으로 순차 제거하여 상기 논리 회로 영역내 각 전극의 상부와 상기 메모리 셀 영역내 소오스 전극의 상부를 노출시키는 콘택을 형성하는 제 15 단계;상기 콘택을 매립하는 형태로 제 2 전도 물질 및 제 1 중간 절연막을 평탄하게 순차 형성하는 제 16 단계; 및상기 제 1 중간 절연막 및 제 2 전도 물질을 부분적으로 순차 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키도록 비트선을 형성하고,전체 구조상에 제 3 층간 절연막 및 제 1 식각 방지막을 평탄하게 형성함으로써, 상기 비트선 및 제 1 상호 연결 배선을 형성하는 제 17 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서, 상기 방법은, 상기 제 1 식각 방지막의 상부에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서, 상기 제 2 단계는:상기 제 1 식각 방지막과 제 3 층간 절연막을 부분적으로 제거하여 상기 드레인 전극상에 형성된 제 1 콘택 플러그의 상부를 노출시키는 콘택을 형성하는 제 21 단계;전체 구조상에 상기 콘택을 매립하는 형태로 제 3 전도 물질을 형성하는 제 22 단계;에치백 공정으로 상기 제 3 전도 물질을 평탄하게 제거함으로써 상기 제 2 콘택 플러그를 형성하는 제 23 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 14 항에 있어서, 상기 제 4 단계는:상기 제 2 상호 연결 배선이 형성된 전체 구조상에 제 5 층간 절연막을 형성하는제 41 단계;식각 공정을 통해 상기 메모리 셀 영역상에 형성된 제 5 및 제 4 층간 절연막을 부분적으로 제거하여 패터닝하는 제 42 단계;상기 패턴이 형성된 전체 구조상에 소정 두께의 전하 보존 전극용 전도 물질을 형성하는 제 43 단계; 및상기 논리 회로 영역상에 형성된 전하 보존 전극용 전도 물질의 상부에 상기 감광막을 형성하는 제 44 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
- 제 15 항에 있어서, 상기 제 5 단계는:상기 메모리 셀 영역상에 형성된 노출된 상기 전하 보존 전극용 전도 물질을 일정 두께 식각하는 제 51 단계;상기 메모리 셀 영역상에 잔류하는 상기 제 5 및 제 4 층간 절연막을 제거하고, 상기 논리 회로 영역상에 형성된 상기 감광막을 제거하여 상기 제 2 콘택 플러그의 상부를 노출시킴으로써 상기 메모리 셀 영역에 실린더형의 전하 보존 전극을 형성하는 제 52 단계;상기 전하 보존 전극상에 그 단차를 따라 소정 두께의 캐패시터 유전체막을 형성하는 제 53 단계;상기 실린더형의 전하 보존 전극 내부를 매립시키는 형태로 상기 전하 보존 전극상에 플레이트 전극용 전도 물질을 형성하는 제 54 단계; 및상기 논리 회로 영역상에 형성된 플레이트 전극용 전도 물질, 캐패시터 유전체막, 전하 보존 전극용 전도 물질을 순차 제거함으로써 플레이트 전극을 형성하는 제 55 단계를 포함하는 것을 특징으로 하는 적층형 캐패시터를 갖는 반도체 장치의 제조 방법.
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