KR100361395B1 - 박막회로를포함하는전자장치및그의제조방법 - Google Patents
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Abstract
액정 디스플레이 장치 및 다른 대규모 전자 장치 제조시, 트랙 및 그 밖의 다른 박막 회로 소자의 정전 방출(ESD) 손상은 이온 이식 중 및/또는 처리 중에 발생할 수 있다. 손상은 게이트가능 TFT 링크(45)를 가지는 전하 누설 경로 내에 박막 회로를 접속시킴으로써 방지된다. 이러한 링크(45)는, 예를 들어 장치 회로의 검사 중에 TFT(45)를 턴 오프시키기 위해 링크를 통해 흐르는 전류를 조절하기 위한 게이트 바이어스 전압을 인가하기 위한 공통 게이트 라인(7)을 가지는 TFT(45)이다. 본 발명에 따르면, 누설 경로 내의 게이트가능 링크(45)는 TFT의 최소한의 채널 영역(6)을 증발시킴으로써 링크(45)를 분해하기에 충분히 높은 게이트 바이어스(Vg2)를 공통 게이트 라인(7)으로 인가함으로써 동시에 제거될 수 있다. 적절한 박막 구조는 이러한 채널 영역(6)을 이러한 방식으로 용이하게 증발시키기 위해 TFT(45) 용으로 선택된다. TFT(45)는 매우 얇은 유전층(8) 및 게이트(7)와 중첩 부분 내에서 좁아지는 채널 영역(6) 용으로 선택된다. 상부층(45)은 링크를 절단함에 따라 발생하는 부스러기로부터 장치 회로를 보호한다. 이러한 보호층(44)은 게이트가능 링크(45)를 노출시키는 윈도우(42)를 가질 수 있다.
Description
본 발명은 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지고 있는 전자 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 회로 소자를 정전 방출(Electrostatic discharge : ESD)로 인한 손상에 대해 방지하는 것에 관한 것이다. 또한, 본 발명은 이러한 방법으로 제조된 전자 장치 및 이러한 보호 수단을 가지는 전자 장치에 관한 것이다. 예를 들어, 이러한 장치는 능동 매트릭스(active-matrix) 액정 디스플레이 또는 그 밖의 다른 평판 패널(flat panel) 디스플레이일 수 있거나, 박막 회로 소자, 예를 들어 박막 데이터 저장 소자 또는 영상 감지기로 이루어진 소정의 다른 형태의 대형 전자 장치일 수 있다.
일본국 특허 공개 제05-181157호(Kokai)에는 박막 트랜지스터 그룹을 박막 회로 소자와 함께 절연 기판 상에 형성함으로써 ESD에 대해 보호되는 기술이 공지되어 있다. 각각의 트랜지스터는 이러한 박막 트랙을 전하 누설 경로 내에 접속시키기 위한 트랙 그룹으로 이루어진 각각의 박막 트랙에 게이트가능 링크(gateable link)를 제공하는 채널 영역을 갖고 있다. 이러한 누설 경로는 장치의 제조 단계 중에 정전 방출(ESD)로 인한 회로 소자의 손상을 보호하도록 작용한다. 트랜지스터 그룹은 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위해 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 갖고 있다.
디플리션형(depletion-mode) 박막 전계 효과 트랜지스터(TFT)는 일본국 특허제05-181157호에 기재된 액정 디스플레이 장치 내에 게이트가능 링크를 형성하는데 이용된다. 이러한 트랜지스터들은 주변 단락 회로 링(short-circuit ring)과 장치의 주사 라인 및 신호 라인의 단부 사이에 형성된다. 전압이 공통 게이트 라인에 전혀 가해지지 않는 경우, 이러한 디플리션형 트랜지스터는 도통 상태이므로, 주사 및 신호 라인과 단락 회로 링 사이에서 정전하(electrostatic charge)를 누설시킬 수 있다. 네거티브 전압이 공통 게이트 라인에 가해질 경우, n+채널을 가지는 디플리션형 트랜지스터는 고 저항 상태로 전환되므로, 주사 및 신호 라인을 단락 회로 링과 절연시킨다. 이러한 절연된 상태에서, 검사 신호가 박막 회로를 검사하기 위해 박막 도체 라인에 가해질 수 있다. 제조가 완료된 경우, 단락 회로 링은, 예를 들어 장치 기판의 주변부에 인접하여 스크리빙(scribing) 함으로써 제거될 수 있다.
본 발명의 목적은 경로 부분(예를 들어, 단락 회로 링)을 스크리빙 또는 소정의 유사한 동작으로 제거할 필요성을 피하면서 게이트가능 링크를 가지는 정전하 누설 경로를 이용하여 ESD 보호부를 제공하기 위한 것이다.
본 발명의 제 1 특징에 따르면, 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지는 전자 장치를 제조하는 방법이 제공되는데, 이 방법은 각 트랜지스터의 채널 영역이 이러한 박막 트랙을 전하 누설 경로 내에 접속시키기 위해 트랙 그룹의 각각의 박막 트랙에 제공하는 박막 회로 소자로 이루어진 배열로 박막 트랜지스터 그룹을 기판 상에 형성하는 것을 포함하는데, 누설 경로는 정전 방출로 인한 회로 소자의 손상을 방지 또는 보호하도록 작용하고, 트랜지스터 그룹은 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위한 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 갖추고 있다. 본 발명에 따르면, 이러한 방법은 모든 박막 트랙 그룹에 대한 누설 경로 내의 게이트가능 링크가 누설 경로가 정전 방출 보호용으로 작용한 후 트랜지스터의 최소한의 채널 영역을 증발시킴으로써 링크를 분해하기에 충분히 높은 게이트 바이어스를 공통 게이트 라인에 가함으로써 동시에 분해되는 것을 특징으로 하고 있다.
그러므로, ESD 보호부를 제공한 후, 모든 게이트가능 링크 그룹은 높은 게이트 바이어스를 공통 게이트 라인에 인가하여 간단한 방식으로 동시에 제거된다. 이러한 링크는 휴즈처럼 전기적으로 절단될 수 있어서, 전류가 개별 채널 영역과 이의 공통 게이트 라인 사이를 흐르게 된다. 그러므로, 영구적인 개방 회로의 분해가 각 트랜지스터 링크의 채널 영역 내에 형성될 수 있다.
이에 관련하여, 본 발명은 박막 트랙들 사이에 ESD 보호부를 제공하기 위한, 예를 들어 알루미늄 또는 금속 규화물로 이루어진 박막 링크를 이용하여 ESD 보호 경로를 분해하기 위해 박막 링크(휴즈 처럼)를 절단시키는 것이 이미 제안되었다는 것을 주지해야 한다. 이러한 용융가능 링크 기술은 본 발명의 참고 문헌으로 모두 이용된 유럽 특허 공개 제0 589 519호에 기재되어 있다. 이러한 경우에, 링크는 연속쌍의 트랙들 사이에 특유한 펄스를 가함으로써 절단된다. 그러므로, 모든 링크는 동시에 증발될 수 없다. 더욱이, 링크는 게이트할 수 없어서, 트랙의 임시 회로 분리가 달성될 수 없다. 그러므로, 유럽 특허 공개 제0 589 519호의 장치 회로는 각 쌍의 링크를 개별적으로 절단하기 전에는 검사될 수 없다.
본 발명에 따른 링크는 상이한 바이어스 전압 레벨을 이의 공통 게이트 라인상에 이용하여 절단할 수 있거나 게이트할 수 있다. 임시 회로 분리는 장치 회로를 검사할 수 있도록 낮은 게이트 바이어스로 달성할 수 있다. 충분히 높은 게이트 바이어스가 공통 게이트 라인에 가해질 때, 트랜지스터 구조는 분해되고, 충분히 큰 전류가 이러한 게이트가능 링크를 주울 열(Joule heating)로 증발 및 분해시키기 위해 이러한 트랜지스터의 게이트 라인과 채널 영역 사이를 통과할 수 있다. 각 박막 트랜지스터의 박막 구조는 분해시에 채널 영역 및 공통 게이트 라인 영역 내에 여러 가지 방식으로 구성될 수 있다. 특정한 예(얇은 게이트 유전체 및 좁은 채널 영역과 같은)에 대해 기재하고자 한다.
증강 또는 디플리션형 형태의 박막 전계 효과 트랜지스터("TFT"라 공통적으로 칭함)는 본 발명에 따른 높은 게이트 바이어스에 의해 분해될 수 있는 게이트가능 링크를 제공하는데 이용될 수 있다.
본 발명에 따른 게이트가능 링크 트랜지스터는 박막 접속 트랙의 단부에 뿐만 아니라 박막 접속 트랙들 사이에 형성될 수 있다. 장치 제조 업자나 고객은 이러한 게이트가능 링크를 분해하기 위해 높은 전압을 공통 게이트 라인에 가할 수 있다. 따라서, 링크는 장치의 판매 전에 장치 제조 업자가 제거할 수 있거나 장치를 완전히 제조한 고객이 제거할 수 있다.
그러므로, 본 발명의 제 2 특징에 따르면, 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지고 있는 전자 장치가 제공되는데, 이 장치는 각 트랜지스터의 채널 영역이 박막 트랙을 전하 누설 경로 내에 접속시키기위해 트랙 그룹으로 이루어진 각각의 박막 트랙에 게이트가능 링크를 제공하는 박막 회로 소자를 가지는 배열처럼 기판 상의 박막 트랜지스터 그룹을 포함하는데, 누설 경로는 회로 소자를 정전 방출로 인한 손상으로부터 보호하도록 작용하고, 트랜지스터 그룹은 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위한 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 갖추고 있다.
본 발명에 따르면, 이러한 장치는 각각의 박막 트랜지스터 그룹이 충분히 높은 게이트 바이어스 전압을 공통 게이트 라인에 가하여 채널 영역을 증발시키는 것을 트랜지스터 개방 회로로 하여금 촉진시키기에 적절한 박막 구조로 채널 영역 및 공통 게이트 라인 영역 내에 구성되는 것을 특징으로 한다. 이러한 구조에 관한 예에 대해서는 도면을 참조하여 후술하고자 한다. 모든 박막 트랙 그룹에 대한 누설 경로 내의 게이트가능 링크는 누설 경로가 정전 방출 보호용으로 작용한 후 높은 게이트 바이어스 전압을 공통 게이트 라인에 가함으로써 동시에 분해된다. 상술한 바와 같이, 게이트가능 링크의 분해는 장치의 제조 업자가 판매하기 전이나 고객이 이용하기 전에 행해질 수 있다.
양호하게는, 보호용 상부층(protective over-layer)은 높은 게이트 바이어스 전압을 공통 게이트 라인에 가하기 전에 박막 회로 소자 및 박막 접속 트랙 상에 형성된다. 이러한 보호용 상부층은 분해시 게이트가능 링크로부터의 소정의 부스러기에 대해 박막 회로 소자 및 박막 접속 트랙을 마스크하도록 작용한다. 보호층은 트랜지스터의 채널 영역 부분에 게이트가능 링크 트랜지스터의 박막 구조를 노출시키는 윈도우를 갖고 있다. 이러한 윈도우는 이러한 부분에서 떨어져 트랜지스터의박막 구조를 높은 게이트 바이어스 전압을 인가하여 보다 용이하게 분해되게 할 수 있다. 그러나, 이러한 윈도우는 높은 게이트 바이어스의 인가로 매우 높은 열이 발생될 때(채택된 특정 박막 구조물로 인해) 제공될 필요는 없다.
요구된 항복(breakdown) 및 열 효과를 향상시키기 위해, 다양한 박막 구성 특징이 소정의 보호용 상부층에 관련된 구성상의 특징 외에(또는 대신에) 트랜지스터의 채널 영역 및 공통 게이트 라인 부분 내의 게이트가능 링크 트랜지스터에 채택될 수 있다. 그러므로, 예컨대 구성상의 특징은 높은 게이트 바이어스를 가지는 게이트가능 링크 트랜지스터 구조의 전계 강도를 증가 및/또는 게이트가능 링크 트랜지스터 구조의 게이트 유전체에서 발생하는 약함(weakness)을 활용 및/또는 채널 영역 내 및 이를 통해 게이트 라인으로 향하는 항복 전류 경로의 전기 저항(즉, 주울 열)를 증가 및/또는 가열 및 증발되는 열량을 감소시키도록 양호하게 설계된다. 이러한 수단에 의해, 높은 전류 밀도 및 고온은 높은 게이트 바이어스가 인가되는 게이트가능 링크 트랜지스터 구조 내에서 국부적으로 얻어질 수 있다. 매우 높은 온도로의 국부 가열이 발생할 수 있다. 결과적으로, 게이트 링크 트랜지스터는 최소한 국부적으로 얻어진 누설 경로를 따라서 형성된 트랜지스터의 채널 영역의 전체 폭을 가로질러 전체적으로 증발될 수 있다.
트랜지스터의 채널 영역은 공통 게이트 라인의 근처(또는, 이와의 중첩 부분)가 좁은 폭을 가지는 반도체 박막 패턴에 의해 제공될 수 있다. 중첩 부분내 또는 근처의 채널 영역을 이러한 방식으로 형성함으로써, 열량은 감소되고, 높은 게이트 바이어스가 인가될 때 이러한 부분 내에는 보다 높은 전기 저항 및 보다 높은전계 농도가 얻어질 수 있다. 그러므로, 보다 강한 국부 열 효과가 발생할 수 있다. 더욱이, 게이트가능 링크를 분해하기 위해 증발될 필요가 있는 채널 영역의 물질이 작아진다.
장치의 박막 회로 소자는 장치 회로 내에 트랜지스터를 포함할 수 있다. 게이트가능 링크의 트랜지스터는 장치 회로 내에 트랜지스터를 형성하는데 이용되는 박막 처리 단계들 중 최소한의 소정 단계(가능한 짝수 모두)를 이용하여 형성될 수 있다. 그러므로, 게이트가능 링크 트랜지스터를 형성하기 위한 다수의 여분 처리 단계가 제거될 수 있다.
공통 반도체 박막은 장치 회로 내에 트랜지스터의 채널 영역을 제공하고, 게이트가능 링크의 트랜지스터의 채널 영역을 제공하도록 패턴될 수 있다. 장치 회로 내의 트랜지스터의 채널 영역 폭은 각각의 이러한 트랜지스터에 대한 요구된 회로 특징에 따라서 정상 방식으로 선택된다. 대부분의 경우에, 장치 회로 내의 이러한 트랜지스터는 게이트가능 링크 트랜지스터의 좁은 채널 영역보다 넓은 채널 영역을 가질 수 있다. 이것은 트랜지스터 패턴 및 규모에 관련하여 여러 가지 트랜지스터의 채널 영역을 형성하기 위한 마스크 배치 상태를 변형시키는 것 만을 포함한다.
게이트가능 링크의 트랜지스터의 게이트 유전체는 장치 회로 내에 트랜지스터의 게이트 유전체를 제공하는 두꺼운 절연 박막 패턴보다 두께가 작은 얇은 절연 박막 패턴에 의해 제공될 수 있다. 이러한 박막 유전체는 별도로 피착된 박막일 수 있다. 그러나, 박막 유전체는 게이트가능 링크 부분 내의 두꺼운 절연 박막을 얇게 하기 위해 에칭함으로써 상당히 간단하게 형성될 수 있다. 게이트가능 링크 트랜지스터의 박막 게이트 유전체는 이러한 트랜지스터의 항복이 적절히 높은 게이트 바이어스 전압의 인가로 발생하게 할 수 있다. 절연막을 얇게 하기 위한 에칭을 이용하면 막이 국부적으로 크게 손상될 수 있으므로, 항복을 용이하게 한다. 게이트 라인은 박막 게이트 유전체의 상.하에 제공될 수 있다.
본 발명에 따른 게이트가능 링크 트랜지스터는 누설 경로를 형성하기 위해 박막 트랙 그룹을 주변 단락 회로 트랙에 접속시킬 수 있다. 본 발명에 따른 게이트가능 링크의 박막 트랜지스터는 박막 접속 트랙과 함께 전하 누설 경로 내에 삽입될 수 있다. 공통 게이트 라인은 박막 접속 트랙의 종 방향으로 가로질러 연장될 수 있고, 게이트가능 링크의 트랜지스터의 게이트 유전체를 제공하는 절연 박막 패턴보다 두께가 큰 절연 박막 패턴에 의해 이러한 트랙으로부터 절연될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해 상세하게 기술하고자 한다.
제 1도는 ESD 보호 링크를 가지는 전자 장치의 일부분으로서, 본 발명에 따른 방법에 의해 행해지는 최종 제조 단을 향해 도시된 평면도이고,
제 2 도는 제 1 도의 장치 내의 3개 박막 구조(A, B 및 C)의 특정 예를 도시한 단면도이며,
제 3 도는 제 2 도의 게이트가능 링크 구조(A)의 일 예를 도시한 평면도이며,
제 4 도 내지 제 6 도는 다른 제조 단에서의 제 2 도의 구조를 도시한 단면도로, 이들 중 제 6 도는 게이트가능 링크가 높은 게이트 바이어스의 인가에 의해개방 회로로 절단될 때의 구조(A) 만을 도시한 것이며,
제 7 도 내지 제 9 도는 본 발명에 따른 장치의 ESD 보호용의 전형적인 게이트가능 링크의 드레인 전류, 게이트-전압 특성(Id, Vg)을 도시한 도면이고,
제 10 도는 장치의 박막 접속 트랙들 사이의 게이트가능 링크를 가지는 본 발명에 따른 전자 장치의 평면도이며,
제 11 도는 본 발명에 따른 게이트가능 링크의 다른 박막 구조로서 제 1 도, 제 3 도 및 제 10 도의 평면도에 도시된 것과 유사한 배치 특성을 포함할 수 있는 박막 구조의 일 예를 도시한 단면도이다.
제 8 도의 특징을 제외한 모든 도면은 개략적으로 도시한 것이지만, 축소하여 도시하지는 않았다는 것을 주지해야 한다. 제 1 도 내지 제 7 및 제 9 도 내지 제 11 도에 도시된 부분의 상대 규모 및 비율은 도면에서 명확화와 편리함을 위해 강조 또는 감소하여 도시하였다. 일반적으로, 상이한 실시예의 대응하거나 유사한 특징에는 동일한 참조 번호를 이용하였다.
본 발명은 절연 기판(1) 상에 형성된 박막 회로 소자를 포함하는 광범위한 대규모 전자 장치의 제조시에 이용될 수 있다. 장치(제 1 도에는 모서리 부분만을 도시한 것이다)는, 예를 들어 일본국 특허 공개 제05-181157호에 기재된 능동 매트릭스 액정 디스플레이일 수 있다. 이러한 디스플레이의 예는 미합중국 특허 제5,103,829호 및 미합중국 특허 출원 제160,999호(1993. 12. 3 출원) (유럽 특허 공개 제0 601 652호)에 기재되어 있다. 그러므로, 기판(1)은 디스플레이의 배면을 제공하고 픽셀 전환 소자를 이루는 매트릭스(예를 들어, 박막 트랜지스터) 및 이매트릭스에 관련된 구동 회로(또는, 박막 트랜지스터 포함)를 달성하는 저가의 유리일 수 있다. 장치 회로 내의 박막 트랜지스터(TFT)에는 도면에서 참조 번호(41)로 지정되었다. 개별 회로 소자 및 매트릭스 회로 및 관련된 회로의 접속은 여러 가지 물질(예를 들어, 도체, 절연체, 반도체, 반 절연체)로 이루어진 연속 막을 기판(1) 상에 피착함으로써 공지된 방식으로 형성될 수 있다. 이러한 막은 트랜지스터의 박막 접속 트랙을 포함하는 박막 트랜지스터 및 그 밖의 다른 회로 소자의 여러 개의 영역 및 패턴을 형성하도록 처리된다(예를 들어, 에칭 및 도핑함으로써 처리된다). 제 1 도는 미합중국 특허 제5,130,829호 및 유럽 특허 공개 제0 601 652호에 기재되어 예증이 된 다양하게 공지된 형태들 중 소정의 형태일 수 있기 때문에 매트릭스 내의 TFT(41)의 소정의 회로 구조 및 관련된 구동 회로를 도시하지는 않았다. 미합중국 특허 제5,130,829호 및 유럽 특허 공개 제0 601 652호(및, 미합중국 대응 특허)의 모든 내용은 본 발명의 참고 문헌으로 이용되었다.
능동 매트릭스 평판 패널 디스플레이 대신에, 제 1 도의 장치는 상당히 상이한 기능, 예를 들어 박막 영상 감지 소자(예를 들어, 포토다이오드)로 이루어진 어레이를 어드레스하도록 작용하고, 관련된 TFT 회로에 의해 구동되는 스위칭 트랜지스터(41)로 이루어진 매트릭스를 가지는 영상 감지기로 설계될 수 있다. 다른 형태에 있어서, 제 1 도의 전자 장치는 저장 장치 어레이, 예를 들어 박막 캐패시터를 어드레스하도록 작용하는 TFT로 이루어진 스위칭 매트릭스를 포함하는 데이터 저장 장치일 수 있다.
기판(1) 상의 박막 회로는 여러 개의 박막 접속 트랙 그룹을 포함한다. 제 1도는 기판(1)의 주변부(2)를 향해 외부로 연장하는 3개의 접속 트랙(22, 13, 14)으로 이루어진 그룹의 예로서 도시한 것이다. 특정한 예에 있어서, 도체 트랙(22)은 알루미늄과 같은 금속일 수 있으므로, 도체 트랙(13, 14)은 고도핑된 도전성 다결정 실리콘을 포함할 수 있다. 주변부(2)를 향하는 트랙의 단부 근처에, 금속 트랙(22)이 접촉 패드(22a)를 형성하도록 확장되어, 외부 와이어(또는, 그 밖의 다른 형태의 외부 접속부)가 접합될 수 있다. 주변부(2)를 향하는 트랙의 단부 근처에, 다결정 실리콘 트랙(13 및 14)은 마찬가지로 큰 금속 접촉 패드(23a 및 24a)를 갖추고 있어서, 외부 접속부가 접합될 수 있다.
본 발명에 따라 제공된 정전하 누설 경로의 부재시, 정전하가 형성되어 박막 회로 소자를 손상시킬 수 있다. 유럽 특허 공개 제0 601 652호에 기재된 바와 같이, 전하 형성은, 예를 들어 제 5 도에 도시된 바와 같이 제조 과정에서 이온 주입 단계 중에서 발생할 수 있다. 그러나, 이것은 장치를 처리하고 있는 중에 정전기로서 발생할 수 있다. 이러한 전하 형성은 도체 패턴(22, 13, 14 등)들 사이에서 방출되어 손상시키게 할 수 있어서, 회로 소자, 예를 들어 TFT(41)의 게이트 유전 막(18)으로 이루어진 부분에 항복이 발생할 수 있다.
정전 방출(ESD)에 의한 손상을 방지하기 위해, 박막 트랜지스터(45) 그룹은 장치의 박막 회로 소자[예를 들어, TFT(41)]와 함께 기판 상에 형성된다. 각각의 트랜지스터(45)는 전하 누설 경로 내의 트랙을, 예를 들어 주변 단락 회로 링(4, 25)에 접속시키기 위해 게이트가능 링크를 각각의 박막 트랙(22, 13, 14)에 제공하는 채널 영역(6)을 가지고 있다. 제조시의 ESD 주요 단들 중 소정의 단(예를 들어,제 5 도의 이온 이식단)에서, 링(4, 25)은 공지된 방식으로 어스(earth)될 수 있다. 링크 트랜지스터(45) 그룹은 트랜지스터(45)의 채널 영역을 통해 흐르는 전류를 조절하기 위한 공통 게이트 라인(7)을 가지고 있다. 게이트 라인(7)은 링크(45)가 분해되기 전에 장치 회로가 검사될 수 있게 한다.
본 발명에 따르면, 각각의 이러한 링크 트랜지스터는 채널 영역(6) 및 공통 게이트 라인(7) 부분 내에 트랜지스터(45)의 개방 회로를 채널 영역(6)으로 증발하여 촉진시키기에 적절한 박막 구조로 구성될 수 있다. 이러한 최종적이면서 영구적인 개방 회로 조건은 충분히 높은 게이트 바이어스(Vg2)를 공통 게이트 라인(7)에 인가함으로써 달성된다. 이 그룹에서 모든 박막 트랙(22, 13, 14, ...)으로의 게이트가능 라인(45)은 이러한 방식으로 고 전압(Vg2)을 인가함으로써 동시에 분해된다. 이러한 조작은 장치를 판매하기 전 장치 제조 업자가 달성할 수 있다. 선택적으로, 이것은 장치를 시스템 내에 조립하기 전에 고객이 달성할 수 있다. 링크(45)를 절단하기 위한 공통 게이트 라인(7)은 장치 내의 그 밖의 다른 회로 접속부[접촉 패드(22a 내지 24a)와 장치의 회로 TFT(41)의 게이트(17)의 접속부 및 상호 접속부와 무관한 것을 포함]과 무관한 것이다. 게이트 라인(7)의 큰 접촉 패드(27a)는 고객이 바이어스(Vg2)를 게이트 라인(7)에 가하게 하여 링크(45)를 절단하기 위해 고객에게 판매된 장치 내에 노출된 상태로 남아 있을 수 있다.
이러한 장치의 제조에 대해 지금부터 제 2 도 내지 제 8 도를 참조하여 기술하고자 한다. 제 2 도, 제 4 도 및 제 5 도의 단면도에 있어서, 단면(A)은 게이트가능 링크 트랜지스터(45) 부분을 도시한 것이고, 단면(B)은 장치 회로 내의 박막트랜지스터(41) 부분을 도시한 것이며, 단면(C)은 2개의 도체 트랙(22 와 13) 사이의 분기점을 도시한 것이다. 본 발명에 따라 절단될 수 있는 게이트가능 링크 트랜지스터(45)의 특정 예가 제 3 도의 평면도 및 제 6 도의 단면도에 도시되어 있다.
제 2 도 내지 제 6 도에 도시된 TFT(41 및 45)는 소위 "공면 비반전(co-planar non-inverted)" 형태이다. 이러한 형태의 TFT에 있어서, 게이트 전극(7, 17)은 TFT(45 및 41)의 채널 영역(6, 16)을 제공하는 반도체 막(3) 상의 게이트 유전층(8, 18) 상에 형성된다. 또한, 막 패턴(3)은 TFT의 소오스 및 드레인 영역(4, 5, 14, 15)을 포함한다. 제 4 도는 박막 구조가 절연 기판(1) 상의 반도체 패턴(3) 상의 절연막(18)을 포함하는 초기 제조 단계를 도시한 것이다.
반도체 패턴(3)은 TFT에 대한 개별 본체[예를 들어, 제 3 도에 TFT(45)의 본체 참조] 및 개별 접속 트랙[제 1 도의 트랙(13, 14, 4) 참조]를 포함한다. 이러한 박막 반도체 패턴(3)은, 예를 들어 다결정 실리콘일 수 있다. 예를 들어, 이것의 두께는 약 0.1 ㎛(마이크로미터)일 수 있다. 제 1 도 및 제 3 도에 도시된 바와 같이, 반도체 패턴(3)은 공통 게이트 라인(7)이 각각의 게이트가능 TFT(45) 내에 제공되는 근처가 좁은 폭을 가지고 있다. 그러므로, 반도체 패턴(3)이 장치 회로 내의 게이트가능 링크 TFT(45)의 채널 영역(6) 및 TFT(41)의 채널 영역(16)을 제공하지만, TFT(41)의 채널 영역(16)은 게이트가능 링크(5) 내의 TFT의 채널 영역(6)의 좁은 폭(w)보다 넓은 폭을 갖고 있다.
제 3 도는 소오스 및 드레인 영역(4 및 5)에서의 폭(W)으로부터 채널 영역(6)에서의 폭(w)으로 TFT(45)의 점진적으로 좁아지는 반도체 패턴을 도시한 것이다. 전형적인 규모는, 예를 들어 폭(w)이 약 5 ㎛이고 폭(W)이 약 10 ㎛일 수 있다. 장치 TFT(41)의 채널 영역의 폭은 W와 동일한 크기 또는 이보다 클 수 있는데, 정확한 크기는 TFT의 전류 반송 능력에 따라 변한다.
제 4 도의 유전막(18)은, 예를 들어 실리콘 산화물일 수 있다. 그러나, 그밖의 다른 절연 물질(예를 들어, 실리콘 질화물) 및 화합물이 대신에 이용될 수 있다. 이것은 화학 증발 공정으로 반도체 패턴(3)상에 형성될 수 있다. 전형적으로, 막(18)은, 예를 들어 0.15 ㎛의 두께를 가질 수 있다. 이러한 두께로 이루어진 막(18)은 제 2 도 내지 제 5 도의 단면(B) 내에 도시된 바와 같이 장치 TFT(41)를 위해 게이트 유전체를 제공한다. 게이트가능 링크 TFT(45)의 게이트 유전체(8)는 얇은 절연 박막 패턴(8)에 의해 제공된다. 제 4 도에 도시된 실시예에 있어서, 이러한 얇은 유전막(8)은 유전막(18) 부분을 국부적으로 에칭함으로써 형성된다. 그러므로, 유전막(18)은 게이트가능 링크(45)가 형성되는 부분(A) 뿐 만아니라 장치 회로가 형성되는 부분(B 및 C) 내에 피착된다. 마스킹 패턴(20)(예를 들어, 포토다이오드)은 피착된 유전막(18) 상에 형성된다. 마스킹 패턴(20)은 게이트가능 링크(45)가 형성되는 부분(A) 상에 윈도우를 가지고 있다. 그 다음, 이러한 윈도우(21)에서, 유전막(18)은 게이트 유전막(8)을 위해 요구된 작은 두께로 되게 에칭된다. 이러한 목적을 달성하기 위해, 마스크된 구조는 화학 부식액 내에 침지될 수 있다. 에칭 시간은 장치 회로의 TFT(41)의 게이트 유전체를 형성하기 위한 처리가 이용되는 경우에서와 같이 제한적인 것은 아니다. 그러므로, 얇은 게이트 유전막(8)은 2가지 방식에 의거하여 순차적으로만이 이용된다. 2가지 방식, 즉
(i) 낮은 게이트 전압(Vg1)이 장치 검사시 TFT(45)를 임시로 턴 오프시키기 위해 인가된다.
(ii) 매우 높은 전압(Vg2)은 TFT 링크(45) 분해시에 인가된다.
그러므로, 얇은 유전층(8)의 두께는 제한적인 것은 아니다. 전형적인 경우에, 이것은, 예를 들어 약 0.05 ㎛일 수 있다.
마스킹 패턴(20)은 제 4 도의 에칭 단 이후에 제거된다. 이 때, 더욱 얇은 박막 패턴(예를 들어, 다결정 실리콘)은 피착되어 TFT(41 및 45)의 게이트 라인(7, 17)을 제공하도록 에칭된다. 제 5 도는 제조시 후속 이온 주입 단에서의 최종 구조를 도시한 것이다. 그러므로, 제 5 도에 도시된 바와 같이, 불순물 이온(30)은 TFT(45)의 고도핑된 소오스, 드레인 및 게이트 영역(4, 5, 7) 및 TFT(41)의 소오스, 드레인 및 게이트 영역(14, 15, 17)을 제공하기 위해 반도체 패턴(3, 7, 17) 내에 이식될 수 있다. 게이트 패턴(7, 17)은 불순물 이온 주입에 대해 공지된 방식으로 하부 채널 영역(6, 16)을 마스크한다. 그러므로, 본 발명의 실시예에 있어서, TFT(45 및 41)의 채널 영역(6 및 16)은 실제적인 진성 도전성이다.
이 때, 다른 유전막(28)은 화학 증발 방법에 의해 제공된다. 또한, 이러한 유전막(28)은 실리콘 산화물일 수 있다. 그러나, 그 밖의 다른 절연 물질(예를 들어, 실리콘 질화물) 및 혼합 물질이 대신에 이용될 수 있다. 유전막(28)의 전형적인 두께는, 예를 들어 0.3 ㎛일 수 있다. 이 때, 접촉 윈도우 패턴은, 예를 들어 소오스, 드레인 및 게이트 영역(4, 5, 7, 14, 15, 17)이 접촉되는 절연막(28 및 18)을 통해 에칭된다. 이 때, 도전성 박막 패턴(알루미늄과 같은 금속의 예에서)은피착되어 회로 트랙(22) 및 주변 트랙(25) 및 접촉 패드(22a, 23a, 24a, 27a)와 같은 상호 접속부를 형성하기 위해 에칭된다.
이 때, 전자 장치는 회로의 만족스런 동작에 관련하여 검사된다. 이러한 검사를 달성하기 위해서, 도체 트랙(22, 13, 14, ...)을 단락 회로 링(4, 25)에서 절연시킬 필요가 있다. 이것은 낮은 게이트 바이어스 전압(Vg1)을 게이트가능 링크 TFT(45)의 공통 게이트 라인에 가함으로써 달성된다. 저 전압(Vg1)은 제 7 도 및 제 8 도에 도시된 바와 같이 TFT(45)의 트랜지스터 특성에 따른 최소 전압에 가깝다. 이러한 방식에 있어서, TFT(45)는 회로 검사를 위해 턴 오프된다. 장치 회로가 전기적 고장 검사를 받게 되는 경우, 장치 제조 업자가 고장의 원인을 식별하여 수리하게 할 수 있다.
회로 검사를 성공적으로 수행한 후, 제 1 도 및 제 2 도의 장치 제조는 링크(45)를 제거함으로써 완료된다. 보호층(44)(예를 들어, 폴리머 물질)는 이러한 링크(45)가 절단될 때 이러한 회로 소자를 게이트가능 링크(45)로부터의 소정의 부스러기에 대해 마스크하기 위해 박막 회로 소자(41, 22, ...) 상에 형성된다. 보호층(44)은 트랜지스터의 채널 영역(6) 부분에서 게이트가능 링크 트랜지스터(45)의 박막 구조를 노출시키는 한개 이상의 윈도우(42)(제 1 도 및 제 3 도 참조)를 가질 수 있다. 이러한 윈도우(42)는 시스템 내의 장치의 제조 또는 조립에 관련된 최종 단에서 외부 접속부를 접합할 수 있도록 접촉 패드(22a, 23a, 24a)를 노출시키는 윈도우와 동일한 처리단에서 형성될 수 있다. 접촉 패드 윈도우는 공통 게이트 라인(7) 위 및 주변 링(4,25) 위의 공통 윈도우(42) 내로 결합할 수 있다.
이 때, 게이트가능 링크 TFT(45)는 본 발명에 따라서 높은 게이트 바이어스(Vg2)의 인가에 의해 절단된다. 바이어스(Vg2)는 게이트 라인(7)과 누설 경로(6, 4, 25) 사이에 인가된다. 그러므로, 단락 회로 트랙(4, 25)은 높은 전압 펄스(Vg2)가 게이트 라인(7)에 인가될 때 어스될 수 있다. 주 전압 강하는 TFT(45)의 게이트 라인(7)과 채널 영역(6) 사이의 얇은 유전층(8) 양단에서 일어난다.
제 6 도에는 TFT(45)가 어떻게 절단되는지에 대한 방법이 도시되어 있다. 매우 높은 전압(Vg2)에서, 게이트 유전막(8)의 항복은 유전막(8) 내의 국부 흠(68)(핀 구멍 및 손상 시트와 같은)에서 용이하게 발생할 수 있다. 채널 영역(6)이 좁아지면 항복 전류가 흐르는[어스된 소오스(4)로부터 흐르는 전자 흐름(1)으로서 도시된) 경로를 따라 전기 저항이 증가한다. 매우 높은 전류 밀도가 유전막(8) 내의 농후하게 국부적으로 형성된 결함(흠) 시트(68)에서 항복 전류(I)의 압축을 발생시킨다. 시트(68)를 통해 게이트 라인(7)으로 흐르고, TFT(45)의 좁은 채널 영역(6) 내로 흐르는 높은 최종 밀도의 전류 흐름(I)은 TFT 구조에 과다한 열을 발생시킨다. 예를 들어, 최소한 1,100℃ 또는 1,200℃를 초과하는 온도는 될 수 있다. 결과적으로, TFT 구조의 증발이 발생한다. TFT 구조(45)는, 예를 들어 제 2 도, 제 3 도 및 제 6 도에 도시된 바와 같이 보호층(44) 내의 윈도우(42) 부분 상의 넓은 부분에 걸쳐 항상 완벽하게 절단된다.
이러한 방식으로, 개별 트랙(22, 13, 14) 등은 단락 회로 링으로부터 절연되고, 장치는 접촉 패드(22a, 23a, 24a등)에서 개별 신호로 정상 동작될 수 있다.
제 7 도 내지 제 9 도는 본 발명에 따른 유용한 게이트가능 링크트랜지스터(45)의 여러 가지 드레인-전류 게이트 전압 특성(Id, Vg)을 도시한 것이다. 제 7 도 및 제 8 도의 특성은 전류 흐름이 게이트(7)의 제어 하에 채널 영역(6) 내로 전자에 의해 흐르는 n-채널 TFT에 관한 것이다. 제 2 도 및 제 6 도는 n+소오스 및 드레인 영역(4 및 5)을 가지는 이러한 n-채널 TFT를 도시한 것이다. 제 2 도 및 제 6 도의 TFT에 있어서, 채널 영역(6)은 계획적으로 도핑되지 않지만, 예를 들어 이것은 제 5 도에서 인 또는 비소 이온을 이식할 때 마스크된다. 박막(3) 반도체 물질의 높은 밀도의 결함 상태로 인해, 페르미(Fermi) 레벨은 밴드갭(bandgap)의 중앙 근처이다. 그러므로, 도핑되지 않은 채널 영역(6)은 실제 진성 도전성을 갖고 있을지라도 작용한다. 특히, 다결정 실리콘 막(3)을 제공하는데 이용된 특정 어닐링(annealing) 및/또는 다결정 및/또는 피착 기술에 따라서, 페르미 레벨은 대부분의 경우에 도전 밴드를 향해 밴드갭의 중앙에서 약간 쉬프트될 수 있으므로, 도핑되지 않은 다결정 실리콘 채널 영역(6)은 n형 도전성을 매우 낮게 하지만, 임피던스는 높은 상태로 계속 유지될 수 있다. 이러한 상황은 제 7 도 및 제 8 도에 곡선(VII-A)으로 도시되어 있다.
제 7 도 및 제 8 도에 있어서, 그래프의 세로 좌표는 게이트 전압(Vg)이 인가될 때 TFT(45)를 통해 흐르는 드레인 전류(Id)이다. 제 8 도는 폭(w)이 4 ㎛인 채널 및 길이가 12 ㎛인 채널을 가지는 TFT(45)에 대해 측정된 특성에 기초하여 도시한 도면이다. 인가된 트레인 전압은 5[V]이다. 제 8 도에 있어서, Id는 암페어[A]이고, 가로 좌표(Vg/t)는 V/㎛인데, Vg는 게이트 전압[V]이고, t는 실리콘 산화물 게이트 유전막(8)의 두께[㎛]인 것을 나타낸다. 그러므로, 제 8 도의 가로 좌표에서 -50 V.㎛-1은 게이트 유전막의 두께(t)가 0.05 ㎛인 상태에서 게이트 전압(Vg)이 -2.5[V]인 것에 대응한다. 0.15 ㎛의 게이트 유전체 두께[즉, 회로 TFT(41)의 게이트 유전체에 이용된 얇지 않은 유전막(18)]에 있어서, 등가치는 -2.5[V]의 Vg에 대해 -16.7 V.㎛-1이고, -7.5[V]의 Vg에 대해 -50 V.㎛-1이다. TFT(45)를 턴 오프시키기 위한(회로를 검사하기 위한) 저 전압(Vg1) 및 TFT(45)를 절단하기 위한 매우 높은 전압(Vg2)에 대해 제 7 도 및 제 8 도를 참조하여 기재하고자 한다.
전압(Vg1)의 크기는 TFT(45)의 임계 전압에 따라 변한다. 임계 전압은 게이트 유전막(8)의 두께에 관한 함수이고, TFT의 채널 영역(6)의 도핑 레벨(만일 있다면)을 변형시킴으로써 소정의 TFT 구조로 변경될 수 있다. 전압(Vg2)의 크기는 그 중에서도 TFT(45)의 게이트 유전막(8)의 두께에 따라서 변한다. 제 8 도에서와 같은 전형적인 경우에, Vg1은 약-2[V]일 수 있고, Vg2는 50[V] 이상일 수 있는데, 예를 들어 Vg2는 Vg1보다 큰 약1 이상의 크기일 수 있다. 게이트 유전막의 두께가 0.05 ㎛인 50[V]의 Vg가 제 8 도에 가로 좌표 비율로 분파된 103V.㎛-1의 가로 좌표치를 제공한다. 이러한 이유 때문에, 제 7 도의 곡선(VII-A)은 약 50[V] 이상의 Vg2를 나타내기도 하는 제 8 도의 곡선을 개략적인 형태로 나타낸 것이다. 이러한 전압(Vg2)은 TFT(45)의 정상 트랜지스터 동작 범위 밖에 있어서, 트랜지스터 구조의 순간 항복, 양호하게는 게이트 유전막(8)의 항복에 의해 야기된다. 이러한 초과 게이트 바이어스(Vg2)는 일정하게 높은 전압의 단일 펄스로서, 예를 들어 msec(밀리 세컨드) 정도의 펄스 지속 기간 동안 인가될 수 있다. 단계적으로 증가하는 0-50[V]의 갑작스런 인가로 발생할 수 있는 것과 같은 오버슈트(overshoot)를 방지하기 위해, 전압은 0.1 내지 0.2 msec의 지속 기간에 걸쳐 0[V]에서 50[V]로 상승된 다음, 수 msec 동안 50[V] 이상에서 유지될 수 있다. 일정한 전압(정전압) 펄스를 가하는 대신에, 일정한 전류가 인가될 수 있다.
제 8 도 및 제 7 도의 곡선(VII-A)은 채널 영역(6)의 의도적인 도핑을 하지 않은 TFT(45)에 대한 특성을 도시한 것이다. 이러한 TFT(45)는 충분한 레벨의 게이트 바이어스 전압(Vg)의 부재시 채널 영역(6)을 따라 발생하는 매우 작은 콘덕턴스를 가지고 있다. 제 8 도는 Vg=0에서 10-11과 10-12[A] 사이의 Id를 도시한 것이다.
Vg=0에서 어느 정도의 채널 콘덕턴스는 ESD 보호용으로 유리한데, 그 이유는 전하 누설 속도가 채널 콘덕턴스에 따라 증가하고, (2) ESD 보호단 중에서 이러한 콘덕턴스를 얻기 위해 바이어스(Vg)를 게이트 라인(7)에 인가하는 것은 바람직하지 못한 것이 일반적이다. 그러나, 링크(45)를 통과하는 매우 작은(만일 있다면) 채널 콘덕턴스는 장치 회로를 검사시에 양호할 수 있다. 그러므로, 회로 검사 동작에 있어서, 제 7 도 및 제 8 도에서 최소 전압에서 또는 이 전압 근처에서 TFT 링크(45)로 동작시키는 것이 양호하다.
제 8 도의 특정한 TFT(45)를 강하게 턴 오프시키기 위해, 작은 네거티브 게이트 전압(Vg1)(예를 들어, 약 2[V])이 요구된다. 선택적으로, TFT(45)의 임계 전압을 변경시킴으로써 0[V](또는, 짝수 포지티브 전압)에 가까운 이러한 트랜지스터특성에 대한 최소 전압을 쉬프트시키는 것이 가능하다. 이것은 게이트 유전막(8)을 변형 또는 변경시킴으로써(예를 들어, 이것의 만족한 전하를 변형시킴으로써) 실행될 수 있거나, 채널 영역(6) 내의 억셉터 농도를 이용함으로써[예를 들어, 영역(6)을 붕소로 도핑함으로써] 실행될 수 있다. 이러한 특성의 쉬프트(붕소 도핑에 의해)는 제 7 도에 곡선(VII-B)으로 도시되어 있다. 이러한 경우, 회로 검사 중에 링크(45)를 강하게 턴 오프시키기 위해 게이트 바이어스(Vg1)를 인가할 필요는 없다. 그러나, VII-B 상황의 Vg=0에서, 채널 영역(6)은 소정의 ESD 보호 상황에서 정전하를 충분히 빠른 속도로 누설시키기 위해 매우 높은 임피던스 값을 가질 수 있다.
제 7 도의 곡선(VII-C)은 도너 농도(예를 들어, 인)가 채널 영역(6) 내에 이용되는 다른 변형 예를 도시한 것이다. 게이트 임계 전압의 최종 변경은 곡선((VII-A 및 VII-B)의 증강 TFT(45)를 디플리션형 TFT(45)로 변경시킨다. 채널 영역(6)의 이러한 도너 도핑의 결과에 따라서, 채널 콘덕턴스는 ESD 누설에 대해 적절히 높은 레벨(Vg=0에서 적절히 높은 Id)로 된다. 채널 누설 속도는 게이트(7)에 바이어스가 전혀 인가되지 않은 ESD 보호를 위해서 고속이다. 그러나, 평형이 필요하고, 그렇지 않을 경우 매우 높은 Vg1C의 값은 회로 검사단 중에서 TFT(45)를 강하게 턴 오프시키는데 요구될 수 있다.
동일한 바이어스 레벨(Vg2)(예를 들어, 약 50[V] 이상)는 트랜지스터의 특성이 곡선(VII-A 또는 VII-B 또는 VII-C)에서와 같은 지의 여부에 무관하게 모든 TFT(45)를 절단하는데 이용될 수 있다. 그러므로, ESD 주위 및 장치 회로 주위에 따라서 절단가능하고 게이트가능한 TFT 링크(45)는 곡선(VII-B)과 같은 특성을 가지는 증강 TFT 또는 곡선(VII-C)과 같은 특성을 가지는 디플리션형 TFT일 수 있다. 여러 가지 상황에 있어서, 회로 검사용의 최적한 중간 평형 ESD 누설 속도 및 게이트 바이어스(Vg1)는 곡선(VII-A)의 TFT, 즉 Vg=0에서 어느 정도의 콘덕턴스를 가지는 증강 TFT(45)이다.
액정 디스플레이 및 그 밖의 다른 대규모 전자 장치의 박막 회로는 n-채널 TFT(41)로 종종 형성된다. 그러므로, 이러한 장치에서 VII-A, VII-B 및/또는 VII-C의 특성을 가지는 n-채널 TFT 링크(45)를 형성하는 것은 비교적 용이하다. 오늘날의 대규모 전자 장치의 증가비는 C-MOS(n-채널 및 p-채널) TFT(41)로 형성된 박막 회로를 갖고 있다. 본 발명에 따른 C-MOS 장치에 있어서, 절단가능하고 게이트가능한 링크(45)는 제 2 도, 제 6 도, 제 7 도 및 제 8 도에 도시된 바와 같이 n-채널 TFT일 수 있다. 선택적으로, 링크(45)는 샘플 특성이 제 9 도에 도시된 p-채널 TFT일 수 있다. 이러한 경우에, TFT(45)의 소오스 및 드레인 영역(4 및 5)은 p-채널 도전성(예를 들어, 붕소 도핑)일 수 있다. 특성(IX-A)은 다결정 실리콘 채널 영역(b)이 의도적으로 도핑되지 않은, 즉 영역(6)이 매우 희박한 n-형 농도를 가지고 있기는 하지만 실제로 진성인 p-채널 TFT(45)에 관한 것이다. 특성(IX-B)은 약 Vg=0에서 최소 전압을 할당하기 위해 게이트 임계 전압을 쉬프트시키기 위한 채널 영역 내에 붕소 도핑을 가지는 TFT(45)에 관한 것이다. 곡선(IX-C)은 채널 영역(6) 내의 도너(예를 들어, 인) 도핑을 가지는 p-채널 TFT에 관한 것이다.
여러 가지 다른 변형이 본 발명에 따라서 박막 구조 및 이의 제조 방법에 관련하여 가능하다는 것은 명백한 것이다.
보호층(44) 내에 한개 이상의 윈도우(42)를 제공하는 것이 유리하지만, 본 발명에서 매우 높은 온도와 같은 매우 높은 전계 강도 및 가열 강도를 제공하기 위해 TFT(45)의 박막 구조에 관한 적절한 설계에 의해 TFT 구조(45)는 층(44)이 폴리머 물질로 이루어질 때 최소한 보호층(44)의 소정의 상부 부분과 함께 증발할 수 있는 것을 발견할 수 있다.
제 1 도의 장치 구조에 있어서, 게이트가능 링크(45)는 접속 트랙(13, 14, 22, ...)의 단부와 주변 단락 회로 링(4, 25) 사이에 제공된다. 주변 링은 반도체 트랙(4) 상에 금속 트랙(25)을 포함할 수 있다. 그러나, 주변 링은 금속 트랙(25) 만으로 구성하거나 고 도핑된 반도체 트랙만으로 구성할 수 있다. 또한, 본 발명에 따라 절단할 수 있는 게이트가능 링크 TFT(45)는 전자 장치의 박막 회로 내의 다른 위치에 이용될 수 있다.
제 10 도는 TFT(45)가 박막 접속 트랙(33, 34, 35, 36)에 삽입되는 변형 예를 도시한 것이다. 트랙(33 내지 36)은, 예를 들어 도핑된 다결정 실리콘일 수 있다. 다른 트랙[금속 트랙(37, 38)과 같은]은 이러한 트랙(33 내지 36)과 크로스 오버를 형성할 수 있다. 제 10 도의 부분(C 및 C')에서의 박막 구조는 제 2 도의 단면(C)의 구조와 유사할 수 있다. 그러므로, 2개의 유전막(18 및 28)에 의해 제공된 두꺼운 절연층은 상부 도체(37, 38)와 하부 도체 트랙(33 내지 36) 사이에 제공된다. 제 10 도에 도시된 배열에 있어서, 절단가능한 TFT(45)에 대한 공통 게이트 라인은 트랙(38) 및 개별 게이트(7)를 포함한다. 이러한 공통 트랙(38)은 절연막(28) 내의 윈도우에서 TFT(45)의 개별 게이트(7)와 접촉한다. 제 10 도의 TFT(45)의 박막 구조는 제 2 도의 단면(A) 내에 도시된 구조와 유사할 수 있다. 그러므로, 이러한 TFT(45)의 게이트 유전막(18)은 장치 회로 TFT(41)의 게이트 유전막(18) 보다 얇을 수 있다. TFT(45)의 채널 영역(6)은 제 10 도에 도시된 바와 같이 이의 게이트(7) 근처가 좁아질 수 있다. 보호층(44)은 제 10 도의 장치 구조상에 제공될 수 있다. 보호층(44)은 게이트가능 링크 TFT(45) 부분에 걸쳐 한개 이상의 윈도우(42)를 가질 수 있다.
여러 가지 다른 변형은 본 발명의 범위 내에서 가능하다는 것은 명백한 것이다. 제 2 도 내지 제 6 도는 공면 비반전 TFT 구조를 도시한 것이다. 그러나, TFT(41 및 45)는 기판(1)과 반도체 막(3) 사이에 샌드위치 형태로 형성된 게이트 전극(7 및 17) 및 게이트 유전막(8 및 18)을 가지는 반전된 형태일 수 있다. 더욱이, TFT(41 및 45)의 소오스 및 드레인 전극(4, 5, 14, 15)은 채널 영역(6 및 16)과 공면일 필요는 없다. 그러므로, 이러한 소오스 및 드레인 영역은 채널 영역(6 및 16)을 제공하는 진성 반도체 막(3) 상에 피착된(또는 절단된) 고 도핑된 반도체 막으로 형성될 수 있다.
제 11 도에는 게이트가능 링크 TFT(45)의 변형 예가 도시되어 있다. 이러한 TFT(45)는 소위 "반전된 스테거(staggered ; 시차)" 형태일 수 있다. 채널 영역(6)은 게이트(7) 및 게이트 유전막(8) 상에 배치된다. 높은 게이트 바이어스 전압(Vg2)이 게이트(7)에 인가될 때, TFT의 적어도 상측 부분[채널 영역의 최소한의 상부 부분(6)을 포함]은 전하 누설 경로(6, 4, 25) 내에 개방 회로를 형성하도록 증발한다.
상술한 바와 같이, 채널 영역(6)이 형성되는 반도체 막은 의도적 도핑이 없는 희박한 n형 콘덕턴스를 갖는 반도체 실리콘일 수 있다. 그러나, 본 발명에 따른 소정 크기의 장치 내의 장치 회로는 인 실리콘으로 구성된 TFT(41) 및/또는 박막 다이오드를 포함할 수 있다. 본 발명에 따라서 제공된 절단가능한 게이트가능 링크 TFT(45)는 인 실리콘 막으로 형성된 채널 영역(6)을 포함할 수 있다.
본 발명의 설명을 읽으면, 그 밖의 다른 변형 및 변경이 당해 분야에 숙련된 기술자라면 명백하게 알 수 있을 것이다. 이러한 변형 및 변경은 박막 회로 및 이의 부품 부분을 포함하는 전자 장치의 설계, 제조 및 용도 면에서 이미 공지되어 있고, 본 발명에 이미 기재된 특징 대신 또는 이외에 이용될 수 있는 등가 또는 그밖의 다른 특징을 포함할 수 있다. 본 발명은 양호한 실시예에 관련하여 도시하고 설명하였지만, 당해 분야에 숙련된 기술자들은 본 발명을 여러 가지 양상으로 변경, 생략 및 추가하는 것은 본 발명의 청구 범위 및 의의 내에서 만이 가능하다는 것을 이해하고 있을 것이다.
Claims (11)
- 각 트랜지스터의 채널 영역이 정전 방출로 인한 손상에 대해 회로 소자를 보호하도록 작용하는 전하 누설 경로 내에 박막 트랙을 접속시키기 위한 트랙 그룹으로 이루어진 상기 각각의 박막 트랙에 게이트가능 링크를 제공하는 박막 회로 소자를 갖는 배열로, 상기 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위해 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 구비한 박막 트랜지스터 그룹을 기판 상에 형성하는 것을 포함하고, 박막 접속 트랙 그룹을 포함하는 상기 다수의 박막 회로 소자를 절연 기판 상에 가지는 전자 장치를 제조하는 방법에 있어서,상기 모든 박막 트랙 그룹에 대한 누설 경로 내의 상기 게이트가능 링크는, 상기 누설 경로가 정전 방출 보호용으로 작용한 후 상기 트랜지스터의 최소한의 채널 영역을 증발시킴으로써 상기 링크를 분해하기에 충분히 높은 게이트 바이어스를 공통 게이트 라인에 가함으로써 동시에 분해되는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 1 항에 있어서,상기 트랜지스터의 채널 영역이 공통 게이트 라인의 근처가 좁아지는 폭을 가지는 반도체 박막 패턴에 의해 제공되는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 장치의 박막 회로 소자가 장치 회로 내에 트랜지스터를 포함하고, 상기 게이트가능 링크의 트랜지스터가 상기 장치 회로 내에 트랜지스터를 형성하는데 이용되는 박막 처리 단계들 중 최소한 소정의 단계를 이용하여 형성되는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 3 항에 있어서,상기 게이트가능 링크의 트랜지스터의 게이트 유전체가 상기 장치 회로 내에 트랜지스터의 게이트 유전체를 제공하는 두꺼운 절연 박막 패턴보다 두께가 작은 절연 박막 패턴에 의해 제공되는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 4 항에 있어서,상기 장치 회로 및 상기 게이트가능 링크 내의 트랜지스터용 게이트 유전체는 상기 장치 회로 및 게이트가능 링크가 형성되는 절연막을 피착하는 단계, 상기 게이트가능 링크가 형성되고 있는 상부에 윈도우를 가지는 마스킹 패턴을 피착된 절연막 상에 형성하는 단계 및 상기 피착된 절연막을 윈도우에서 작은 두께로 에칭하는 단계를 포함하는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,상기 장치 회로 및 게이트가능 링크 내의 트랜지스터의 채널 영역은 상기 장치 회로 내의 트랜지스터의 채널 영역이 상기 게이트가능 링크 내의 트랜지스터의 채널 영역의 좁은 폭 보다 넓은 폭을 제공하는 공통 반도체 박막 패턴으로 형성되는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 높은 게이트 바이어스를 공통 게이트 라인에 인가하기 전에, 보호층이 박막 회로 소자 및 분해시 게이트가능 링크로부터의 소정의 부스러기에 대해 박막 접속 트랙을 마스크하기 위한 상기 박막 회로 소자 및 박막 접속 트랙 상에 형성되고, 상기 보호층은 트랜지스터의 채널 영역 부분에 있는 상기 게이트가능 링크 트랜지스터의 박막 구조를 노출시키는 윈도우를 가지는 것을 특징으로 하는 전자 장치 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 게이트가능 링크의 박막 트랜지스터가 상기 박막 접속 트랙의 종 방향으로 가로질러 연장하는 누설 경로를 형성하기 위해 상기 박막 접속 트랙에 삽입되고, 상기 공통 게이트 라인은 상기 박막 접속 트랙의 종 방향으로 연장되며, 상기 게이트가능 링크의 트랜지스터의 게이트 유전체를 제공하는 절연 박막 패턴 보다 두꺼운 절연 박막 패턴에 의해 박막 접속 트랙과 절연되는 것을 특징으로 하는 전자 장치 제조 방법.
- 각 트랜지스터의 채널 영역이 정전 방출로 인한 손상에 대해 회로 소자를 보호하도록 작용하는 전하 누설 경로 내에 박막 트랙을 접속시키기 위한 트랙 그룹으로 이루어진 각각의 박막 트랙에 게이트가능 링크를 제공하는 박막 회로 소자를 갖는 배열로, 상기 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위해 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 가지는 박막 트랜지스터 그룹을 기판 상에 형성하는 것을 포함하는 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지는 전자 장치에 있어서,상기 각각의 박막 트랜지스터 그룹이 충분히 높은 게이트 바이어스 전압을 상기 공통 게이트 라인에 가하여 채널 영역을 증발시키는 것을 트랜지스터 개방 회로로 하여금 촉진시키기에 적절한 박막 구조로 채널 영역 및 상기 공통 게이트 라인 영역 내에 구성되고, 상기 박막 구조가 상기 장치의 회로 내에 다른 트랜지스터의 게이트 유전체를 제공하는 두꺼운 절연 박막 패턴보다 두께가 작은 게이트 유전체를 상기 게이트가능 링크의 트랜지스터용으로 포함하는 것을 특징으로 하는 전자 장치.
- 각 트랜지스터의 채널 영역이 정전 방출로 인한 손상에 대해 회로 소자를 보호하도록 작용하는 전하 누설 경로 내에 박막 트랙을 접속시키기 위한 트랙 그룹으로 이루어진 각각의 박막 트랙에 게이트가능 링크를 제공하는 박막 회로 소자를 갖는 배열로, 상기 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위해 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 가지는 박막 트랜지스터 그룹을 기판 상에 형성하는 것을 포함하는 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지는 전자 장치에 있어서,상기 각각의 박막 트랜지스터 그룹이 충분히 높은 게이트 바이어스를 상기 공통 게이트 라인에 가하여 채널 영역을 증발시키는 것을 트랜지스터 개방 회로로 하여금 촉진시키기에 적절한 박막 구조로 상기 채널 영역 및 상기 공통 게이트 라인 영역 내에 구성되고, 상기 박막 구조가 상기 채널 영역을 제공하고 상기 공통 게이트 라인의 근처가 좁아지는 폭을 가지는 반도체 박막 패턴을 포함하는 것을 특징으로 하는 전자 장치.
- 각 트렌지스터의 채널 영역이 정전 방출로 인한 손상에 대해 회로 소자를 보호하도록 작용하는 전하 누설 경로 내에 박막 트랙을 접속시키기 위한 트랙 그룹으로 이루어진 각각의 박막 트랙에 게이트가능 링크를 제공하는 박막 회로 소자를 갖는 배열로, 상기 트랜지스터의 채널 영역을 통해 흐르는 전류를 조절하기 위해 게이트 바이어스 전압을 가하기 위한 공통 게이트 라인을 가지는 박막 트랜지스터 그룹을 기판 상에 형성하는 것을 포함하는 박막 접속 트랙 그룹을 포함하는 다수의 박막 회로 소자를 절연 기판 상에 가지는 전자 장치에 있어서,상기 각각의 박막 트랜지스터 그룹이 충분히 높은 게이트 바이어스를 상기 공통 게이트 라인에 가하여 채널 영역을 증발시키는 것을 트랜지스터 개방 회로로 하여금 촉진시키기에 적절한 박막 구조로 상기 채널 영역 및 상기 공통 게이트 라인 영역 내에 구성되고, 상기 박막 구조가 상기 박막 회로 소자 및 박막 접속 트랙 상에 제공된 보호층 내에 상기 채널 영역 부분에서 상기 트랜지스터의 박막 구조를 노출시키는 윈도우를 포함하고, 상기 보호층이 분해시 상기 게이트가능 링크로부터의 소정의 부스러기에 대해 상기 박막 회로 소자 및 박막 접속 트랙을 마스크하도록 작용하는 것을 특징으로 하는 전자 장치.
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