JP2779085B2 - 薄膜トランジスタ基板 - Google Patents
薄膜トランジスタ基板Info
- Publication number
- JP2779085B2 JP2779085B2 JP34731191A JP34731191A JP2779085B2 JP 2779085 B2 JP2779085 B2 JP 2779085B2 JP 34731191 A JP34731191 A JP 34731191A JP 34731191 A JP34731191 A JP 34731191A JP 2779085 B2 JP2779085 B2 JP 2779085B2
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- thin film
- short ring
- gate bus
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に使用さ
れる薄膜ＭＯＳトランジスタを備えた薄膜トランジスタ
基板に関する。
れる薄膜ＭＯＳトランジスタを備えた薄膜トランジスタ
基板に関する。
【０００２】
【従来の技術】上述した薄膜トランジスタ基板（以下、
これをＴＦＴ基板という。）を使用した液晶表示装置と
して、図３に示すものが知られている。この液晶表示装
置は、ガラス基板１の表面に薄膜ＭＯＳトランジスタＴ
及び絵素電極１０が形成されたＴＦＴ基板に対し、対向
電極３が形成された対向基板２を対向配設すると共に、
両基板１、２の間に液晶層４を挟んだ構造を有する。更
に、薄膜ＭＯＳトランジスタＴの上には保護層５が形成
され、各基板１、２の液晶層４と接する部分にはそれぞ
れ配向膜が形成される。
これをＴＦＴ基板という。）を使用した液晶表示装置と
して、図３に示すものが知られている。この液晶表示装
置は、ガラス基板１の表面に薄膜ＭＯＳトランジスタＴ
及び絵素電極１０が形成されたＴＦＴ基板に対し、対向
電極３が形成された対向基板２を対向配設すると共に、
両基板１、２の間に液晶層４を挟んだ構造を有する。更
に、薄膜ＭＯＳトランジスタＴの上には保護層５が形成
され、各基板１、２の液晶層４と接する部分にはそれぞ
れ配向膜が形成される。
【０００３】上記ＴＦＴ基板上に形成された薄膜ＭＯＳ
トランジスタＴ等は、ガラス基板１の上に金属酸化物、
半導体などの薄膜を形成することにより構成される。各
薄膜の形成は、スパッタ装置やプラズマＣＶＤ装置にて
膜を生成し、該膜の必要とする部分のみをスピンコータ
ー装置、露光装置及び現像装置を順次使用してレジスト
で覆った後、エッチング装置にてレジストで覆われてい
ない不要な膜部分をエッチング除去し、その後にレジス
トを溶解又は剥離等して所望のパターンを得ることを繰
り返すことにより行われる。
トランジスタＴ等は、ガラス基板１の上に金属酸化物、
半導体などの薄膜を形成することにより構成される。各
薄膜の形成は、スパッタ装置やプラズマＣＶＤ装置にて
膜を生成し、該膜の必要とする部分のみをスピンコータ
ー装置、露光装置及び現像装置を順次使用してレジスト
で覆った後、エッチング装置にてレジストで覆われてい
ない不要な膜部分をエッチング除去し、その後にレジス
トを溶解又は剥離等して所望のパターンを得ることを繰
り返すことにより行われる。
【０００４】上述の方法により作製されたＴＦＴ基板の
略平面図を図４に示す。ガラス基板１の上には、走査線
としてのゲートバスライン６が複数横方向に形成され、
このゲートバスライン６と交差してソースバスライン７
が複数形成されている。ゲートバスライン６とソースバ
スライン７とで囲まれた領域には、絵素電極１０が形成
され、この絵素電極１０はゲートバスライン６とソース
バスライン７との交差部近傍に設けた薄膜ＭＯＳトラン
ジスタＴのドレイン電極８と接続されている。また、ゲ
ートバスライン６及びソースバスライン７の外側には、
各バスライン６、７の両端に接続してショートリング１
１が形成されている。このショートリング１１は、ガラ
ス基板１では静電気の帯電量が大きく、また薄膜ＭＯＳ
トランジスタＴやバスライン６、７が静電気による破壊
を生じ易いため、静電気の帯電や破壊を防止すべく形成
され、静電気の帯電や破壊が起こり難くなる液晶表示装
置の製造完了直前まで残される。なお、例えばゲートバ
スライン６とソースバスライン７との間などの短絡する
と困る箇所には絶縁層９が形成されている。
略平面図を図４に示す。ガラス基板１の上には、走査線
としてのゲートバスライン６が複数横方向に形成され、
このゲートバスライン６と交差してソースバスライン７
が複数形成されている。ゲートバスライン６とソースバ
スライン７とで囲まれた領域には、絵素電極１０が形成
され、この絵素電極１０はゲートバスライン６とソース
バスライン７との交差部近傍に設けた薄膜ＭＯＳトラン
ジスタＴのドレイン電極８と接続されている。また、ゲ
ートバスライン６及びソースバスライン７の外側には、
各バスライン６、７の両端に接続してショートリング１
１が形成されている。このショートリング１１は、ガラ
ス基板１では静電気の帯電量が大きく、また薄膜ＭＯＳ
トランジスタＴやバスライン６、７が静電気による破壊
を生じ易いため、静電気の帯電や破壊を防止すべく形成
され、静電気の帯電や破壊が起こり難くなる液晶表示装
置の製造完了直前まで残される。なお、例えばゲートバ
スライン６とソースバスライン７との間などの短絡する
と困る箇所には絶縁層９が形成されている。
【０００５】各部の材料としては、一般に、ゲートバス
ライン６、ソースバスライン７およびドレイン電極８に
は、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ等の金属が用いられる。絶
縁層９及び保護層５には、ＳｉＯ2やＳｉ3Ｎ4等の酸化
膜や窒化膜が用いられ、絵素電極１０および対向電極３
にはＩＴＯ膜（酸化インジウム膜）等の透明導電材料が
多く使用される。ショートリング１１の材料としては、
その目的からして低抵抗材料が使用される。
ライン６、ソースバスライン７およびドレイン電極８に
は、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ等の金属が用いられる。絶
縁層９及び保護層５には、ＳｉＯ2やＳｉ3Ｎ4等の酸化
膜や窒化膜が用いられ、絵素電極１０および対向電極３
にはＩＴＯ膜（酸化インジウム膜）等の透明導電材料が
多く使用される。ショートリング１１の材料としては、
その目的からして低抵抗材料が使用される。
【０００６】
【発明が解決しようとする課題】ところで、近年におい
ては、液晶表示装置はＯＡ機器、ＡＶ機器への応用が進
み、フルカラー化・大サイズ化・高精細化・高コントラ
スト化などの要求が著しい。これらの要求に対する課題
としては、トランジスタ特性の向上、有効絵素面積（開
口率）の増大、バスライン６、７等の微細化および歩留
まりの向上等が挙げられる。
ては、液晶表示装置はＯＡ機器、ＡＶ機器への応用が進
み、フルカラー化・大サイズ化・高精細化・高コントラ
スト化などの要求が著しい。これらの要求に対する課題
としては、トランジスタ特性の向上、有効絵素面積（開
口率）の増大、バスライン６、７等の微細化および歩留
まりの向上等が挙げられる。
【０００７】しかしながら、上述した各課題の実行が図
られる一方で、高精細化に対応して微細化されたバスラ
イン６、７や薄膜ＭＯＳトランジスタＴに生じる断線や
接続不良等の微細欠陥が多発し、品質や歩留りが低下す
るという問題があった。
られる一方で、高精細化に対応して微細化されたバスラ
イン６、７や薄膜ＭＯＳトランジスタＴに生じる断線や
接続不良等の微細欠陥が多発し、品質や歩留りが低下す
るという問題があった。
【０００８】上記微細欠陥は、現在行っているレーザー
等の修正技術で比較的に容易に修正を行えるものが多
く、問題となる点はＴＦＴ基板の製造工程中で微細欠陥
部を如何に検出するかである。
等の修正技術で比較的に容易に修正を行えるものが多
く、問題となる点はＴＦＴ基板の製造工程中で微細欠陥
部を如何に検出するかである。
【０００９】即ち、微細欠陥の検出には、バスライン
６、７等の精密な抵抗値や漏れ電流値等の測定が必須と
なるが、上述したように基板１上に形成する薄膜ＭＯＳ
トランジスタＴや微細なバスライン６、７は静電気によ
る破壊を生じ易く、またガラス基板１が静電気の帯電の
大きいことに加えて、バスライン６、７には低抵抗配線
であるショートリング１１が液晶表示装置の完成直前、
例えば後述するラビング処理が完了するまで施されてい
るため、ＴＦＴ基板製造途中で精密な測定や正確な欠陥
位置の特定を行えないでいた。
６、７等の精密な抵抗値や漏れ電流値等の測定が必須と
なるが、上述したように基板１上に形成する薄膜ＭＯＳ
トランジスタＴや微細なバスライン６、７は静電気によ
る破壊を生じ易く、またガラス基板１が静電気の帯電の
大きいことに加えて、バスライン６、７には低抵抗配線
であるショートリング１１が液晶表示装置の完成直前、
例えば後述するラビング処理が完了するまで施されてい
るため、ＴＦＴ基板製造途中で精密な測定や正確な欠陥
位置の特定を行えないでいた。
【００１０】そこで、上記測定等を可能とすべく、ショ
ートリング１１にｎ+−Ｓｉ等の高抵抗材料を使用する
ことが考えられるが、作製されたＴＦＴ基板に配向膜を
形成すると共に液晶を配向させるためのラビング処理を
行う場合、そのラビング処理の際に生じる摩擦により大
きな静電気が発生するため、測定や位置特定はできても
完全な静電気保護対策を確保できないという問題点があ
った。
ートリング１１にｎ+−Ｓｉ等の高抵抗材料を使用する
ことが考えられるが、作製されたＴＦＴ基板に配向膜を
形成すると共に液晶を配向させるためのラビング処理を
行う場合、そのラビング処理の際に生じる摩擦により大
きな静電気が発生するため、測定や位置特定はできても
完全な静電気保護対策を確保できないという問題点があ
った。
【００１１】本発明は、このような従来の課題を解決す
べくなされたものであり、測定や位置特定はもちろんの
こと、完全な静電気保護対策をも確保できる薄膜トラン
ジスタ基板を提供することを目的とする。
べくなされたものであり、測定や位置特定はもちろんの
こと、完全な静電気保護対策をも確保できる薄膜トラン
ジスタ基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タ基板は、透明絶縁性基板上に複数の走査線と複数の信
号線とが交差して形成され、走査線と信号線とで囲まれ
た領域に設けた絵素電極が、走査線と信号線との交差部
近傍に形成された薄膜トランジスタにより駆動される薄
膜トランジスタ基板において、該基板上の各走査線と各
信号線における両端の外側に、走査線と信号線の全てか
ら離隔してショートリングが形成され、該ショートリン
グと、走査線及び信号線の全ての両端との間にデプレッ
ション型ＭＯＳトランジスタが形成されており、そのこ
とにより上記目的を達成することができる。
タ基板は、透明絶縁性基板上に複数の走査線と複数の信
号線とが交差して形成され、走査線と信号線とで囲まれ
た領域に設けた絵素電極が、走査線と信号線との交差部
近傍に形成された薄膜トランジスタにより駆動される薄
膜トランジスタ基板において、該基板上の各走査線と各
信号線における両端の外側に、走査線と信号線の全てか
ら離隔してショートリングが形成され、該ショートリン
グと、走査線及び信号線の全ての両端との間にデプレッ
ション型ＭＯＳトランジスタが形成されており、そのこ
とにより上記目的を達成することができる。
【００１３】
【作用】本発明にあっては、走査線及び信号線とショー
トリングとの間にデプレッション型ＭＯＳトランジスタ
が設けられている。このデプレッション型ＭＯＳトラン
ジスタは、走査線（又は信号線）とショートリングとの
間に配線したコントロールゲートバスラインの上を覆っ
て絶縁膜及びｎ+−Ｓｉ層が形成され、このｎ+−Ｓｉ層
の一端側を走査線（又は信号線）に接続し、他端側をシ
ョートリングに接続した構造を有する。電気的な作用と
しては、デプレッション型ＭＯＳトランジスタであるこ
とから、コントロールゲートバスラインに電圧を印加し
ない場合は、ショートリングと走査線（又は信号線）と
はｎ+−Ｓｉ層の導電性により導通状態にある。従っ
て、検査時以外の多くの製造工程において、静電気破壊
を確実に防止することが可能となる。また、静電対策の
ために常時電圧を印加するための電源や接続端子を設け
る必要もないので、静電対策が容易となる。一方、コン
トロールゲートバスラインにマイナスの電圧を印加した
場合は、コントロールゲートバスライン上の絶縁層に生
じる誘電作用によりｎ+−Ｓｉ層との接触面に沿って電
荷を発生させ、この電荷によってｎ+−Ｓｉ層に空乏層
が広がり、ショートリングと走査線（又は信号線）との
間は高抵抗状態となり、走査線（又は信号線）からショ
ートリングが切り離された状態と等しくなる。従って、
検査時のみ電圧を印加すれば薄膜トランジスタ基板の検
査をすることが可能となる。 このように、ゲートに電圧
を印加しない時に低抵抗で、ゲートに電圧を印加した時
に高抵抗となるデプレッション型ＭＯＳトランジスタを
用いることで、作業環境に左右されることなく、静電対
策及び検査を行うことが可能となる。
トリングとの間にデプレッション型ＭＯＳトランジスタ
が設けられている。このデプレッション型ＭＯＳトラン
ジスタは、走査線（又は信号線）とショートリングとの
間に配線したコントロールゲートバスラインの上を覆っ
て絶縁膜及びｎ+−Ｓｉ層が形成され、このｎ+−Ｓｉ層
の一端側を走査線（又は信号線）に接続し、他端側をシ
ョートリングに接続した構造を有する。電気的な作用と
しては、デプレッション型ＭＯＳトランジスタであるこ
とから、コントロールゲートバスラインに電圧を印加し
ない場合は、ショートリングと走査線（又は信号線）と
はｎ+−Ｓｉ層の導電性により導通状態にある。従っ
て、検査時以外の多くの製造工程において、静電気破壊
を確実に防止することが可能となる。また、静電対策の
ために常時電圧を印加するための電源や接続端子を設け
る必要もないので、静電対策が容易となる。一方、コン
トロールゲートバスラインにマイナスの電圧を印加した
場合は、コントロールゲートバスライン上の絶縁層に生
じる誘電作用によりｎ+−Ｓｉ層との接触面に沿って電
荷を発生させ、この電荷によってｎ+−Ｓｉ層に空乏層
が広がり、ショートリングと走査線（又は信号線）との
間は高抵抗状態となり、走査線（又は信号線）からショ
ートリングが切り離された状態と等しくなる。従って、
検査時のみ電圧を印加すれば薄膜トランジスタ基板の検
査をすることが可能となる。 このように、ゲートに電圧
を印加しない時に低抵抗で、ゲートに電圧を印加した時
に高抵抗となるデプレッション型ＭＯＳトランジスタを
用いることで、作業環境に左右されることなく、静電対
策及び検査を行うことが可能となる。
【００１４】
【実施例】本発明の実施例を以下に説明する。
【００１５】図１は本実施例の薄膜トランジスタ基板の
一部を示す平面図、図２はその断面図を示す。図２
（ａ）は図１のＡ−Ａ線による断面図、同図（ｂ）は図
１のＢ−Ｂ線による断面図、同図（ｃ）は図１のＣ−Ｃ
線による断面図である。
一部を示す平面図、図２はその断面図を示す。図２
（ａ）は図１のＡ−Ａ線による断面図、同図（ｂ）は図
１のＢ−Ｂ線による断面図、同図（ｃ）は図１のＣ−Ｃ
線による断面図である。
【００１６】このＴＦＴ基板は、透明絶縁性のガラス基
板１上に、横方向に長い走査線としてのゲートバスライ
ン６が複数形成され、このゲートバスライン６と交差し
て、縦方向に長い信号線としてのソースバスライン７が
複数形成されている。ゲートバスライン６とソースバス
ライン７とで囲まれた領域には絵素電極１０が形成さ
れ、ゲートバスライン６とソースバスライン７との交差
部近傍に形成された薄膜ＭＯＳトランジスタＴが前記絵
素電極１０に電気的に接続されている。
板１上に、横方向に長い走査線としてのゲートバスライ
ン６が複数形成され、このゲートバスライン６と交差し
て、縦方向に長い信号線としてのソースバスライン７が
複数形成されている。ゲートバスライン６とソースバス
ライン７とで囲まれた領域には絵素電極１０が形成さ
れ、ゲートバスライン６とソースバスライン７との交差
部近傍に形成された薄膜ＭＯＳトランジスタＴが前記絵
素電極１０に電気的に接続されている。
【００１７】上記薄膜ＭＯＳトランジスタＴは、ゲート
バスライン６から分岐させたゲート電極６ａの上に形成
されている。具体的には、図２（ｂ）に示すように、ゲ
ート電極６ａを覆って絶縁膜１５が形成され、その絶縁
膜１５の上にアモルファスシリコン（ａ−Ｓｉ）からな
る半導体層１４が形成されている。この半導体層１４の
上に一部を載せてｎ+−Ｓｉ層１３、１３が形成され、
一方（図左側）のｎ+−Ｓｉ層１３の上にはドレイン電
極１６が形成され、他方のｎ+−Ｓｉ層１３の上にはソ
ースバスライン７から分岐したソース電極７ａが形成さ
れている。更に、ドレイン電極１６と接続して絵素電極
１０が形成され、最上層に保護層５が形成されている。
バスライン６から分岐させたゲート電極６ａの上に形成
されている。具体的には、図２（ｂ）に示すように、ゲ
ート電極６ａを覆って絶縁膜１５が形成され、その絶縁
膜１５の上にアモルファスシリコン（ａ−Ｓｉ）からな
る半導体層１４が形成されている。この半導体層１４の
上に一部を載せてｎ+−Ｓｉ層１３、１３が形成され、
一方（図左側）のｎ+−Ｓｉ層１３の上にはドレイン電
極１６が形成され、他方のｎ+−Ｓｉ層１３の上にはソ
ースバスライン７から分岐したソース電極７ａが形成さ
れている。更に、ドレイン電極１６と接続して絵素電極
１０が形成され、最上層に保護層５が形成されている。
【００１８】更に、上記ガラス基板１上には、各ゲート
バスライン６と各ソースバスライン７における両端の外
側に、全てのバスライン６、７から離隔してショートリ
ング１１が形成され、このショートリング１１と、全て
のバスライン６、７の両端との間にデプレッション型Ｍ
ＯＳトランジスタ（以下、これをデプレッション型ＦＥ
Ｔという。）が形成されている。
バスライン６と各ソースバスライン７における両端の外
側に、全てのバスライン６、７から離隔してショートリ
ング１１が形成され、このショートリング１１と、全て
のバスライン６、７の両端との間にデプレッション型Ｍ
ＯＳトランジスタ（以下、これをデプレッション型ＦＥ
Ｔという。）が形成されている。
【００１９】上記デプレッション型ＦＥＴは、図２
（ａ）及び（ｃ）に示すように、ゲートバスライン６
（又はソースバスライン７）とショートリング１１との
間に配線したコントロールゲートバスライン１２と、コ
ントロールゲートバスライン１２の上を覆って順に形成
された絶縁膜１５及びｎ+−Ｓｉ層１３とからなり、ｎ+
−Ｓｉ層１３の一端側をゲートバスライン６（又はソー
スバスライン７）に接続し、他端側をショートリング１
１に接続した構造を有する。このＦＥＴの電気的な動作
は、コントロールゲートバスライン１２に電圧を印加し
ない場合はショートリング１１とゲートバスライン６
（又はソースバスライン７）とはｎ+−Ｓｉ層１３の導
電性により導通状態にある。一方、コントロールゲート
バスライン１２にマイナスの電圧を印加した場合は、コ
ントロールゲートバスライン１２上の絶縁層１５に生じ
る誘電作用によりｎ+−Ｓｉ層１３との接触面に沿って
電荷を発生させ、この電荷によってｎ+−Ｓｉ層１３に
空乏層が広がり、ショートリング１１とゲートバスライ
ン６（又はソースバスライン７）との間は高抵抗状態と
なり、ゲートバスライン６（又はソースバスライン７）
からショートリング１１が切り離された状態と等しくな
る。
（ａ）及び（ｃ）に示すように、ゲートバスライン６
（又はソースバスライン７）とショートリング１１との
間に配線したコントロールゲートバスライン１２と、コ
ントロールゲートバスライン１２の上を覆って順に形成
された絶縁膜１５及びｎ+−Ｓｉ層１３とからなり、ｎ+
−Ｓｉ層１３の一端側をゲートバスライン６（又はソー
スバスライン７）に接続し、他端側をショートリング１
１に接続した構造を有する。このＦＥＴの電気的な動作
は、コントロールゲートバスライン１２に電圧を印加し
ない場合はショートリング１１とゲートバスライン６
（又はソースバスライン７）とはｎ+−Ｓｉ層１３の導
電性により導通状態にある。一方、コントロールゲート
バスライン１２にマイナスの電圧を印加した場合は、コ
ントロールゲートバスライン１２上の絶縁層１５に生じ
る誘電作用によりｎ+−Ｓｉ層１３との接触面に沿って
電荷を発生させ、この電荷によってｎ+−Ｓｉ層１３に
空乏層が広がり、ショートリング１１とゲートバスライ
ン６（又はソースバスライン７）との間は高抵抗状態と
なり、ゲートバスライン６（又はソースバスライン７）
からショートリング１１が切り離された状態と等しくな
る。
【００２０】次に、上記構成の薄膜トランジスタ基板の
製造方法について説明する。
製造方法について説明する。
【００２１】まず、ガラス基板１上に薄膜ＭＯＳトラン
ジスタＴのゲート電極６ａとゲートバスライン６、及び
デプレッション型ＦＥＴのコントロールゲートバスライ
ン１２とショートリング１１を構成するアルミニウム、
タンタル、モリブデン、クロム等の金属膜を厚み０．３
〜０．４μｍでスパッタ装置により成膜する。その後、
レジストをスピンコータ装置で塗布し、露光機でゲート
バスラインのパターンを露光し、現像装置で現像し、パ
ターン部にレジストを残す。続いて、エッチング装置に
て不要部分をエッチング除去し、レジストを剥離装置に
て除く。これにより、薄膜ＭＯＳトランジスタＴのゲー
ト電極６ａとゲートバスライン６、及びデプレッション
型ＦＥＴのコントロールゲートバスライン１２とショー
トリング１１が形成される。本実施例では、各ゲートバ
スライン６、１２にアルミニウムを用いている。
ジスタＴのゲート電極６ａとゲートバスライン６、及び
デプレッション型ＦＥＴのコントロールゲートバスライ
ン１２とショートリング１１を構成するアルミニウム、
タンタル、モリブデン、クロム等の金属膜を厚み０．３
〜０．４μｍでスパッタ装置により成膜する。その後、
レジストをスピンコータ装置で塗布し、露光機でゲート
バスラインのパターンを露光し、現像装置で現像し、パ
ターン部にレジストを残す。続いて、エッチング装置に
て不要部分をエッチング除去し、レジストを剥離装置に
て除く。これにより、薄膜ＭＯＳトランジスタＴのゲー
ト電極６ａとゲートバスライン６、及びデプレッション
型ＦＥＴのコントロールゲートバスライン１２とショー
トリング１１が形成される。本実施例では、各ゲートバ
スライン６、１２にアルミニウムを用いている。
【００２２】次に、シリコン窒化膜などの絶縁膜を厚さ
０．３〜０．５μｍにプラズマＣＶＤ装置で成膜し、次
いでレジスト塗布・露光・現像・エッチングを順次行
い、不要部分をパターニングして除去し、デプレッショ
ン型ＦＥＴのコントロールゲートバスライン１２上を絶
縁膜１５で覆う。
０．３〜０．５μｍにプラズマＣＶＤ装置で成膜し、次
いでレジスト塗布・露光・現像・エッチングを順次行
い、不要部分をパターニングして除去し、デプレッショ
ン型ＦＥＴのコントロールゲートバスライン１２上を絶
縁膜１５で覆う。
【００２３】次に、薄膜ＭＯＳトランジスタＴを形成す
べく、半導体層１４、ｎ+−Ｓｉ層１３等を成膜、パタ
ーニングを繰り返して形成する。デプレッション型ＦＥ
Ｔ部については、半導体層１４は除去し、ｎ+−Ｓｉ層
１３を厚み５０〜８０ｎｍで成膜し、図１のようにバス
ライン６、７とショートリング１１とを接続できるよう
パターニングして残す。
べく、半導体層１４、ｎ+−Ｓｉ層１３等を成膜、パタ
ーニングを繰り返して形成する。デプレッション型ＦＥ
Ｔ部については、半導体層１４は除去し、ｎ+−Ｓｉ層
１３を厚み５０〜８０ｎｍで成膜し、図１のようにバス
ライン６、７とショートリング１１とを接続できるよう
パターニングして残す。
【００２４】続いて、薄膜ＭＯＳトランジスタＴのソー
ス電極７ａ、ソースバスライン７及びドレイン電極１６
を構成するモリブデン、チタン、タングステン等の金属
膜をスパッタ装置にて成膜してパターニングし、ソース
電極７ａ、ソースバスライン７及びドレイン電極１６を
形成する。
ス電極７ａ、ソースバスライン７及びドレイン電極１６
を構成するモリブデン、チタン、タングステン等の金属
膜をスパッタ装置にて成膜してパターニングし、ソース
電極７ａ、ソースバスライン７及びドレイン電極１６を
形成する。
【００２５】次に、ＩＴＯを成膜してパターンニング
し、絵素電極１０をドレイン電極１６と接続する状態に
形成し、最後に保護膜５を成膜、パターンニングして形
成し、ＴＦＴ基板が完成する。
し、絵素電極１０をドレイン電極１６と接続する状態に
形成し、最後に保護膜５を成膜、パターンニングして形
成し、ＴＦＴ基板が完成する。
【００２６】このようにして製造されたＴＦＴ基板は、
上述したように、ゲートバスライン６（又はソースバス
ライン７）とショートリング１１との間にデプレッショ
ン型ＦＥＴが設けられ、コントロールゲートバスライン
１２に電圧を印加しない場合はショートリング１１とゲ
ートバスライン６（又はソースバスライン７）とは導通
状態になり、一方、コントロールゲートバスライン１２
にマイナスの電圧を印加した場合は、ゲートバスライン
６（又はソースバスライン７）からショートリング１１
が切り離された状態と等しくなる。
上述したように、ゲートバスライン６（又はソースバス
ライン７）とショートリング１１との間にデプレッショ
ン型ＦＥＴが設けられ、コントロールゲートバスライン
１２に電圧を印加しない場合はショートリング１１とゲ
ートバスライン６（又はソースバスライン７）とは導通
状態になり、一方、コントロールゲートバスライン１２
にマイナスの電圧を印加した場合は、ゲートバスライン
６（又はソースバスライン７）からショートリング１１
が切り離された状態と等しくなる。
【００２７】したがって、検査の際のみコントロールゲ
ートバスライン１２に電圧を加えてバスライン６、７か
らショートリング１１を切り離し、バスライン６、７や
薄膜ＭＯＳトランジスタＴ等の精密測定、欠陥検出を行
う。電圧印加を止めれば、ショートリング１１は、バス
ライン６、７等を短絡する状態に復帰する。
ートバスライン１２に電圧を加えてバスライン６、７か
らショートリング１１を切り離し、バスライン６、７や
薄膜ＭＯＳトランジスタＴ等の精密測定、欠陥検出を行
う。電圧印加を止めれば、ショートリング１１は、バス
ライン６、７等を短絡する状態に復帰する。
【００２８】次に、かかる構成としたショートリングの
効果について説明する。
効果について説明する。
【００２９】本実施例ではゲートバスライン６およびソ
ースバスライン７とショートリング１１との間隔、デプ
レッション型ＦＥＴのコントロールゲートバスライン１
２の幅、ｎ+−Ｓｉ層１３の幅を表１のごとく設定加工
した。
ースバスライン７とショートリング１１との間隔、デプ
レッション型ＦＥＴのコントロールゲートバスライン１
２の幅、ｎ+−Ｓｉ層１３の幅を表１のごとく設定加工
した。
【００３０】
【表１】
【００３１】表２は、本実施例の場合に得られた結果で
あり、デプレッション型ＦＥＴのコントロールゲートバ
スラインへの印加電圧による各バスライン６、７とショ
ートリング１１との間の抵抗値を示す。
あり、デプレッション型ＦＥＴのコントロールゲートバ
スラインへの印加電圧による各バスライン６、７とショ
ートリング１１との間の抵抗値を示す。
【００３２】
【表２】
【００３３】一方、表３には、従来技術での各バスライ
ンとショートリングとの間の抵抗値を示す。
ンとショートリングとの間の抵抗値を示す。
【００３４】
【表３】
【００３５】上記表１〜３より理解されるように、本実
施例において使用したショートリングの場合には、電圧
を印加しない通常状態においては、従来よりも抵抗値が
著しく低く、静電気による破壊に対する効果は大きくな
る。また、電圧を印加した時においては、従来の高抵抗
値と同等またはそれ以上の値が得られる。
施例において使用したショートリングの場合には、電圧
を印加しない通常状態においては、従来よりも抵抗値が
著しく低く、静電気による破壊に対する効果は大きくな
る。また、電圧を印加した時においては、従来の高抵抗
値と同等またはそれ以上の値が得られる。
【００３６】更に、表４に、本実施例による欠陥検出に
よるＴＦＴ基板での修正による歩留まりと従来技術によ
る歩留まりを示す。
よるＴＦＴ基板での修正による歩留まりと従来技術によ
る歩留まりを示す。
【００３７】
【表４】
【００３８】表４より理解されるように、本実施例によ
る場合には、静電気破壊保護用のショートリングの効果
と測定・欠陥検査での影響の低減が図れ、ＴＦＴ基板で
の欠陥修正を容易にし、歩留りを大きく改善でき、技術
上、産業上において価値の高いものである。
る場合には、静電気破壊保護用のショートリングの効果
と測定・欠陥検査での影響の低減が図れ、ＴＦＴ基板で
の欠陥修正を容易にし、歩留りを大きく改善でき、技術
上、産業上において価値の高いものである。
【００３９】
【発明の効果】以上のように、本発明は、走査線及び信
号線とショートリングとの間にデプレッション型ＦＥＴ
が設けられているので、静電気破壊保護用のショートリ
ングの効果と測定・欠陥検査での影響の低減が図れ、Ｔ
ＦＴ基板での欠陥修正を容易にし、歩留まりを大きく改
善できる。即ち、デプレッション型ＭＯＳトランジスタ
を用いるので、作業環境に左右されることなく、静電対
策及び検査を行うことができる。 また、デプレッション
型ＭＯＳトランジスタを用いることから、薄膜トランジ
スタ基板の構成を変えることなく、検査時のみ電圧を印
加すれば検査することができ、その他の多くの製造工程
では、常時電圧を印加するための電源や接続端子を設け
る必要もないので、静電対策を容易に行うことができ
る。
号線とショートリングとの間にデプレッション型ＦＥＴ
が設けられているので、静電気破壊保護用のショートリ
ングの効果と測定・欠陥検査での影響の低減が図れ、Ｔ
ＦＴ基板での欠陥修正を容易にし、歩留まりを大きく改
善できる。即ち、デプレッション型ＭＯＳトランジスタ
を用いるので、作業環境に左右されることなく、静電対
策及び検査を行うことができる。 また、デプレッション
型ＭＯＳトランジスタを用いることから、薄膜トランジ
スタ基板の構成を変えることなく、検査時のみ電圧を印
加すれば検査することができ、その他の多くの製造工程
では、常時電圧を印加するための電源や接続端子を設け
る必要もないので、静電対策を容易に行うことができ
る。
【図１】本発明の薄膜トランジスタ基板を示す平面図。
【図２】図１の薄膜トランジスタ基板の各部を示す断面
図。
図。
【図３】従来の薄膜トランジスタ基板を用いた液晶表示
装置を示す断面図。
装置を示す断面図。
【図４】従来の薄膜トランジスタ基板を示す平面図。
１ ガラス基板 ６ ゲートバスライン ７ ソースバスライン １０ 絵素電極 Ｔ 薄膜ＭＯＳトランジスタ １１ ショートリング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/13 101 G09F 9/00 - 9/30
Claims (1)
- 【請求項１】 透明絶縁性基板上に複数の走査線と複数
の信号線とが交差して形成され、走査線と信号線とで囲
まれた領域に設けた絵素電極が、走査線と信号線との交
差部近傍に形成された薄膜トランジスタにより駆動され
る薄膜トランジスタ基板において、 該基板上の各走査線と各信号線における両端の外側に、
走査線と信号線の全てから離隔してショートリングが形
成され、該ショートリングと、走査線及び信号線の全て
の両端との間にデプレッション型ＭＯＳトランジスタが
形成された薄膜トランジスタ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34731191A JP2779085B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34731191A JP2779085B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181157A JPH05181157A (ja) | 1993-07-23 |
| JP2779085B2 true JP2779085B2 (ja) | 1998-07-23 |
Family
ID=18389363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34731191A Expired - Lifetime JP2779085B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779085B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822024A (ja) * | 1994-07-05 | 1996-01-23 | Mitsubishi Electric Corp | アクティブマトリクス基板およびその製法 |
| GB9416899D0 (en) * | 1994-08-20 | 1994-10-12 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film circuitry |
| JP3379896B2 (ja) * | 1997-11-14 | 2003-02-24 | シャープ株式会社 | 液晶表示装置及びその検査方法 |
| JP5351268B2 (ja) | 2010-01-06 | 2013-11-27 | パナソニック株式会社 | アクティブマトリクス基板、表示パネル及びそれらの検査方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303416A (ja) * | 1988-05-31 | 1989-12-07 | Mitsubishi Electric Corp | マトリクス型表示装置 |
-
1991
- 1991-12-27 JP JP34731191A patent/JP2779085B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05181157A (ja) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100271037B1 (ko) | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same) | |
| US6627470B2 (en) | Array substrate for use in LCD device and method of fabricating same | |
| KR101126396B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| US7319054B2 (en) | Method of fabricating liquid crystal display device | |
| US5355002A (en) | Structure of high yield thin film transistors | |
| CN100563022C (zh) | 有机薄膜晶体管阵列基板及其制造方法 | |
| US7064347B2 (en) | Thin film transistor substrate for display device and fabricating method thereof | |
| JP2006191015A (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| JPH11288007A (ja) | 液晶表示装置及びその製造方法 | |
| WO2013155830A1 (zh) | 阵列基板的制造方法、阵列基板及显示装置 | |
| JP2006191016A (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| US7705925B2 (en) | Method of manufacturing an array substrate for use in a LCD device | |
| JP2000162647A (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| KR100870522B1 (ko) | 액정표시소자 및 그 제조방법 | |
| US6975367B2 (en) | Liquid crystal display panel and method of fabricating the same | |
| US6590630B2 (en) | Liquid crystal display having hole in passivation layer exposing the data line and method of fabricating the same | |
| KR100498543B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR100560398B1 (ko) | 박막 트랜지스터 어레이 기판의 제조방법 | |
| JP2779085B2 (ja) | 薄膜トランジスタ基板 | |
| KR101236511B1 (ko) | 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법 | |
| US10274799B2 (en) | Array substrate including a test pattern and fabrication method thereof, test method and display device | |
| TW200428086A (en) | LCD device and manufacturing method thereof | |
| JP3031300B2 (ja) | 液晶表示装置の製造方法 | |
| US8125585B2 (en) | Liquid crystal display device and fabricating method thereof | |
| JP3133676B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080508 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090508 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100508 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110508 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110508 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120508 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120508 Year of fee payment: 14 |