JP4039639B2 - 薄膜回路を有する電子装置の製造 - Google Patents

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Description

本発明は、絶縁性基板上に薄膜接続トラック群を有する複数の薄膜回路素子を有する電子装置の製造方法に関する。特に、本発明は回路素子を静電放電による損傷（ＥＳＤ）から保護することに関するものである。本発明はこの方法により製造された電子装置及びこの保護手段を有する電子装置にも関するものである。この電子装置は、例えばアクティブ−マトリックス液晶表示装置又は他のフラットパネル表示装置、或いは例えば薄膜データ記憶又はイメージセンサのような薄膜回路を有する他の形式の大面積電子装置とすることができる。
絶縁性基板上に薄膜回路素子と共に一群の薄膜トランジスタを形成することによりＥＳＤから保護することは、特開平５−１８１１５７号公報から既知である。各トランジスタはチャネル領域を有し、このチャネル領域は電荷リーク通路中で薄膜トラックを接続するための各薄膜トラックに対してゲート可能なリンクを構成する。このリーク通路は、装置の製造工程中に回路素子を静電放電による損傷（ＥＳＤ）から保護するように作用する。トラック群はトランジスタのチャネル領域を流れる電流を制御するゲートバイアス電圧を印加する共通のゲートラインを有する。
空乏モード薄膜電界効果トランジスタ（ＴＦＴ）を用いて特開平５−１８１１５７号に記載の液晶表示装置のゲート可能なリンクを形成する。これらのトランジスタは周辺の短絡回路リングと走査ライン及びデバイスの信号ラインとの間に形成する。共通のゲートラインに電圧を印加しない場合、これら空乏モードトランジスタは導通状態になり、走査ライン及び信号ラインと短絡回路リングとの間で静電電荷をリークさせることができる。共通のゲートラインに負電圧が印加されると、ｎ+チャネルを有する空乏モードトランジスタは高抵抗状態に切り換えられ、走査ライン及び信号ラインを短絡回路リングから分離する。この分離状態において、薄膜導体ラインに試験信号を印加して薄膜回路を試験することができる。製造工程が完了すると、短絡回路リングは、例えばデバイス基板の周辺に隣接する部分をスクライビングによって除去することができる。
本発明の目的は、ゲート可能なリンクを有する静電電荷リークを通路を用いてＥＳＤから保護すると共に、スクライビング作業により又はこれと同様な処理により通路の一部（例えば、短絡リング）を除去する必要性を回避することを目的とする。
本発明の第１の見地によれば、絶縁性基板上に一群の薄膜接続トラックを含む複数の薄膜回路素子を有する電子装置の製造方法であって、基板上に一群の薄膜トランジスタを、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して電荷リーク通路の薄膜トラックを接続する回路を構成するように形成し、この電荷リーク通路が回路素子を静電放電の損傷から保護するように作用し、前記トランジスタ群にゲートバイアス電圧を印加してトランジスタのチャネル領域を流れる電流を制御するための共通のゲートラインが形成されている電子装置の製造方法を提供する。本発明では、この方法は、リーク通路が静電放電から保護するように作用した後、全ての薄膜トラックに対する前記リーク通路のゲート可能なリンクを、前記共通のゲートラインに十分に高いゲートバイアスを印加することにより前記トランジスタの少なくともチャネル領域を蒸発させて同時に破断させることを特徴とする。
従って、ＥＳＤ保護を行った後、この群の全てのゲート可能なリンクは、共通のゲートラインに高いバイアスを印加することにより簡単な方法で同時に除去される。電流は個々のチャネル領域と共通のゲートラインとの間を流れるので、これらのリンクはヒューズと同様に電気的に吹き飛ばされる。従って、各トランジスタのチャネル領域に永久的な開回路破断を形成することができる。
この関係において、勿論、本発明者は、例えばアルミニウム又は金属シリサイドの薄膜リンクを用いて薄膜トラック間でのＥＳＤの保護を行ない、次にこれら薄膜リンク（ヒューズのような）を吹き飛ばしてＥＳＤ保護通路を破断させることを提案している。このヒューズのリンク技術は欧州特許出願公開第５８９５１９号に開示されており、その全ての開示内容は本願の内容として援用する。この場合、リンクは、順次のトラック対間に個別のパルスを順次印加することにより吹き飛ばされる。従って、全てのリンクを同時に蒸発させることはできない。さらに、これらのリンクはゲート可能でなく、一時的な回路分離は達成されない。従って、欧州特許出願公開第５８９５１９号の装置は、各リンク対を個別に吹き飛ばす前に試験を行うことはできない。
本発明のリンクは、共通のゲートラインに異なるバイアス電圧レベルを印加することにより吹き飛ばし可能であると共にゲートすることもできる。低いゲートバイアスを印加すると、一時的な回路分離が達成されてデバイス回路を試験することができる。共通のゲートラインに十分に高いゲートバイアスを印加すると、トランジスタ構造体は破断し、ゲートラインとトランジスタのチャネル領域との間に十分大きな電流を流すことができ、ジュール熱によりゲート可能なリンクが破断する。破断させるため、各薄膜トランジスタの薄膜構造はチャネル領域と共通のゲートラインとの間の区域に種々の方法で形成することができる。個々の実施例（薄いゲート誘電体及び細いチャネル領域）を以下に説明する。
エンハンスメント型又はデブレッション型のいずれの薄膜電界効果トランジスタ（共に「ＴＦＴ」と称する）を用いて、本発明により高ゲートバイアスにより破断可能なゲート可能なリンクを構成することができる。
本発明によるゲート可能なリンクトランジスタは薄膜接続トラックの端部だけでなく薄膜接続トラック間にも形成することができる。デバイスの製造者又はユーザのいずれもが共通のゲートラインに高電圧を印加してゲート可能なリンクを破断させることができる。従って、これらのリンクはデバイスを販売する前に製造者より除去されることができ、又はデバイスの設置を完了させた使用者により除去されることもできる。
従って、本発明の第２の見地によれば、絶縁性基板上に一群の薄膜接続トラックを含む複数の薄膜回路素子を有し、基板上の一群の薄膜トランジスタが、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して電荷リーク通路の薄膜トラックを接続する回路を構成するように形成され、この電荷リーク通路が回路素子を静電放電の損傷から保護するように作用し、前記トランジスタ群が、ゲートバイアス電圧を印加してトランジスタのチャネル領域を流れる電流を制御するための共通のゲートラインを有する電子装置を提供する。
本発明においては、この電子装置は、薄膜トランジスタ群の各トランジスタが、チャネル領域と共通のゲートラインとの区域に、前記共通のゲートラインに十分に高いゲートバイアスを印加してチャネル領域を蒸発させることにより前記トランジスタを開回路とするのに好適な薄膜構造体して形成されていることを特徴とする。この構造の実施例を図面を参照して以下に説明する。全ての薄膜トラックに対するリーク通路のゲート可能なリンクは、リーク通路が静電放電から保護するように作用した後、共通のゲートラインに高いゲートバイアス電圧を印加することにより同時に吹き飛ばされる。上述したように、ゲート可能なリンクの破断は販売される前に製造者により又は使用者により行なわれることができる。
好ましくは、共通のゲートラインに高ゲートバイアス電圧を印加する前に、上側保護層を薄膜回路素子及び薄膜共通トラック上に形成する。この上側保護層は、薄膜回路素子及び薄膜接続トラックを破断したゲート可能リンクからの破片からマスクするように作用する。この保護層はチャネル領域のゲート可能リンクのトランジスタの薄膜構造体を露出させる窓を有することができる。これらの窓により、高いゲートバイアス電圧を印加することによりこれらトランジスタの薄膜構造体をこの区域において容易に吹き飛ばすことができる。一方、高いゲートバイアスを印加した際極めて高温の熱が生ずる場合（採用した薄膜構造体により）、この窓を形成する必要はない。
所望の破断効果及び加熱効果を増強するため、上側保護層に加えて（又はその代りに）、チャネル領域と共通のゲートラインとの区域のゲート可能リンクトランジスタについて種々の薄膜構造を採用することができる。従って、例えば構造体特徴は、高ゲートバイアスによりゲート可能なリンクトランジスタ構造に生ずる電界強度が増大するように、及び／又はゲート可能なリンクトランジスタ構造のゲート誘電体に生ずる弱さを利用できるように、及び／又はチャネル領域からゲートラインまでのブレークダウン電流通路の電気抵抗を増加させるように（つまり、ジュール加熱）、及び／又は加熱され蒸発される部分の熱容量を小さくするように設計することが好ましい。これらの構成により、高ゲートバイアスを印加したとき、高い電流密度及び高温度をゲート可能リンクトランジスタに局部的に得ることができる。極めて高温度への局部的な加熱を発生させることができる。この結果、ゲート可能なリンクトランジスタを、チャネル領域の全幅に亘ってリーク通路に沿って少なくとも局部的に全体として蒸発させることができる。
トランジスタのチャネル領域は、共通のゲートライン付近（又はオーバラップしている部分）で細くなる幅を有する半導体薄膜パターンで形成することができる。チャネル領域をオーバラップしている区域又はその近傍でこのような形状とすることにより、チャネル領域の熱容量が小さくなり、高ゲートバイアスを印加したとき、より大きな電気抵抗及びより高い電界集中が得られる。この結果、より高い局部的な加熱効果が生ずる。さらに、蒸発させてゲート可能なリンクを破断させるのに必要なチャネル領域の材料がより小量になる。
この電子装置の薄膜回路素子はデバイス回路のトランジスタを含むことができる。ゲート可能なリンクのトランジスタはデバイス回路のトランジスタを形成するために用いた薄膜処理技術の少なくとも数工程（或は全ての工程）を用いる形成することができる。従って、ゲート可能リンクトランジスタを形成するための多数の特別な処理工程を削除することができる。
共通の半導体薄膜をパターン化してデバイス回路のトランジスタのチャネル領域及びゲート可能リンクのトランジスタのチャネル領域を形成することができる。デバイス回路のトランジスタのチャネル領域の幅は、各トランジスタの所望の回路特性に応じて正規に選択する。多くの場合、デバイス回路のトランジスタは、ゲート可能リンクトランジスタの細いチャネル領域よりも幅の広いチャネル領域を有することができる。これは、パターン及び寸法の両方について種々のトランジスタのチャネル領域を形成するためのマスクのレイアウトを変更するだけですむ。
ゲート可能リンクのトランジスタのゲート誘電体は、デバイス回路のトランジスタのゲート誘電体を構成する厚い絶縁性薄膜パターンよりも薄い厚さの絶縁性薄膜パターンにより形成することができる。この薄い誘電体は個別に堆積した薄膜とすることができる。一方、この薄い誘電体は、ゲート可能リンクの区域における厚い絶縁性薄膜を薄くするようにエッチングすることにより容易に形成することもできる。ゲート可能なリンクトランジスタのゲート誘電体を薄くすることにより、適切な高ゲートバイアス電圧を印加することでこれらトランジスタのブレークダウンを発生させることができる。エッチングを用いて絶縁性薄膜を薄くすることは薄膜の局部的欠陥の形成を促進するので、ブレークダウンを促進させることになる。ゲートラインは薄いゲート誘電体の上側又は下側のいずれの側にも配置することができる。
本発明のゲート可能なリンクトランジスタは薄膜トラック群を周辺の短絡回路トラックに接続してリーク通路を形成することができる。本発明のゲート可能リンクの薄膜トランジスタは薄膜接続トラックと共に電荷リーク通路中に挿入することができる。共通のゲートラインは、薄膜接続トラックの長手方向と直交する方向に延在すると共にゲート可能なリンクのトランジスタのゲート誘電体を構成する絶縁性薄膜パターンよりも厚い絶縁性薄膜パターンにより薄膜接続トラックから分離することができる。
以下、図面を参照して本発明の構成及び作用効果について説明する。
図１はＥＳＤ保護リンクを有する電子装置の一部を示す平面図であり、本発明による方法の最終製造工程を示す。
図２は図１の装置の３個の薄膜構造Ａ，Ｂ及びＣの一例を示す断面図である。
図３は図２のゲート可能なリンク構造Ａの一例を示す平面図である。
図４から６は図２の構造体の他の製造工程における構造を示し、図６はゲート可能なリンクが高ゲートバイアスの印加により吹き飛ばされて開回路となったときの構造Ａだけを示す。
図７〜９は本発明による電子装置のＥＳＤ保護の典型的なゲート可能なリンクのドレイン電流ゲート電圧特性（Ｉｄ，Ｖｇ）特性を示す。
図１０は薄膜接続トラック間にゲート可能なリンクを有する本発明の電子装置を示す平面図である。
図１１は図１，３及び１０に示す配置構成と類似の配置構成を含む本発明のゲート可能リンクの別の薄膜構造体の例を示す断面図である。
図８の特性以外の全ての図面は線図的であり、スケール通りに図示されていない。図１〜７及び９〜１１の部分の相対的な寸法及び比率は、図面を明瞭にするため拡大され又は縮小されている。図面中対応する部材には同一の符号が用いられている。
本発明は、絶縁性基板１上に形成した薄膜回路素子を有する種々の大面積電子装置の製造に適用することができる。この電子装置（図１はコーナ部だけを示す）は、例えば特開平５−１８１１５７号公報のアクティブマトリックス液晶表面装置とすることができる。このような電子装置の例は米国特許第５１０３８２９号明細書及び１９９３年１２月３日に米国に出願された米国特許出願第１６０９９０号（公開欧州特許出願第６０１６５２号）に開示されている。基板１は、表示装置の背面を構成すると共に画素スィチング素子のマトリックス（例えば薄膜トランジスタ）及びマトリックス用の関連する駆動回路（同様に薄膜トランジスタで構成される）を支持する安価なガラスとすることができる。デバイス回路の薄膜トランジスタ（ＴＦＴ）は図面中符号４１で示す。マトリックス回路及び関連する回路の個々の回路素子は、基板１上に種々の材料の膜（例えば、導体、絶縁体、半導体、半絶縁体）を順次堆積することにより既知の方法で形成することができる。これらの膜は適切に処理（例えば、エッチング及び不純物添加）して薄膜接続トラックを含む薄膜トランジスタ及び他の回路素子の種々の領域及びパターンを形成する。図１はマトリックス及び関連する駆動回路のＴＦＴ４１のいかなる回路形態をも図示していない。この理由は、これらＴＦＴは、例えば米国特許第５１０３８２９号明細書及び公開欧州特許出願第６０１６５２号に記載されている種々の既知の形態にすることができるからである。米国特許第５１０３８２９号明細書及び公開欧州特許出願第６０１６５２号の記載内容は本願発明の内容として援用する。
アクティブマトリックスフラットパネルとするの代わりに、図１の装置は、薄膜イメージセンサ素子のアレイをアドレスするように作用すると共に関連するＴＦＴ回路により駆動されるスィチングトランジスタ４１のマトリックスを有するイメージセンサのような全く異なる機能を果たすように設計することができる。他の形態として、図１の電子装置は例えば薄膜キャパシタの記憶素子アレイをアドレスするように作用するＴＦＴ４１のスィチングマトリックスを具えるデータ記憶装置とすることができる。
基板１上の薄膜回路は種々のグループの薄膜接続トラックを具える。一例として基板１の周辺２に向けて延在する３個の接続トラック２２、１３、１４のグループを示す。個々の例として、導体トラック２２はアルミニウムのような金属とし、導体トラック１３，１４を高不純物濃度の導電性多結晶シリコンで構成することができる。周辺２の近傍において、金属トラック２２は拡大されてコンタクトパッド２２ａを形成し、このパッドに外部ワィヤ（又は、他の形式の外部接続体）を接続することができる。
本発明に基づいて形成した電荷リーク通路がない場合、静電荷が蓄積して薄膜回路素子に損傷を与えるおそれがある。欧州特許出願公開第６０１６５２号に記載されているように、電荷の蓄積は、例えば本願の図５に示すように、イオン注入工程で生ずる場合がある。一方、電荷の蓄積は電子装置の処理中の静電現象として生ずる場合がある。この電荷の蓄積はより導体パターン２２、１３、１４等間において放電損傷が発生し、例えばＴＦＴ４１のゲート誘電体膜１８のような回路部分がブレークダウンする可能性がある。
静電放電（ＥＳＤ）による損傷を回避するため、基板上に装置の薄膜回路素子（例えば、ＴＦＴ４１）と共に一群の薄膜トランジスタ４５を形成する。各トランジスタ４５はチャネル領域６を有し、このチャネル領域は電荷リーク通路中のトラックを例えば周辺の短絡回路リング４，２５に接続する各薄膜トラック２２、１３、１４に対してゲート可能なリンクを構成する。製造中のＥＳＤの臨界段階（例えば、図５のイオン注入工程）において、リング４，２５を既知の方法でアースする。リンクトランジスタのグループはトランジスタ４５のチャネル領域６を流れる電流を制御する共通のゲートライン７を有する。このゲートライン７によりリンク４５が破断される前に装置の回路を試験することができる。
本発明においては、これらリンクトランジスタ４５の各々を、チャネル領域６を消滅させることによりトランジスタ４５をオープン回路にさせるのに好適な薄膜構造体と共にチャネル領域６及び共通のゲートライン７の区域に形成する。この最終の永久的な条件は、共通のゲートライン７に十分に高いゲートバイアスＶｇ２を印加することにより達成される。このグループの全ての薄膜トラック２２、１３、１４等に対するゲート可能なライン４５は、このようにして高い電圧Ｖｇ２を印加することにより同時に破断される。この処理は電子装置を販売する前に装置の製造者により行うことができる。或いは、電子装置をシステムに装着する前に使用者により行うこともできる。リンク４５を除去するための共通のゲートライン７は電子装置の他の回路接続に対して独立して行う（コンタクトパッド２２ａ〜２４ａに対して独立すること及び電子装置のＴＦＴ回路４１のゲート１７への接続及び相互接続に対して独立することを含む）。ゲートライン７の大きなコンタクトパッドは、使用者に販売した際装置内において露出したままにして使用者ゲートライン７にバイアスＶｇ２を印加できるようにし、これによりリンク４５を除去することができる。
このような電子装置の製造について図２〜８に基づいて説明する。図２，４及び５の断面図において、セクションＡはゲート可能なトランジスタ４５の区域を示し、セクションＢは装置の回路の薄膜トランジスタ４１の区域を示し、セクションＣは導体トランジスタ２２と１３との間の重なり状態を示す。本発明により除去可能なゲート可能なリンクトランジスタ４５の特有の例は図３の平面図及び図６の断面図に示す。
図２〜６に示すＴＦＴ４１及び４５は所謂共面の非反転型とする。この形式のＴＦＴにおいて、ゲート電極７，１７は、ＴＦＴ４５及び４１のチャネル領域６，１６を構成する半導体膜３上のゲート誘電体層８，１８上に形成する。膜パターン３はＴＦＴのソース領域及びドレイン領域４，５，１４，１５をも構成する。図４は、半導体構造体が絶縁性基板１上の半導体パターン３に絶縁性膜１８を有する早期の製造工程を示す。
半導体パターン３はＴＦＴ４１及び４５用の個々の本体（例えば、図３のＴＦＴ４５を参照）並びに個々の接続トラック（例えば、図１のトラック１３，１４，４を参照）を具える。この薄膜半導体パターン３は、例えば多結晶シリコンで構成することができる。その厚さは例えば約０．１μｍとすることができる。図１及び３に示すように、半導体パターン３は各ゲート可能なリンクトランジスタ４５の共通のゲートライン７が形成される予定の付近において細くなるような幅を有する。従って、半導体パターン３はゲート可能なリンクＴＦＴ４５のチャネル領域６及びデバイス回路のＴＦＴ４１のチャネル領域１６を構成するが、ＴＦＴ４１のチャネル領域１６はゲート可能なリンクのＴＦＴ４５のチャネル領域の細い幅ｗよりも太い幅を有する。
図３はＴＦＴ４５の半導体パターンがソース領域４及びドレイン領域５における幅Ｗからチャネル領域６における幅ｗに変化する状態を示す。典型的な寸法として、例えばｗを約５μｍとし、Ｗを約１０μｍとすることができる。ＴＦＴ４１のチャネル領域１６の幅はＷと同一か又はそれ以上とし、正確な寸法はＴＦＴの電流容量に応じて定めることができる。
図４の誘電体膜１８は、例えばシリコン酸化膜とすることができる。一方、他の絶縁材料（例えば、窒化シリコン）及びこれらの材料の組み合せを用いることもできる。この絶縁膜は化学気相堆積により半導体パターン３上に形成する。誘電体膜１８は典型的な場合例えば０．１５μｍの厚さを有する。この厚さの誘電体膜１８は、図２〜５のセクションＢに示すように、装置のＴＦＴ４１内のゲート絶縁膜を構成する。ゲート可能なリンクＴＦＴ４５のゲート誘電体膜８はより薄い絶縁性の薄膜パターン８により形成する。図４に示す実施例において、この薄い誘電体膜８は、誘電体膜１８の一部の区域を局部的にエッチングすることにより形成される。従って、誘電体膜１８はゲート可能なリンク４５が形成される予定の区域Ａ及び装置の回路が形成される予定の区域（セクションＢ及びＣのような区域）に堆積する。マスクパターン２０（例えば、フォトレジスト）を堆積した誘電体膜１８上に形成する。このマスクパターン２０は、ゲート可能なリンク４５が形成される予定の区域Ａに窓２１を有する。これらの窓２１において、誘電体膜１８はゲート誘電体膜１８として必要な薄い厚さになるようにエッチングされる。このため、マスクが形成されている構造体をエッチャントに浸漬する。エッチング時間は装置回路のＴＦＴのゲート誘電体を形成する場合さほど重要でない。従って、薄くされたゲート誘電体８を用いて以下の処理を行う。
（１）装置の試験に際し、低いゲート電圧Ｖｇ１を一時的に印加してＴＦＴ４５をターンオフさせる。
（２）リンクＴＦＴ４５を破壊する際、極めて高い電圧Ｖｇ２を印加する。
従って、薄くされた誘電体膜８の厚さは重要ではない。典型的な場合、その厚さは約０．０５μｍとすることができる。
マスクパターン２０は、図４のエッチング工程の後に除去する。次に、別の薄膜パターン（例えば、多結晶シリコンのパターン）を堆積し除去してＴＦＴ４１及び４５のゲートライン７，１７を形成する。図５は次の製造工程のイオン注入工程において得られる構造体を示す。図５に示すように、不純物イオン３０を半導体パターン３，７，１７中に注入してＴＦＴ４５の高不純物濃度領域４，５，７及びＴＦＴ４１の高不純物濃度領域１４，１５，１７を形成する。ゲートパターン７，１７はこの不純物注入に対して既知の態様で下側のチャネル領域をマスクする。従って、本例において、ＴＦＴ４５及び４１のチャネル領域６及び１６はほぼ真性の導電率を有する。
次に、別の誘電体膜２８を化学気相堆積により形成する。この膜２８はシリコン酸化膜とすることができる。一方、他の絶縁材料（例えば、窒化シリコン）及びそれらの組み合せを用いることもできる。膜２８の典型的な厚さは例えば０．３μｍとする。次に、ソース領域及びドレイン領域４，５，７，１４，１５，１７が形成される予定の位置にコンタクト窓のパターンを絶縁性膜２８及び１８に形成する。導電性の薄膜パターン（例えば、アルミニウムのような金属パターン）を堆積しエッチングして回路トラック２２及び周辺トラック２５並びにコンタクトパッド２２ａ，２３ａ，２４ａ，２７ａのような相互接続部を形成する。
電子装置が回路動作を満足するか否か試験する。この試験を実行するため、導体トラック２２，１３，１４……を短絡回路リング４，２５から分離する。この分離は、ゲート可能なリンクＴＦＴ４５の共通ゲートライン７に低いゲートバイアス電圧Ｖｇ１を印加することにより行う。この低い電圧は、図７及び８に示すＴＦＴ４５のトランジスタ特性における最小電圧程度とする。このようにして、回路試験についてＴＦＴ４５をターンオフさせる。この電気試験において装置回路が故障した場合、装置の製造者は故障の原因を特定しその修理を行うことができる。
回路試験を順次通過した後、リンクＴＦＴ４５を除去することにより図１及び２の電子装置の製造は完了する。保護層４４（例えば、ポリマ材料の層）を薄膜回路素子４１，２２，・・・上に形成しており、これらリンクＴＦＴ４５を消失させた際、ゲート可能なリンク４５の破片からこれら回路素子をマスクする。この保護層４４は、チャネル領域６の区域のゲート可能なリンクトランジスタ４５の薄膜構造体を露出させる１個又はそれ以上の窓４２を有することができる。これらの窓４２は、電子装置をシステムに組み込む最終工程で外部接続体をボンディングするためのコンタクトパッド２２ａ，２３ａ，２４ａを露出させる処理工程に同一の処理工程で形成することができる。このコンタクトパッド窓は、共通のゲートライン７及び周辺リング４，２５上の共通窓４２と一緒にすることができる。
ゲート可能なリンクＴＦＴ４５は、本発明においては高いゲートバイアスＶｇ２を印加することにより消滅する。このバイアスＶｇ２はゲートライン７とリーク通路６，４，２５との間に印加する。従って、短絡回路トラック４５，２５は、高い電圧パルスＶｇ２がゲートライン７に印加されたとき、アースされる。ゲートライン７とＴＦＴ４５のチャネル領域６との間の薄い誘電体層８に主の電圧降下が生ずる。
図６はＴＦＴ４５がどのように吹き飛ばされて消滅するのかを示す。高い電圧Ｖｇ２が印加されると、ゲート誘電体膜８にブレークダウンが生じ、誘電体膜８に局部的な欠陥（ピンホールや損傷サイトのような欠陥）が容易に発生する。チャネル領域６を細くすると、ブレークダウン電流（接地されたソース４からの電子流Ｉとして示す）が流れる電流路の抵抗が増大する。誘電体膜８の局在化した欠陥サイト６８においてブレークダウン電流Ｉが急増する結果として、電流密度が極めて高くなる。ＴＦＴ４５の細いチャネル領域６において欠陥サイト６８を経てゲートライン７に高密度電流が流れ、このＴＦＴに過大な発熱が生ずる。例えば、温度は少なくとも１１００℃又は１２００℃以上にも達する。この結果、ＴＦＴ構造体が蒸発する。ＴＦＴ構造体４５は広い領域に亘って、例えば図２，３及び６に示す保護層４４の窓４２全体に亘って完全に吹き飛ばされる。
このように構成することにより、個々のトラック２２，１３，１４等は短絡回路リングから分離され、この電子装置はコンタクトパッド２２ａ，２３ａ，２４ａ等に入力する個々の信号により正常に動作することができる。
図７〜９は本発明で用いることができるゲート可能なリンクトランジスタ４５の種々のドレイン電流ゲート電圧特性（Ｉｄ，Ｖｇ）を示す。図７及び８に示す特性はゲート７の制御のもとでチャネル領域６を電子による電流が流れるｎチャネルＴＦＴに関するものである。図２及び６は、ｎ+ソース領域４及びドレイン領域５を有するこのｎチャネルＴＦＴを示す。図２及び６のＴＦＴにおいて、チャネル領域６は不純物が添加されず、例えば図５においてリンイオン又は砒素イオンを注入する場合マスクする。薄膜３の半導体材料中に高密度の欠陥状態が存在するため、フェルミレベルはバンドギャップのほぼ中心に位置する。従って、不純物が添加されていないチャネル領域６はほぼ真性な導電率を有するように作用する。実際に、多結晶シリコン薄膜３を形成するために用いた個々のアニーリング及び／又は結晶化及び／又は堆積技術に応じて、多くの場合フェルミレベルがバンドギャップの中心から伝導帯に向けてわずかにシフトすることが判明しているので、不純物が添加されていない多結晶シリコンのチャネル領域６は極めて低いｎ形の伝導率を有し、高インピダンスを呈することになる。この状態を図７及び８のVII−Ａ曲線により示す。
図７及び８において、グラフの縦軸は、ゲート電圧Ｖｇが印加されたときのＴＦＴ４５を流れるドレイン電流Ｉｄを示す。図８は、４μｍのチャネル幅及び１２μｍのチャネル長を有するＴＦＴ４５の測定結果に基きプロットした。印加したドレイン電圧は５Ｖである。図８において、Ｉｄをアンペアで示し、横軸Ｖｇ／ｔはゲート電圧に対するシリコン酸化膜ゲート誘電体８の厚さの比でありＶ／μｍで示し、Ｖｇはゲート電圧をＶで示し、ｔはゲート誘電体層８の膜厚をμｍで示す。従って、図８の横軸が−５０Ｖ／μｍはゲート電圧が−２．５Ｖでゲート誘電体の厚さが０．０５μｍに相当する。ゲート誘電体の厚さが０．１５μｍの場合（すなわち、回路ＴＦＴ４１のゲート誘電体として薄くされていない膜１８を用いた場合）、−２．５ＶのＶｇを印加するとその等価の値は−１６．７Ｖ／μｍとなり、−５０Ｖ／μｍの値を得るには−７．５ＶのＶｇを印加する。ＴＦＴ４５をターンオフさせる（回路の試験のため）低い電圧Ｖｇ１及びＴＦＴ４５を吹き飛ばすための極めて高い電圧Ｖｇ２は、これら図７及び８の特性に基いて検討する。
電圧Ｖｇ１の大きさはＴＦＴ４５の閾値電圧に依存する。この閾値電圧はゲート誘電体８の厚さの関数であり、ＴＦＴのチャネル領域６の不純物濃度レベルを変更することにより所定のＴＦＴ構造体について変えることができる。電圧Ｖｇ２の大きさはＴＦＴ４５のゲート誘電体８の厚さに依存する。図８のような典型的な場合、Ｖｇ１は約−２Ｖとし、Ｖｇ２は約５０Ｖ又はそれ以上の電圧とすることができ、すなわちＶｇ２はＶｇ１よりも１桁又はそれ以上大きくすることができる。Ｖｇが５０Ｖでゲート誘電体８の厚さが０．０５μｍの場合横軸の値は103Ｖ／μｍとなり、図８の横軸のスケールを超えてしまう。このため、図７の曲線VII−Ａは図８の約５０Ｖ又はそれ以上のＶｇ２を線図的形態として示す。この電圧Ｖｇ２はＴＦＴ４５の正常なトランジスタ動体の範囲外であり、好ましくはゲート誘電体８のブレークダウンによりトランジスタ構造を瞬時に破壊する。この過大なゲートバイアスＶｇ２は一定の高電圧の単一パルスとして印加することができ、例えばｍ秒程度のパルス期間の単一パルスとして印加することができる。０〜５０Ｖの段階的なパルスの急激な立ち上がりの場合に生ずるオーバシュートを防止するため、この電圧は０．１〜０．２ｍ秒の期間に亘って０Ｖ〜５０Ｖまで連続的に増大させその後数ｍ秒の期間に亘って５０Ｖ又はそれ以上に維持することができる。定電圧パルスを印加する代りに、定電流を供給することができる。
図８及び７の曲線VII−Ａはチャネル領域６に意図的に不純物が添加されていないＴＦＴ４５についての特性を示す。このＴＦＴ４５は、顕著なレベルのゲートバイアス電圧が印加されていない場合、チャネル領域に沿う導電率は極めて小さい。図８において、Ｖｇ＝０の場合Ｉｄは１０-11アンペアと１０-12アンペアとの間にある。
Ｖｇ＝０の場合のチャネルコンダクタンスがこの程度の範囲にあることはＥＳＤの保護のために有益である。この理由は、（１）電荷リークのレートはチャネルコンダクタンスに従って増大すること、（２）バイアスＶｇをゲートライン７に印加してＥＳＤの保護工程中にこのコンダクタンスを得ることは一般的に望ましくないためであるからである。一方、装置回路を試験する場合、リンク４５のチャネルコンダクタンスは極めて小さいことが望ましい。従って、回路試験を行う場合、ＴＦＴリンク４５を図７及び８の最小電圧付近で動作させることが望ましい。
図８のＴＦＴ４５を明確にターンオフさせるためには、微小な負のゲート電圧Ｖｇ１（例えば、約−２Ｖ）が必要である。或は、ＴＦＴ４５の閾値電圧を変えることにより、このトランジスタの電圧最小値を０Ｖ（又は、正の電圧）付近にシフトさせることができる。この特性のシフトは、ゲート誘電体８を変更すること又は充電することにより（例えば、その電荷量を変えることにより）或いはチャネル領域６にアクセプタを添加することにより（例えば、チャネル領域６にボロンを添加することにより）行うことができる。この特性のシフト（ボロン添加による）を図７の曲線VII−Ｂとして示す。この場合、回路の試験中にリンク４５を確実にターンオフさせるためにゲートバイアスＶｇ１を印加する必要はない。一方、このVII−Ｂ曲線のＶｇ＝０において、チャネル領域６は高いインピダンス値をとり、ＥＳＤからの保護工程において正電荷が十分に高速でリークするおそれがある。
図７の曲線VII−Ｃは、チャネル領域６にドナー不純物（例えば、リン）が添加されている別の変形例を示す。ゲート閾値電圧を変えることにより、曲線VII−Ａ及びVII−Ｂのエンハンスメント形ＴＦＴ４５はデプレッション形ＴＦＴ４５に変えられる。このチャネル領域６へのドナー不純物の添加の結果として、チャネルコンダクタンスはＥＳＤリークに対して適切な高レベル（Ｖｇ＝０において、Ｉdが適切なレベルになる）になる。ゲート７にバイアスを印加されていない場合、電荷リークの速度はＥＳＤからの保護に対して適切なものとなる。しかしながら、バランスさせる必要があり、回路試験の工程中にＴＦＴ４５を確実にターンオフさせるためにＶｇ１Ｃの値が高くなり過ぎるおそれがある。
ＴＦＴ４５の特性が曲線VII−Ａ又はVII−Ｂ又はVII−Ｃであるか否かに拘わらず、同一のバイアスレベルＶｇ２を用いてこれらＴＦＴ２１５を吹き飛ばすことができる。従って、ＥＳＤからの保護条件及び装置回路の条件に応じて、吹き飛ばし可能なゲート可能ＴＦＴリンク４５を曲線VII−Ｂのような特性を有するエンハンスメント形ＴＦＴとし又は曲線VII−Ｃのような特性を有するデプレッション形ＴＦＴとすることができる。多くの状況下において、ＥＳＤリーク速度と回路試験図のゲートバイアスＶｇ１とがバランスした最適の両立性を有するものは曲線VII−Ａの特性、すなわちＶｇ＝０においてある程度のコンダクタンスを有するエンハンスメント形ＴＦＴ４５である。
液晶表示装置及び他の大面積電子装置の薄膜回路はしばしばｎチャネルＴＦＴ４１で構成される。従って、このようなデバイスにおいてVII−Ａ，VII−Ｂ及び／又はVII−Ｃの特性を有するｎチャネルＴＦＴリンク４５を形成することは比較的容易である。今日、大面積電子装置の多くはＣ−ＭＯＳ（ｎチャネル及びｐチャネル）ＴＦＴ４１で形成された薄膜回路を有している。本発明によるＣ−ＭＯＳデバイスにおいいて、吹き飛ばし可能なゲート可能リンク４５は図２，６，７又は８に示すｎチャネルＴＦＴである。或いは、リンク４５はサンプル特性が図９に示すｐチャネルＴＦＴとすることもできる。この場合、ＴＦＴ４５のソース領域４及びドレイン領域５はｐ形の不純物（例えば、ボロン添加）を添加する。特性曲線IX−Ａは、多結晶シリコンのチャネル領域６に意図的に不純物が添加されていない、すなわち領域６が極めて僅かなｎ形のコンダクタンスを有しほぼ真性のｐチャネルＴＦＴ４５についてのものである。特性曲線IX−Ｂは、チャネル領域にボロンが添加され、Ｖｇ＝０においては電圧の最小値が局在するようにゲート閾値電圧がシフトしたＴＦＴ４５についての特性である。曲線IX−Ｃはチャネル領域６にドナー（例えば、リン）が添加されたｐチャネルＴＦＴについての特性を示す。
本発明によれば、薄膜構造体及びその製造方法の両方について多くの他の変形が可能であることは明らかである。
保護層４４に１又はそれ以上の窓４２を形成することは有益であるが、極めて高い電界強度及び加熱強度を与えるようにＴＦＴ４５の薄膜構造体を適切に設計することにより、少なくとも保護層４４がポリマ材料の場合、ＴＦＴ構造体４５が保護層４４の上側の部分と共に蒸発する為高い温度を得ることができる。
図１のデバイス構造において、ゲート可能なリンクＴＦＴ４５は接続トラック１３，１４，２２，・・・の端部と周辺の短絡回路リング４，２５との間で形成した。この周辺リングは半導体トラック４上の金属トラック２５で構成することができる。一方、この周辺リングは金属トラック２５だけで又は高不純物濃度の半導体トラックだけで構成することができる。本発明により吹き飛ばし可能なゲート可能リンクＴＦＴ４５は、電子装置の薄膜回路の他の位置に形成することもできる。
図１０はＴＦＴ４５を薄膜接続トラック３３、３４、３５、３６と共に挿入した変形例を示す。トラック３３から３６は例えば不純物を添加した多結晶シリコンとすることができる。他のトラック（金属トラック３７，３８のような）をこれらトラック３３から３６に重ねて形成することができる。図１０の区域Ｃ及びＣ'の薄膜構造体は図２のセクションＣと同様にすることができる。従って、２個の薄膜１８及び２８により形成される厚い絶縁層が上側の導体３７，３８と下側の導体３３から３６との間に存在することができる。図１０に示す構成において、吹き飛ばし可能なＴＦＴ４５の共通ゲートラインはトラック３８と個々のゲート７とで構成できる。この共通トラック３８は絶縁性薄膜２８の窓においてＴＦＴ４５の個々のゲート７と接触する。図１０のＴＦＴ４５の薄膜構造体は図２のセクションＡに示す薄膜構造体と同様のものとすることができる。従って、これらＴＦＴ４５のゲート誘電体８は装置回路のＴＦＴ４１のゲート誘電体１８よりも薄くすることができる。ＴＦＴ４５のチャネル領域６は、図１０に示すように、ゲート７の付近において細くすることができる。保護層４４は図１０のデバイス構造体の上側に形成することができる。この保護層４４はゲート可能なリンクＴＦＴ４５の区域の上側に１個又はそれ以上の窓４２を有することができる。
本発明の範囲内において他の多くの変形が可能であることは明らかである。
図２から６は共面非反転ＴＦＴ構造体を図示する。一方、ＴＦＴ４１及び４５は基板１と半導体薄膜３との間にゲート電極７及び１７とゲート誘電体８及び１８を有する反転型とすることができる。さらに、ＴＦＴ４１及び４５のソース電極及びドレイン電極４、５、１４、１５はチャネル領域６及び１６と共面にする必要はない。従って、これらソース電極及びドレイン電極は、チャネル領域６及び１６を構成する真性半導体薄膜３の上側（又は下側）に堆積した高不純物濃度半導体薄膜により形成することができる。
図１１はゲート可能なリンクＴＦＴ４５のこの変形例を示す。このＴＦＴ４５はいわゆる「反転スタッガード」型とする。そのチャネル領域６はゲート及びゲート誘電体上に位置する。ゲート７に高ゲートバイアス電圧Ｖｇ２が印加されると、少なくともＴＦＴの上側部分（チャネル領域６を含む）が蒸発して電荷リーク通路６、４、２５の開回路を形成する。
上述したように、チャネル領域６が形成される半導体薄膜、意図的に不純物を添加されていない僅かにｎ形の不純物を有する多結晶シリコンとすることができる。一方、本発明による大面積デバイスの装置回路はアモルファスシリコンで構成したＴＦＴ４１及び／又は薄膜ダイオードで構成することができる。本発明により形成した吹き飛ばし可能なゲート可能なリンクＴＦＴ４５はアモルファスシリコン膜で形成したチャネル領域を含むことができる。
本願の開示範囲から明らかなように、当業者にとって他の変形や変更が可能であること明らかである。
【図面の簡単な説明】
図１はＥＳＤ保護リンクを有する電子装置の一部を示す平面図であり、本発明による方法の最終製造工程を示す。
図２は図１の装置の３個の薄膜構造Ａ，Ｂ及びＣの一例を示す断面図である。
図３は図２のゲート可能なリンク構造Ａの一例を示す平面図である。
図４は図２の構造体の他の製造工程における構造を示す。
図５は図２の構造体の他の製造工程における構造を示す。
図６は図２の構造体の他の製造工程における構造を示し、ゲート可能なリンクが高ゲートバイアスの印加により吹き飛ばされて開回路となったときの構造Ａだけを示す。
図７は本発明による電子装置のＥＳＤ保護の典型的なゲート可能なリンクのドレイン電流ゲート電圧特性（Ｉｄ，Ｖｇ）特性を示す。
図８は本発明による電子装置のＥＳＤ保護の典型的なゲート可能なリンクのドレイン電流ゲート電圧特性（Ｉｄ，Ｖｇ）特性を示す。
図９は本発明による電子装置のＥＳＤ保護の典型的なゲート可能なリンクのドレイン電流ゲート電圧特性（Ｉｄ，Ｖｇ）特性を示す。
図１０は薄膜接続トラック間にゲート可能リンクを有する本発明の電子装置を示す平面図である。
図１１は図１，３及び１０に示す配置構成と類似の配置構成を含む本発明のゲート可能リンクの別の薄膜構造体の例を示す断面図である。

Claims (11)

  1. 一群の薄膜接続トラックを含む複数の薄膜回路素子を絶縁性の基板上に有する電子装置の製造方法において、当該方法は、前記基板上に一群の薄膜トランジスタを、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して当該薄膜トラックを電荷リーク通路に接続するような、前記薄膜回路素子を含む配置で形成する工程を含み、前記電荷リーク通路は前記回路素子を静電放電の損傷から保護するように作用し、前記トランジスタの群には、ゲートバイアス電圧を印加して当該トランジスタのチャネル領域を流れる電流を制御するための共通のゲートラインを形成する方法であって、前記リーク通路は静電放電から保護するように作用した後に、前記共通のゲートラインに十分に高いゲートバイアスを印加することにより前記トランジスタの少なくともチャネル領域を蒸発させることにより、全ての前記薄膜トラックの群に対する前記リーク通路の前記ゲート可能なリンクを同時に破断させるように形成することを特徴とする電子装置製造方法。
  2. 前記トランジスタのチャネル領域を、前記共通のゲートラインの近傍で細くなる幅を有する半導体薄膜パターンにより形成することを特徴とする請求項１に記載の方法。
  3. 前記電子装置の薄膜回路素子がデバイス回路のトランジスタを含み、前記ゲート可能なリンクのトランジスタが、前記デバイス回路のトランジスタを形成するために用いた薄膜処理工程の少なくとも一部の工程を用いて形成することを特徴とする請求項１又は２に記載の方法。
  4. 前記ゲート可能なリンクのトランジスタのゲート誘電体を、前記デバイス回路のトランジスタのゲート誘電体を形成するための絶縁性薄膜パターンよりも薄い厚さの絶縁性薄膜パターンにより形成することを特徴とする請求項３に記載の方法。
  5. 前記デバイス回路のトランジスタ及びゲート可能なリンクのトランジスタのゲート誘電体が、デバイス回路及びゲート可能なリンクが形成される予定の位置に絶縁性薄膜を形成する工程と、堆積された絶縁性薄膜上に、前記ゲート可能なリンクが形成される位置に窓を有するマスクパターンを形成する工程と、堆積された絶縁性薄膜を前記窓の位置において一層薄くなるようにエッチングする工程とを含む工程により形成することを特徴とする請求項４に記載の方法。
  6. 前記デバイス回路のトランジスタ及びゲート可能なリンクのトランジスタのチャネル領域を、デバイス回路のトランジスタのチャネル領域の幅がゲート可能なリンクのトランジスタのチャネル領域の幅よりも太くされている共通の半導体薄膜パターンで形成したことを特徴とする請求項３から５までのいずれか１項に記載の方法。
  7. 前記共通のゲートラインに高ゲートバイアスを印加する前に、前記薄膜回路素子及び薄膜接続トラック上に保護層を形成して、薄膜回路素子及び薄膜接続トラックを破断したゲート可能リンクからの破片に対してマスクし、この保護層がゲート可能トランジスタの薄膜構造体をチャネル領域の区域にて露出させる窓を有することを特徴とする請求項１から６までのいずれか１項に記載の方法。
  8. 前記ゲート可能なリンクの薄膜トランジスタが薄膜接続トラックと共に形成されて薄膜接続トラックの長手方向と直交する方向に延在するリーク通路を形成し、前記共通のゲートラインが薄膜接続トラックの長手方向と直交する方向に延在すると共にゲート可能なリンクのトランジスタのゲート誘電体を構成する絶縁性薄膜パターンよりも厚い絶縁性薄膜パターンにより薄膜接続トラックから分離したことを特徴とする請求項１から７までのいずれか１項に記載の方法。
  9. 一群の薄膜接続トラックを含む複数の薄膜回路素子を絶縁性の基板上に有する電子装置であって、当該装置は、前記基板上に一群の薄膜トランジスタを、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して当該薄膜トラックを電荷リーク通路に接続するような、前記薄膜回路素子を含む配置にして、前記電荷リーク通路は前記回路素子を静電放電の損傷から保護するように作用し、前記トランジスタの群は、ゲートバイアス電圧を印加して当該トランジスタのチャネル領域を流れる電流を制御するための共通のゲートライン有するようにした装置であって、前記薄膜トランジスタの群の各薄膜トランジスタが、該トランジスタのチャネル領域と前記共通のゲートラインとの区域に、前記共通のゲートラインに十分に高いゲートバイアスを印加してチャネル領域を蒸発させることにより前記トランジスタを開回路とする薄膜構造体を伴って形成され、前記薄膜構造体が、ゲート可能なリンクのトランジスタのために、装置の回路中の他のトランジスタのゲート誘電体を構成する絶縁性薄膜パターンよりも薄いゲート誘電体を有することを特徴とする電子装置。
  10. 一群の薄膜接続トラックを含む複数の薄膜回路素子を絶縁性の基板上に有する電子装置であって、当該装置は、前記基板上に一群の薄膜トランジスタを、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して当該薄膜トラックを電荷リーク通路に接続するような、前記薄膜回路素子を含む配置にして、前記電荷リーク通路は前記回路素子を静電放電の損傷から保護するように作用し、前記トランジスタの群は、ゲートバイアス電圧を印加して当該トランジスタのチャネル領域を流れる電流を制御するための共通のゲートライン有するようにした装置であって、前記薄膜トランジスタ群の各薄膜トランジスタが、該トランジスタのチャネル領域と前記共通のゲートラインとの区域に、前記共通のゲートラインに十分に高いゲートバイアスを印加してチャネル領域を蒸発させることにより前記トランジスタを開回路とする薄膜構造体を伴って形成され、前記薄膜構造体が、前記チャネル領域を構成すると共に前記共通のゲートライン付近で細くなる幅を有する半導体薄膜パターンを有することを特徴とする電子装置。
  11. 一群の薄膜接続トラックを含む複数の薄膜回路素子を絶縁性の基板上に有する電子装置であって、当該装置は、前記基板上に一群の薄膜トランジスタを、各トランジスタのチャネル領域が前記トラックの群の各薄膜トラックに対するゲート可能なリンクを形成して当該薄膜トラックを電荷リーク通路に接続するような、前記薄膜回路素子を含む配置にして、前記電荷リーク通路は前記回路素子を静電放電の損傷から保護するように作用し、前記トランジスタの群は、ゲートバイアス電圧を印加して当該トランジスタのチャネル領域を流れる電流を制御するための共通のゲートライン有するようにした装置であって、前記薄膜トランジスタの群の各薄膜トランジスタが、該トランジスタのチャネル領域と前記共通のゲートラインとの区域に、前記共通のゲートラインに十分に高いゲートバイアスを印加してチャネル領域を蒸発させることにより前記トランジスタを開回路とする薄膜構造体を伴って形成され、前記薄膜構造体が、前記薄膜回路素子及び薄膜接続トラック上に存在する保護層に窓を有し、この窓によりチャネル領域にて前記トランジスタの薄膜構造体が露出し、前記保護層が、前記薄膜回路素子及び薄膜接続トラックを破断したゲート可能リンクからの破片に対してマスクすることを特徴とする電子装置。
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