KR100333266B1 - 반도체 집적 회로 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 소정의 출력 전압을 생성하기 위한 반도체 집적 회로에 관한 것으로서, 전원 전압이 낮은 경우에도 비트선 프리챠지용 전압과 셀 커패시터의 셀 플레이트 노드의 전압을 안정되게 생성하는 것을 목적으로 한다.
입력 단자에 인가되는 전압과 기준 전압과의 차를 검출하는 제1 연산 증폭기(1) 및 제2 연산 증폭기(2)와, 이들 제1 및 제2 연산 증폭기로부터 출력되는 전압의 전압 레벨에 따라서 온·오프 동작을 행하는 제1 및 제2 트랜지스터를 구비한다. 제1 연산 증폭기는 입력 단자로 출력 전압을 수신하여 출력 전압의 전압 레벨이 기준 전압보다도 낮게 되었을 때에 제1 트랜지스터를 동작시켜서 출력 전압의 전압 레벨을 상승시키도록 제어하고, 제2 연산 증폭기는 출력 전압의 전압 레벨이 기준 전압보다도 높게 되었을 때에 제2 트랜지스터를 동작시켜서 출력 전압의 전압 레벨을 하강시키도록 제어한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 목적으로 하는 출력 전압을 안정되게 생성하는 기능을 갖는 다이나믹·랜덤 액세스 메모리(통상, DRAM이라 칭함)로 이루어진 반도체 집적 회로에 관한 것이다.
통상, DRAM으로 이루어진 반도체 집적 회로에 있어서는 복수의 워드선 및 이 워드선과 교차하는 복수의 쌍의 비트선을 매트릭스 형태로 배치하고, 이들 워드선과 비트선의 교점에 각각 형성되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이가 설치되어 있다.
이들 복수의 메모리 셀로부터 선택된 메모리 셀에서 “1” 또는 “0”의 데이터를 독출하는 경우, 상기 메모리 셀내의 셀 커패시터에 축적되어 있는 전하에 따라서 상기 메모리 셀에 접속된 한쌍의 비트선 전위를 변화시키고, 이들 비트선 전위의 변화를 감지 증폭기에 의해 검지하고 있다. 여기서, 가능한 적은 소비 전류(소비 전력)로 상기 비트선 전위의 변화를 확실하게 검출하기 위해서, 통상, 상기 메모리 셀내의 셀 커패시터에 축적되어 있는 전하를 상기 한쌍의 비트선의 용량으로 재분배하기 전에, 이들 비트선을 단락시켜서 상기 비트선이 일정한 전원 전압(예컨대, 고전압 레벨의 전원 전압 Vcc의 1/2 전압 = Vcc/2)이 되도록 프리챠지하는 방식이 사용되고 있다.
한편, 상기 메모리 셀내의 셀 커패시터의 셀 축전(storage) 노드에는 기억하고 있는 데이터의 “하이(High)”레벨 또는“로우(Low)”레벨에 따라서, 고전압 레벨의 전원 전압 Vcc, 또는 저전압 레벨의 전원 전압 Vss(= 0V)가 인가된다. 통상의 DRAM에서는 데이터 유지 시간을 길게 하기 위해서, 셀 커패시터의 용량치(커패시턴스)를 가능한 크게 하는 것이 요구된다. 이를 위해서는 셀 커패시터의 절연막의 막 두께를 가능한 얇게 하는 것이 필요하지만, 이 절연막의 막 두께를 얇게 하면 할수록 셀 커패시터의 절연 내압은 낮아진다. 그러나, 셀 커패시터의 셀 축전 노드에 대향하는 전극(셀 플레이트 노드)의 전압을 Vcc/2로 하면, 셀 커패시터의 셀 축전 노드에 전원 전압 Vcc 또는 Vss가 인가된 경우라도 셀 커패시터의 절연막에 걸리는 전위차는 Vcc/2로 끝난다. 즉, 셀 커패시터의 셀 축전 노드에 대향하는 전극의 전압을 Vcc/2로 설정한 경우, 셀 커패시터의 절연막에는 셀 커패시터의 셀 축전 노드에 대향하는 전극의 전압을 Vcc 또는 Vss로 설정한 경우에 비해서 1/2의 전압밖에 걸리지 않게 된다. 그러므로, 절연막의 막 두께를 보다 얇게 하여 셀 커패시터의 용량치를 비교적 크게 하는 것이 가능하게 되어 데이터 유지 시간을 길게 하는데 유리하게 된다.
특히, 최근에는 반도체 직접 회로 전체의 소비 전력을 최소한으로 억제하기 위해서, 가능한 낮은 전원 전압, 예컨대, 2V 이하의 전원 전압으로 DRAM을 동작시키는 것이 요구되고 있다. 상기와 같이, 통상의 DRAM에서는 비트선을 프리챠지할 때의 전압이나, 셀 커패시터의 셀 축전 노드에 대향하는 전극의 전압을 Vcc/2로 설정하도록 하고 있고, 이 때문에, 1V 이하의 낮은 전압을 안정되게 발생시키는 것이 필요하게 된다.
우선, DRAM 내에서 전원 전압 Vcc의 1/2 전압(즉, Vcc/2 전압)을 생성하는 것이 필요한 이유, 및 1V 이하의 Vcc/2 전압을 생성하는 경우의 문제점을 보다 명확히 하기 위해서, 첨부한 도면(도 9∼도 14)을 참조하면서, 일반적인 DRAM에 있어서 비트선 프리챠지 회로 및 메모리 셀의 구성예나 비트선을 프리챠지하였을 때의 비트선 전위의 변화나 종래의 정전압 발생 회로를 갖는 반도체 집적 회로의 구성예를 설명한다.
도 9는 일반적인 DRAM의 개략적인 구성을 나타내는 블록도, 도 10은 도 9의 감지 증폭기 내의 비트선 프리챠지 회로의 구성예를 나타내는 회로도, 도 11은 도 9의 메모리 셀 어레이 내의 메모리 셀의 구성예를 나타내는 회로도, 도 12는 전원 전압 Vcc의 1/2 전압으로 비트선을 프리챠지할 때의 비트선 전위의 변화를 나타내는 타이밍챠트, 도 13은 전원 전압 Vss(= 0V)로 비트선을 프리챠지할 때의 비트선 전위의 변화를 나타내는 타이밍챠트이다.
도 9에 도시한 바와 같이, 일반적인 DRAM은 복수의 워드선과 복수의 쌍의 비트선을 매트릭스 형태로 배치하고, 이들 워드선과 비트선의 교점에 각각 형성되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(100)를 구비하고 있다. 또한, 상기 DRAM은 입력 버퍼(500)를 통해 입력되는 제어 어드레스 A0∼Am(m은 1이상의 임의의 양의 정수)을 디코드하여 특정 메모리 셀을 선택하기 위한 메모리 셀 선택 신호를 생성하는 디코더(600)를 구비하고 있다. 이 디코더(600)는 상기 메모리 셀 선택 신호에 기초하여 특정 메모리 셀에 접속된 워드선에 일정한 승압 전압 Vpp(내부 전압인 전원 전압 Vcc보다 높은 전압)를 인가함으로 워드선을 선택하고, 출력된 데이터를 감지하거나 또는 데이터를 재기록함으로써, 상기 특정 메모리 셀에 대한 데이터의 독출 동작이나 기입 동작을 행하는 기능을 갖는다.
또한, 상기 DRAM은 디코더(600)로 선택된 특정 메모리 셀에 대한 독출 동작을 행할 때에, 특정 메모리 셀내의 셀 커패시터 Cc(도 11 참조)로부터 전송되는 전하를 검출함으로써 상기 메모리 셀내의 데이터의 독출을 행하는 감지 증폭기(200)를 구비하고 있다. 이 감지 증폭기(200)로 독출된 데이터는, 메인 증폭기(300)에 의해 소정의 레벨까지 증폭된 후에 I/O 버퍼(400)를 통해서 디지털의 I/O 데이터 DQO∼DQn (n = 0, 1, 2, …)로서 DRAM의 외부로 출력된다.
상기와 동일한 구성의 DRAM에 있어서, 전술한 바와 동일한 전원 전압 Vcc의 1/2 전압 Vcc(도 10 및 도 11의 출력 전압 Vpr)를 필요로 하는 것은 도 10에 나타내는 감지 증폭기(200)내의 비트선 프리챠지 회로와, 도 11에 도시된 임의의 하나의 메모리 셀(100)내의 셀 커패시터이다. 또한, 전원 전압 Vcc의 1/2 전압이 사용되고 있는 구성 부분을 잘 알 수 있도록 도 9의 감지 증폭기(200) 및 메모리 셀(100)의 각각에 사선으로 나타내고 있다.
보다 상세히 설명하면, 도 9에 나타낸 감지 증폭기(200)내의 비트선 프리챠지 회로는 특정 메모리 셀을 선택하기 위한 한쌍의 비트선 BL, /BL을 프리챠지하는 비트선 프리챠지용 트랜지스터(210, 220, 230)를 구비하고 있다. 여기서, 하나의 비트선 프리챠지용 트랜지스터(230)는 NMOS 트랜지스터(N 채널형 MOS 트랜지스터)로 구성되고, 한쌍의 비트선 BL, /BL의 양쪽 전위를 동일하게 하기 위해서, 이들 한쌍의 비트선 BL, /BL에 각각 접속되는 소스 및 드레인(또는 드레인 및 소스)을 갖는다. 또한, 상기 비트선 프리챠지용 트랜지스터(230)의 게이트를 통해서 프리챠지 인에이블 신호 φs가 입력된다. 다른 2개의 비트선 프리챠지용 트랜지스터 (210, 220)는 한쌍의 비트선 BL, /BL을 프리챠지하기 위한 2개의 NMOS 트랜지스터로 구성된다. 이 경우, 비트선 프리챠지용 트랜지스터(210)의 드레인(또는 소스)은 한쪽의 비트선 BL에 접속됨과 동시에, 비트선 프리챠지용 트랜지스터(220)의 드레인(또는 소스)은 다른쪽 비트선 /BL에 접속되고, 또한, 이들 비트선 프리챠지용 트랜지스터(210, 220)의 소스(또는 드레인)는 공통 노드에 접속된다. 이 공통 노드에 대하여, 프리챠지용의 출력 전압 Vpr(예컨대, 전원 전압 Vcc의 1/2 전압(Vcc/ 2))이 인가됨과 동시에, 3개의 비트선 프리챠지용 트랜지스터(210∼230)의 각각의 게이트에 프리챠지 인에이블 신호 φs가 입력된다.
또한, 도 11에 나타낸 1 트랜지스터·1 커패시터형의 임의의 하나의 메모리 셀은 1개의 NMOS 트랜지스터로 이루어진 셀 트랜지스터 Tc와, 1개의 셀 커패시터 Cc로 구성된다. 이러한 타입의 메모리 셀에 대하여 비트선 BL, /BL을 통해서 데이터 “1” 또는 데이터 “0”을 재기록하는 경우, 워드선 WL에서 셀 트랜지스터 Tc의 게이트로 승압 전압을 공급하여 셀 트랜지스터 Tc를 동작 상태(온 상태)로 하도록 하고 있다. 또한, 이 경우 데이터의 “1”또는 “0 ”에 대응하여 셀 커패시터 Cc에 전하를 축적하도록 하고 있다. 또한, 상기 메모리 셀을 선택함으로써 데이터 독출을 행하는 경우, 상기 셀 커패시터 Cc와 상기 메모리 셀에 접속된 한쌍의 비트선의 용량 사이에서 상기 셀 커패시터 Cc에 축적된 전하를 재분배하는 것에 의해 상기 한쌍의 비트선 전위를 변화시키고, 이들 비트선 전위의 변화를 감지 증폭기에 의해 감지하고 있다.
이어서, 도 12 및 도 13의 타이밍챠트에 기초하여, 복수의 메모리 셀로부터 선택된 특정 메모리 셀로부터 “1 ” 또는 “0 ”의 데이터를 독출하는 경우에, Vcc/2의 전압으로 한쌍의 비트선을 프리챠지할 때의 비트선 전위의 변화와, Vss(= 0V)의 전압으로 상기 한쌍의 비트선을 프리챠지할 때의 비트선 전위의 변화를 비교함으로써, 프리챠지의 전압과 데이터의 독출 동작시에 소비되는 소비 전력의 관계에 대하여 고찰한다.
도 12에 도시한 바와 같이, 동작 상태가 되는 특정 메모리 셀에 재기록된 데이터를 독출하기 전에, Vcc/2의 전압으로 한쌍의 비트선을 프리챠지한 경우, 상기 비트선의 각각의 용량의 용량치를 Cbl으로 했을 때에 전원 전압 Vcc의 고전압측 전원으로부터 공급되는 전하량은, ①의 타이밍에서 (Vcc/2)·Cb1이 되고, ②의 타이밍에서 0이 된다. 또한, ②의 타이밍에서 0이 되는 것은, 동일한 용량치의 한쌍의 비트선 BL, /BL을 단락하여 프리챠지하면, 양쪽의 비트선이 자동적으로 Vcc/2 전압이 되기 때문이다. 따라서, Vcc /2에 의한 프리챠지 방식에 있어서의 1 사이클당 소비 전하량은 (Vcc/2)·Cb1이 된다. 이 소비 전하량은 1 사이클당 소비 전류, 즉 소비 전력에 비례한다.
한편, 도 13에 도시한 바와 같이, 동작 상태가 되는 특정 메모리 셀에 재기록된 데이터를 독출하기 전에, Vss의 전압(저전압측 전원 전압 = 0V)으로 한쌍의 비트선을 프리챠지한 경우, 전원 전압 Vcc의 고전압측 전원에서 공급되는 전하량은, ①의 타이밍에서 Vcc·Cbl이 되고, ②의 타이밍에서 0이 된다. 따라서, Vss에 의한 프리챠지 방식에 있어서의 1 사이클당 소비 전하량은 Vcc·Cb1이 된다. 이 소비 전하량도 또한 1 사이클당 소비 전류, 즉 소비 전력에 비례한다. 이 Vss에 의한 프리챠지 방식에 있어서의 1 사이클당 소비 전하량은 전술한 Vcc/2에 의한 프리챠지 방식의 경우의 2배로 되어 버린다. 그러므로, Vcc/2에 의한 프리챠지 방식은 가능한 적은 소비 전력으로 데이터의 독출 동작을 행하기 위해서 유효한 수단임을 알 수 있다.
또한, 도 11의 메모리 셀에 있어서, 셀 커패시터 Cc의 셀 축전 노드에 대향하는 전극(셀 플레이트 노드 Nc)의 전압을 Vcc/2(= Vpr)의 전압으로 하는 것이 유효한 이유를 설명한다.
도 11의 셀 커패시터 Cc의 셀 축전 노드에는 메모리 셀내의 셀 트랜지스터 Tc가 동작 상태(온 상태)이거나 비동작 상태(오프 상태)에 따라서 “H ” 레벨(고전압 레벨의 전원 전압 Vcc) 또는 “L ” 레벨(저전압 레벨의 전원 전압 Vss)의 전압이 인가된다. 예컨대, 셀 커패시터 Cc의 셀 플레이트 노드 Nc에 전원 전압 Vss(= 0V)를 인가해 놓으면, 셀 커패시터 Cc의 셀 축전 노드에 “H” 레벨 전압이 인가되었을 때에, 셀 커패시터의 절연막에 대하여 전원 전압 Vcc에 상당하는 전위차가 걸려 버린다. 한편, 셀 커패시터 Cc의 셀 플레이트 노드 Nc에 전원 전압 Vcc를 인가해 놓으면, 셀 커패시터 Cc의 셀 축전 노드에 “L ” 레벨의 전압이 인가되었을 때에도 셀 커패시터의 절연막에 대하여 전원 전압 Vcc에 상기하는 전위차가 걸려 버린다.
이에 대하여, 셀 커패시터 Cc의 셀 플레이트 노드 Nc에 Vcc/2의 전압을 인가해 놓으면, 셀 커패시터 Cc의 셀 축전 노드에 “H ” 레벨 및 “L ” 레벨의 전압중의 어느 한쪽의 전압이 인가되었을 때라도 셀 커패시터의 절연막에는 Vcc/2의 전압에 해당하는 전위차 밖에 걸리지 않게 된다.
통상의 DARM에서는 메모리 셀의 고밀도화를 도모하기 위해서 셀 커패시터의 용량화를 가능한 높게 하는 것이 요구된다. 그러기 위해서는, 셀 커패시터의 절연막의 막 두께를 가능한 얇게 하는 것이 필요하지만, 이 절연막의 막 두께를 얇게 하면 할수록 셀 커패시터의 내압은 낮게 된다. 그러나, 셀 커패시터의 셀 플레이트 노드 Nc에 대하여 항상 Vcc/2의 전압을 인가해 놓으면, 셀 커패시터의 셀 축전 노드에 “H” 레벨 및 “L” 레벨 전압중의 어느 한쪽의 전압이 인가된 경우라도 셀 커패시터의 절연막에 걸리는 전위차는 Vcc/2로 끝난다. 즉, 셀 커패시터의 셀 플레이트 노드 Nc의 전압 Vpr를 Vcc/2로 설정한 경우, 셀 커패시터의 절연막에는 셀 커패시터의 셀 플레이트 노드 Nc의 전압을 전원 전압 Vcc 또는 Vss로 설정한 경우와 비교해서 1/2의 전압밖에 걸리지 않게 된다. 이와 같이, 셀 커패시터 Cc의 셀 축전 노드에 대향하는 전극의 전압을 Vcc/2의 전압으로 함으로써, 절연막의 막 두께를 보다 얇게 하여 셀 커패시터의 용량치를 비교적 크게하는 것이 가능하게 된다.
도 14는 Vcc/2의 전압을 안정되게 생성하기 위해서 구성한 종래의 정전압 발생 회로를 갖는 반도체 집적 회로의 일구성예를 나타내는 회로도이다.
도 14에 있어서는 내부 전원 전압 Vint(예컨대, 고전압 레벨의 전원 전압 Vcc)와 접지 레벨(저전압 레벨의 전원 전압= 0V)의 사이에서 직렬 접속된 2개의 분압 저항 R6, R7에 의해 상기 내부 전원 전압 Vint를 분압함으로써, 분압 저항 R6과 분압 저항 R7의 접속점의 출력 노드로부터 출력 전압 VPr의 정전압을 생성하고 있다. 여기서, 내부 전원 전압 Vint가 전원 전압 Vcc이고, 또한, 분압 저항 R6과 분압 저항 R7의 저항값이 동일한 경우에는 상기 출력 노드의 출력 전압 Vpr은 전원 전압 Vcc의 1/2 전압이 되어 상기 출력 노드로부터 Vcc/2의 전압이 생성되게 된다. 그러나, DRAM에 대해서는 저소비 전력화가 요구되기 때문에, 분압 저항 R6, R7로서 발생하는 소비 전력을 가능한 적게 하지 않으면 안된다. 그러기 위해서는 분압 저항 R6, R7의 저항값을 가능한 크게 하여 분압 저항 R6, R7을 항상 흐르는 전류를 가능한 한 작은 값으로 억제시키는 것이 필요하게 된다. 한편, 분압 저항 R6, R7의 저항값을 극단적으로 크게하면, DRAM의 전원 전압의 상승 특성이 악화된다. DRAM에 대해서는 전원을 투입하고 나서 소정의 시간(예컨대, 200 μsec)이 경과된 후에는 정상적인 동작을 보증하는 것(즉, 상승 응답 특성이 양호한 것)이 요구된다.
도 14에 나타내는 정전압 발생 회로에서는 DRAM의 상승 응답 특성을 개선하기 위해서, NMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(Q3)와, PMOS 트랜지스터(P 채널형 MOS 트랜지스터)로 이루어진 제2 출력 트랜지스터(Q4)를 분압 저항 R6, R7의 노드에 대하여 상보 형태로 접속하도록 하고 있다. 이 경우, 제1 출력 트랜지스터(Q3)와 제2 출력 트랜지스터(Q4)는 고전압 레벨의 전원과 저전압 레벨의 전원의 사이에서 상보 형태로 접속되고 있다. 또한, 제1 출력 트랜지스터(Q3)의 소스와 제2 출력 트랜지스터(Q4)의 소스는 공통의 출력 노드에 접속되어 있고, 소스 폴로워(source follower)형 전원 회로를 형성하고 있다.
또한, 도 13에 나타낸 정전압 발생 회로에서는 제1 출력 트랜지스터(Q3)의 게이트(노드 N3)에 NMOS 트랜지스터(Q1)의 드레인이 접속되어 있다. 한편, 제2 출력 트랜지스터(Q4)의 게이트(노드 N4)에 PMOS 트랜지스터(Q2)의 드레인이 접속되어 있다. 또한, 상기 NMOS 트랜지스터(Q1)의 드레인은 고저항값의 저항 R4를 통해서 고전압 레벨의 전원에 접속되고, PMOS 트랜지스터(Q2)의 드레인은 고저항값의 저항 R5를 통해서 저전압 레벨의 전원에 접속된다.
또한, 도 14에 나타낸 정전압 발생 회로에서는 직렬 접속된 3개의 분할 저항 R1, R2 및 R3에 의해 내부 전원 전압 Vint(예컨대, 고전압 레벨의 전원 전압 Vcc)를 분압함으로써, 서로 전압 값이 상이한 2개의 기준 전압을 생성하고 있다. 보다 상세히 말하면, 분할 저항 R1과 분할 저항 R2의 접속점의 노드 N1으로부터 1개의 기준 전압이 취출되고, PMOS 트랜지스터(Q2)의 소스로 공급된다. 한편, 분할 저항 R2와 분할 저항 R3의 접속점의 노드 N2로부터 다른 기준 전압이 취출되어, NMOS 트랜지스터(Q1)의 소스로 공급된다. 이 경우, 노드 N1으로부터 취출되는 기준 전압은 전원 전압 Vcc의 1/2 전압보다 약간 높은 전압으로 설정되고, 노드 N2에서 취출되는 기준 전압은 전원 전압 Vcc의 1/2 전압보다 약간 낮은 전압으로 설정된다. 이들 2개의 기준 전압은 후술하는 도 4 및 도 5의 실시예에서 상세히 설명하는 바와 같이, 제1 및 제2 출력 트랜지스터(Q3, Q4)가 함께 동작 상태가 되어 고전압 레벨 전원으로부터 제1 및 제2 출력 트랜지스터(Q3, Q4)를 통과하여 저전압 레벨 전원으로 관통 전류가 흐르는 것을 방지하기 위해서, 출력 노드의 Vpr(Vcc/2)의 전압에 대하여 불감대를 설치하기 위해서 설정되는 것이다.
여기서는, 노드 N2로부터 취출된 기준 전압은 NMOS 트랜지스터(Q1)를 통해서 제1 출력 트랜지스터(Q3)의 게이트로 입력된다. 이 제1 출력 트랜지스터(Q3)의 소스 폴로워 동작에 의해 Vcc/2와 거의 동일한 출력 전압 Vpr이 출력 노드로부터 출력된다. 한편, 노드 N1으로부터 취출된 기준 전압은 PMOS 트랜지스터(Q2)를 통해서 제2 출력 트랜지스터(Q4)의 게이트에 입력된다. 이 제2 출력 트랜지스터(Q4)의 소스 폴로워 동작에 의해 Vcc/2와 거의 동일한 전압이 출력 노드로부터 출력된다.
또한, 도 14에 나타낸 정전압 발생 회로에서는 출력 노드의 출력 전압 Vpr이 Vcc/2로부터 미리 정해진 값보다도 낮게 설정된 경우, NMOS 트랜지스터로 이루어진 제3 출력 트랜지스터(Q3)의 게이트 소스간 전압이 크게 되어 제3 출력 트랜지스터(Q3)가 온 상태가 되고, 이 제3 출력 트랜지스터(Q3)를 통해서 고전압 레벨 전원과 출력 노드가 접속된 상태가 된다. 이 때문에, 출력 노드의 전압이 상승하고, 출력 노드의 출력 전압 Vpr이 Vcc/2와 거의 동일하게 되도록 제어된다. 한편, 출력 노드의 출력 전압 Vpr이 Vcc/2로부터 미리 정해진 값보다도 높게 설정된 경우, PMOS 트랜지스터로 이루어진 제4 출력 트랜지스터(Q4)의 게이트 소스간 전압이 크게 되어 제4 출력 트랜지스터(Q4)가 온 상태가 되고, 이 제4 출력 트랜지스터(Q4)를 통해서 저전압 레벨의 전원과 출력 노드가 접속된 상태가 된다. 이 때문에, 출력 노드의 전압이 하강하여 출력 노드의 출력 전압 Vpr이 Vcc/2와 거의 동일하게 되도록 제어된다.
상기한 바와 같이, DRAM으로 이루어진 종래의 반도체 집적 회로에 있어서는, 전원 전압 Vcc의 1/2 전압을 생성하기 위해서, 도 14에 나타낸 것과 동일한 소스 폴로워 동작을 하는 MOS 트랜지스터(제1 및 제2 출력 트랜지스터 Q3, Q4)를 포함하는 소스 폴로워형 전원 회로를 사용하고 있었다. 그러나, 최근에는 전술한 바와 같이, 가능한 낮은 전원 전압, 예컨대, 2V 이하의 전원 전압으로 DRAM을 동작시키는 것이 요구되는 경향이 있다. 소스 폴로워형 전원 회로에 사용되는 MOS 트랜지스터의 게이트 소스 사이의 임계치 전압 Vth, 즉 MOS 트랜지스터의 소스와 드레인의 사이에 전류가 흐르기 위해서 최소한으로 필요한 임계치 전압은 통상 0.5 V 전후이다. 또한, 상기 소스 폴로워 동작을 하는 제1 및 제2 출력 트랜지스터(Q3, Q4)에 입력되는 기준 전압은 각각 NMOS 트랜지스터(Q1) 및 PMOS 트랜지스터 (Q2)를 통해서 공급된다.
여기서, 제1 출력 트랜지스터(Q3)의 게이트 소스 사이에 인가되는 전압을 VGS(Q3)으로 하고, 제2 출력 트랜지스터(Q4)의 게이트 소스 사이에 인가되는 전압을 VGS(Q4)로 한다. 또한, 노드 N1의 기준 전압을 V(N1)로 하고, 노드 N2의 기준 전압을 V(N2)로 한다. 또, NMOS 트랜지스터(Q1)의 게이트 소스 사이의 임계치 전압을 Vth(Q1)로 하고, PMOS 트랜지스터(Q2)의 게이트 소스 사이의 임계치 전압을 Vth(Q2)로 한다.
이 경우, 대략 Vint/2의 전압을 갖는 노드 N2의 기준 전압과, NMOS 트랜지스터(Q1)의 게이트 소스 사이의 임계치 전압 Vth(Q1)를 가산하여 얻어지는 값으로부터 출력 노드의 출력 전압 Vpr(≒ Vint/2)을 뺀 전압이 제1 출력 트랜지스터(Q3)의 게이트 소스 사이에 인가되는 전압 VGS(Q3)이다. 한편, 대략 Vint/2의 전압을 갖는 노드 N1의 기준 전압으로부터 PMOS 트랜지스터(Q2)의 게이트 소스 사이의 임계치 전압 Vth(Q2)를 감산하여 얻어지는 값을 출력 노드의 출력 전압 Vpr(≒ Vint/2)에서 뺀 전압이 제2 출력 트랜지스터(Q4)의 게이트 소스 사이에 인가되는 전압 VGS(Q4)이다. 이들 관계를 식으로 나타내면 이하의 수학식 1 및 수학식 2와 같다.
VGS(Q3) = (V(N2) + Vth(Q1)) - Vpr(≒ Vint/2)
VGS(Q4) = Vpr(≒ Vint/2) - (V(N1) - Vth(Q2))
예컨대, 내부 전원 전압 Vint가 전원 전압 Vcc로서, 이 전원 전압 Vcc가 2V 이하가 된 경우, 임계치 전압 Vth의 합계(Vth ≒ 0.5V + α: α는 백 바이어스 효과에 의한 Vth의 증가분이고, 0.2 V 정도)와 전원 전압 Vcc의 1/2의 값(여기서는, 출력 노드의 출력 전압 Vpr = Vcc/21.0V)은 거의 동일한 정도까지 근접하게 된다. 그러므로, 전술한 수학식 1 및 수학식 2에서도 명백히 알 수 있는 바와 같이, 도 14에 나타낸 제1 출력 트랜지스터(Q3) 및 제2 출력 트랜지스터(Q4)의 게이트 소스 사이에서는 임계치 전압 Vth보다도 충분히 높은 전압이 얻어지지 않음으로써, 상기 출력 트랜지스터(Q3, Q4)가 안정된 소스 폴로워 동작을 하는 것이 곤란하게 되었다.
여기서, 상기 백 바이어스 효과는 소스 백 게이트 사이의 전압에 의존하여 MOS 트랜지스터의 임계치 전압 Vth가 변화함에 따라 생긴다. 특히, 소스 폴로워 동작을 하고 있는 MOS 트랜지스터의 임계치 전압은 출력 전압에 따라서 변화하기 때문에, 실제의 임계치 전압은 전술한 바와 같이 0.5 V보다 조금 높은 값이 되는 경향이 있다.
이 결과, 전원 전압이 2V보다 낮게 설정된 경우, 도 14의 정전압 발생 회로에서는 출력 트랜지스터(Q3, Q4)의 소스 폴로워로서의 구동 능력을 충분히 발휘할 수 없게 되고, 비트선 프리챠지용 전압과 메모리 셀내의 셀 커패시터의 셀 플레이트 노드의 전압을 생성하기 위한 회로 동작이 안정되게 행할 수 없다고 하는 문제가 발생된다.
본 발명은 상기한 문제점을 감안하여 이루어진 것으로서, 전원 전압이 낮게 설정된 경우라도 비트선 프리챠지용 전압이나 메모리 셀 내의 셀 커패시터의 셀 플레이트 노드의 전압을 안정되게 생성하는 것이 가능한 반도체 집적 회로를 제공하는 것을 목적으로 하는 것이다.
도 1은 본 발명의 기본 원리에 기초하는 기본 실시예의 구성을 나타내는 회로도.
도 2는 본 발명의 제1 실시예의 구성을 나타내는 회로도.
도 3은 본 발명의 제2 실시예의 구성을 나타내는 회로도.
도 4는 본 발명의 제3 실시예의 구성을 나타내는 회로도.
도 5는 도 4의 실시예의 구성에 사용되는 기준 전압 발생 회로의 일례를 나타내는 회로도.
도 6은 본 발명의 제4 실시예의 구성을 나타내는 회로도.
도 7은 본 발명의 제5 실시예의 구성을 나타내는 회로도.
도 8은 본 발명의 제6 실시예의 구성을 나타내는 회로도.
도 9는 일반적인 DRAM의 개략적인 구성을 나타내는 블록도.
도 10은 도 9의 감지 증폭기 내의 비트선 프리챠지 회로의 구성예를 나타내는 회로도.
도 11은 도 9의 메모리 셀 어레이 내의 메모리 셀의 구성예를 나타내는 회로도.
도 12는 전원 전압의 1/2 전압으로 비트선을 프리챠지할 때의 비트선 전위의 변화를 나타내는 타이밍챠트.
도 13은 전원 전압으로 비트선을 프리챠지할 때의 비트선 전위의 변화를 나타내는 타이밍챠트.
도 14는 종래의 정전압 발생 회로를 갖는 반도체 집적 회로의 일구성예를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 제1 연산 증폭기
2 : 제2 연산 증폭기
3, 21a∼24a, 26a : 제1 출력 트랜지스터
4, 21b∼24b, 26b : 제2 출력 트랜지스터
10a, 30a, 40a, 50a, 70a : 제1 커런트 미러 회로 장착 연산 증폭기
10b, 30b, 40b, 50b, 70b : 제2 커런트 미러 회로 장착 연산 증폭기
10, 11, 15, 16, 30, 31, 35, 36, 40, 41, 45, 46, 50, 51, 54, 55, 70, 71, 77∼79 : PMOS 트랜지스터
12∼14, 17∼19, 32∼34, 37∼39, 42∼44, 47∼49, 52, 53, 56, 57, 72∼76 : NMOS 트랜지스터
25c : 관통 전류 방지용 다이오드
100 : 메모리 셀 어레이
200 : 감지 증폭기
210, 220, 230 : 비트선 프리챠지용 트랜지스터
300 : 메인 증폭기
400 : I/O 버퍼
500 : 입력 버퍼
600 : 디코더
상기 문제점을 해결하기 위해서, 소정의 출력 전압을 생성하기 위한 본 발명의 반도체 집적 회로는, 입력 단자에 인가되는 전압과 적어도 하나의 기준 전압의 차를 검출하는 제1 연산 증폭기 및 제2 연산 증폭기와, 상기 제1 및 제2 연산 증폭기로부터 출력되는 전압의 전압 레벨에 따라서 온·오프 동작을 하는 제1 트랜지스터 및 제2 트랜지스터를 구비한다.
여기서, 상기 제1 연산 증폭기는 상기 입력 단자로서 상기 출력 전압을 수신하여 상기 출력 전압의 전압 레벨이 상기 적어도 하나의 기준 전압보다도 낮게 설정되었을 때에, 상기 제1 트랜지스터를 동작시켜서 상기 출력 전압의 전압 레벨을 상승시키도록 제어하고, 상기 제2 연산 증폭기는 상기 입력 단자로서 상기 출력 전압을 수신하여 상기 출력 전압의 전압 레벨이 상기 적어도 하나의 기준 전압보다도 높게 설정되었을 때에, 상기 제2 트랜지스터를 동작시켜서 상기 출력 전압의 전압 레벨을 하강시키도록 제어한다.
또한, 본 발명의 바람직한 제1 실시 태양에 있어서, 상기 제1 및 제2 연산 증폭기는 제1 커런트 미러 회로 및 제2 커런트 미러 회로를 각각 구비함과 동시에, 상기 제1 및 제2 연산 증폭기의 각각은 차동 증폭기로서 기능하는 한쌍의 트랜지스터에 접속된다.
또한, 상기 기준 전압은 상기 제1 및 제2 연산 증폭기의 각각에 있어서의 상기 한쌍의 트랜지스터의 한쪽의 트랜지스터의 게이트에 입력되고, 상기 출력 전압은 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 입력되며, 상기 제1 및 제2 연산 증폭기의 각각의 출력 단자에 있어서의 상기 전압은 상기 한쌍의 트랜지스터의 한쪽의 트랜지스터의 드레인으로부터 출력된다.
또한, 상기 제1 트랜지스터의 게이트는 상기 제1 연산 증폭기의 상기 출력 단자에 접속되고, 상기 제1 트랜지스터의 소스 및 드레인은 각각 상기 기준 전압보다 높은 전압값을 갖는 제1 전원 및 공통 노드에 접속되고, 상기 제2 트랜지스터의 게이트는 상기 제2 연산 증폭기의 상기 출력 단자에 접속되며, 상기 제2 트랜지스터의 드레인 및 소스는 각각 상기 공통 노드 및 상기 기준 전압보다 낮은 전압값을 갖는 제2 전원에 접속되고, 상기 공통 노드는 상기 소정의 출력 전압을 출력하고, 상기 제1 및 제2 연산 증폭기의 각각에 있어서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속된다.
본 발명의 바람직한 제2 실시 태양에 따른 반도체 집적 회로는 상기 출력 전압의 레벨을 시프트하는 조정용 저항을 추가로 구비하고, 상기 공통 노드는 상기 조정용 저항을 통해 상기 제1 및 제2 연산 증폭기의 각각에 있어서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속되고 있다.
또한, 본 발명의 바람직한 제3 실시 태양에 있어서, 상기 기준 전압은 서로 전압값이 상이한 제1 기준 전압 및 제2 기준 전압으로 이루어지고, 상기 제1 기준 전압은 상기 제2 연산 증폭기의 상기 한쌍의 트랜지스터의 한쪽에 입력되며, 상기 제2 기준 전압은 상기 제2 연산 증폭기의 상기 한쌍의 트랜지스터의 한쪽에 입력된다.
본 발명의 바람직한 제3 실시 태양에 따른 반도체 집적 회로는, 상기 출력 전압의 레벨을 시프트하는 조정용 저항을 추가로 구비하고, 상기 공통 노드는 상기 조정용 저항을 통해서 상기 제1 및 제2 연산 증폭기의 각각에 있어서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속되며, 상기 제1 기준 전압의 전압값은 상기 제2 기준 전압의 전압값보다도 항상 낮게 되도록 설정된다.
또한, 바람직하게는, 본 발명의 반도체 집적 회로에 있어서, 상기 제1 및 제2 연산 증폭기의 각각에 있어서의 상기 한쌍의 트랜지스터는 모두가 제1 도전형 트랜지스터에 의해 구성되고, 상기 제1 트랜지스터는 제2 도전형 트랜지스터에 의해 구성되고, 한편, 상기 제2 트랜지스터는 제1 도전형 트랜지스터에 의해 구성된다.
또한, 바람직하게는 본 발명의 반도체 집적 회로에 있어서, 상기 제2 트랜지스터와 상기 제2 전원의 사이에 관통 전류 방지용 다이오드를 삽입하도록 하고 있다.
또한, 바람직하게는 본 발명의 반도체 집적 회로에 있어서, 상기 제1 연산 증폭기에 있어서의 상기 한쌍의 트랜지스터는 모두가 제1 도전형 트랜지스터에 의해 구성되고, 한편, 상기 제2 연산 증폭기에 있어서의 상기 한쌍의 트랜지스터는 모두 제2 도전형 트랜지스터에 의해 구성되며, 상기 제1 트랜지스터는 상기 제2 도전형 트랜지스터에 의해 구성되고, 상기 제2 트랜지스터는 상기 제1 도전형 트랜지스터에 의해 구성된다. 여기서, 상기 제1 트랜지스터가 동작 상태일 때에, 상기 제2 연산 증폭기는 상기 제2 트랜지스터가 비동작 상태가 되도록 제어하고, 이에 따라서, 상기 제1 전원으로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통과하여 상기 제2 전원으로 관통 전류가 흐르는 것을 방지하도록 되어 있다.
또한, 본 발명의 정전압 발생 회로는 기준 전압을 생성하는 기준 전압 발생회로와 출력 신호를 취출하기 위한 출력 단자와, 상기 기준 전압과 상기 출력 신호의 전압의 차에 기초하고, 제1 제어 신호 및 제2 제어 신호를 각각 출력하는 제1 검출 회로 및 제2 검출 회로와, 제1 전원과 상기 출력 단자의 사이에 설치되는 제1 트랜지스터, 상기 출력 단자와 제2 전원의 사이에 설치되는 제2 트랜지스터를 구비하고 있고, 상기 제1 트랜지스터의 컨덕턴스는 상기 제1 제어 신호에 의해 제어되고, 상기 제2 트랜지스터의 컨덕턴스는 상기 제2 제어 신호에 의해 제어되도록 되어 있다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 제1 및 제2 검출 회로의 각각은 한쌍의 트랜지스터와, 상기 제1 전원과 상기 한쌍의 트랜지스터의 사이에 접속되는 커런트 미러 회로를 포함하고 있고, 상기 한쌍의 트랜지스터의 각각의 게이트는 상기 기준 전압 및 상기 출력 신호를 각각 수신하고, 상기 한쌍의 트랜지스터의 드레인은 상기 제2 전원에 공통에 접속되며, 상기 제1 및 제2 제어 신호는 각각 대응하는 상기 커런트 미러 회로와 각각 대응하는 상기 한쌍의 트랜지스터의 사이의 접속 노드로부터 출력되도록 되어 있다.
또한, 본 발명의 정전압 발생 회로는, 상기 출력 단자와 상기 제1 및 제2 검출 회로의 각각의 입력 단자의 사이에 설치되는 전압 시프트 회로를 구비한다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 기준 전압발생 회로는 서로 전압값이 상이한 제1 기준 전압 및 제2 기준 전압을 공급하고, 상기 제1 검출 회로는 상기 제1 기준 전압에 응답하고, 상기 제2 검출 회로는 상기 제2 기준 전압에 응답하도록 되어 있다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 제1 및 제2 검출 회로의 각각은 상기 제1 전원에 접속되고, 상기 기준 전압 및 상기 출력 신호를 각각 수신하는 커런트 미러 회로를 포함하고 있고, 상기 제1 및 제2 제어 신호는 상기 제1 전원과 각각 대응하는 상기 커런트 미러 회로의 사이의 접속 노드로부터 출력되도록 되어 있다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 제1 검출 회로에 있어서의 상기 한쌍의 트랜지스터는 N 채널형 MOS 트랜지스터에 의해 구성되고, 상기 제2 검출 회로에 있어서의 상기 한쌍의 트랜지스터는 P 채널형 MOS 트랜지스터에 의해 구성된다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 출력 단자는 다이나믹·랜덤 액세스 메모리 내의 적어도 하나의 비트선 및 셀 커패시터에 접속된다.
또한, 바람직하게는 본 발명의 정전압 발생 회로에 있어서, 상기 출력 전압은 상기 제1 전원과 상기 제2 전원의 사이의 전압의 1/2에 상기하는 전압 값을 갖는다.
본 발명의 반도체 집적 회로에 의하면, 제1 트랜지스터 및 제2 트랜지스터(이하, 설명의 편의상, 제1 출력 트랜지스터 및 제2 출력 트랜지스터로 칭하기로 한다)의 게이트는 제1 연산 증폭기 및 제2 연산 증폭기 내의 트랜지스터의 드레인에 접속되어 있고, 종래의 반도체 집적 회로(도 14 참조)의 경우와는 상이하고, 제1 및 제2 출력 트랜지스터는 소스 폴로워 동작을 하고 있지 않다. 즉, 전원 전압의 1/2 전압과 거의 동일한 기준 전압으로부터 제1 연산 증폭기 내의 트랜지스터의 소스와 드레인과의 사이에 전류가 흐르기 위해서 최소한 필요한 게이트 소스 사이의 임계치 전압만을 뺀 전압이 제1 연산 증폭기에 의해 증폭되어 제1 출력 트랜지스터에 인가되게 된다. 한편, 전원 전압의 1/2 전압과 거의 동일한 기준 전압으로부터 제2 연산 증폭기 내의 트랜지스터의 게이트 소스 사이의 임계치 전압만을 뺀 전압이 제2 연산 증폭기에 의해 증폭되어 제2 출력 트랜지스터에 인가되게 된다.
따라서, 본 발명의 반도체 집적 회로에서는 연산 증폭기의 MOS 트랜지스터의 게이트 소스 사이의 임계치 전압의 영향이 종래의 반도체 집적 회로보다도 작게되고, 전원 전압이 2V 이하가 되더라도 제1 및 제2 출력 트랜지스터가 안정되게 동작하기 때문에, 이들 출력 트랜지스터의 동작 마진이 넓어진다.
이와 같이, 본 발명의 반도체 집적 회로에서는 전원 전압이 낮게 설정된 경우라도 출력 트랜지스터의 구동 능력을 충분히 발휘할 수 있기 때문에, 비트선 프리챠지용 전압이나 메모리 셀내의 셀 커패시터의 셀 플레이트 노드의 전압을 안정되게생성하는 것이 가능하게 된다.
이하, 첨부 도면(도 1 ∼ 도 8)을 참조하면서 본 발명의 기본 실시예 및 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 기본 원리에 기초하여 기본 실시예의 구성을 나타내는 블록도이다. 여기서는, 정전압을 생성하는 기능을 갖는 본 발명의 반도체 집적 회로의 구성을 간략화하여 나타내는 것으로 한다.
도 1에 나타내는 기본 실시예에 따른 반도체 집적 회로는 제1 입력 전압 Vin1과 기준 전압 Vref의 전위차를 증폭하여 제1 증폭 전압 Voutl을 출력하는 제1 연산 증폭기(1)와, 제2 입력 전압 Vin2와 기준 전압 Vref의 전위차를 증폭하여 제2 증폭 전압 Vout2를 출력하는 제2 연산 증폭기(이하, 연산 증폭기로 칭한다)(2)를 구비하고 있다.
또한, 도 1의 기본 실시예에 따른 반도체 집적 회로는 제1 연산 증폭기로부터 출력되는 제1 증폭 전압 Vout1의 전압 레벨에 따라서 온·오프 동작을 행함으로써, 목적으로 하는 출력 전압(예컨대, 전원 전압 Vcc의 1/2의 정전압) Vpr의 전압 레벨을 조정하여 상기 출력 전압 Vpr을 출력하는 제1 출력 트랜지스터(3)와, 제2 연산 증폭기(2)로부터 출력되는 제2 증폭 전압 Vout2의 전압 레벨에 따라서 온·오프 동작을 하는 것에 의해, 상기 출력 전압 Vpr의 전압 레벨을 조정하여 상기 출력 전압 Vpr을 출력하는 제2 출력 트랜지스터(4)를 구비하고 있다. 또한, 이들 제1 및 제2 출력 트랜지스터(3, 4)의 드레인으로부터 출력되는 출력 전압 Vpr은 각각 제1 연산 증폭기(1) 및 제2 연산 증폭기(2)의 한쪽 입력 단자로 피드백된다.
또한, 도 1에 있어서, 제1 출력 트랜지스터(3)는 PMOS 트랜지스터로 이루어지고, 제2 출력 트랜지스터(4)는 NMOS 트랜지스터로 이루어진다. 제1 출력 트랜지스터(3)의 소스는 기준 전압 Vref보다 높은 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터(3)의 드레인은 출력 전압 Vpr이 출력되는 공통 노드에 접속된다. 한편, 제2 출력 트랜지스터(4)의 소스는 기준 전압 Vref보다 낮은 전원 전압 Vss(= 0V)을 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(4)의 드레인은 상기 공통 노드에 접속되고, 제2 출력 트랜지스터(4)의 게이트는 제2 연산 증폭기(4)의 출력 단자에 접속된다.
도 1에 나타낸 회로 구성에 있어서, 제1 연산 증폭기(1)는 공통 노드의 출력 전압 Vpr(즉, 공통 노드로부터 제1 연산 증폭기(1)의 한쪽 입력 단자로 피드백되는 전압)이 기준 전압 Vref과 비교해서 낮게 설정되었을 때에, “L ” 레벨의 증폭 전압을 출력하고, 공통 노드의 출력 전압 Vpr이 기준 전압 Vref와 비교해서 높게 설정되었을 때에, “H” 레벨의 증폭 전압을 출력한다. 이 “L” 레벨 또는 “H” 레벨의 증폭 전압은 PMOS 트랜지스터(3)의 게이트에 입력된다. “L” 레벨의 증폭 전압이 입력된 경우, 즉, 출력 전압 VPr이 기준 전압 Vref보다도 낮은 경우에는 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(3)가 온 상태가 되고, 출력 전압 Vpr이 기준 전압 Vref와 동일하게 되도록 출력 전압 Vpr의 전압 레벨이 상승한다. 이 때에, NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(4)는 “L” 레벨의 증폭 전압이 입력되기 때문에 오프 상태로 되어 있다.
또한, 한쪽에서 “H” 레벨의 증폭 전압이 입력된 경우, 즉, 출력 전압 Vpr이 기준 전압 Vref보다도 높은 경우에는 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(4)가 온 상태가 되고, 출력 전압 Vpr이 기준 전압 Vref와 동일하게 되도록 출력 전압 Vpr의 전압 레벨이 하강한다. 이 때, PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(3)는 “H” 레벨의 증폭 전압이 입력되기 위해서 오프 상태로 되어 있다. 다시 말하면, 상기 제1 및 제2 연산 증폭기는 기준 전압 Vref와 출력 전압 Vpr의 차를 검출하는 검출 회로로서 기능한다.
상기 기본 실시예에서는 연산 증폭기 내의 MOS 트랜지스터의 게이트 소스 사이의 임계치 전압의 영향이 종래의 반도체 집적 회로보다도 작아지기 때문에, 전원 전압이 낮게 설정된 경우(예컨대, 2V 이하가 된 경우)라도 제1 및 제2 출력 트랜지스터의 구동 능력을 충분히 발휘시킬 수 있다. 그러므로, 전원 전압 Vcc의 1/2 전압 등의 정전압을 안정되게 생성하는 것이 가능하게 된다.
도 2는 본 발명의 제1 실시예의 구성을 나타내는 회로도이다. 단, 여기서는 반도체 집적 회로 내에서 본 발명에 관계하는 정전압 발생 회로의 구성만을 나타내는 것으로 한다. 또, 이후, 전술한 구성 요소와 동일한 것에 대해서는 동일한 참조 번호를 부여해서 나타내는 것으로 한다.
도 2의 실시예에 있어서, 본 발명의 제1 연산 증폭기(도 1 참조)(1)는 입력 전압과 기준 전압 Vref의 전위차를 증폭하는 제1 커런트 미러 회로 장착 연산 증폭기(10a)로 구성된다. 또한, 본 발명의 제2 연산 증폭기(2)는 입력 전압과 기준 전압 Vref의 전위차를 증폭하는 제2 커런트 미러 회로 장착 연산 증폭기(10b)에 의해 구성된다. 상기 제1 커런트 미러 회로 장착 연산 증폭기(10a) 및 제2 커런트 미러 회로 장착 연산 증폭기(10b)는 동일한 회로 구성을 가지고 있다.
또한, 도 2에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(10a)는 차동 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(12, 13)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(14)와, 한쌍의 NMOS 트랜지스터(12, 13)의 한쪽의 NMOS 트랜지스터(12)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(10, 11)(이들 PMOS 트랜지스터 (10, 11)가 제1 커런트 미러 회로를 구성한다)를 구비하고 있다. 또한, 제2 커런트 미러 회로 장착 연산 증폭기(10b)는 차동 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(17, 18)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(19)와, 한쌍의 NMOS 트랜지스터(17, 18)의 한쪽의 NMOS 트랜지스터(17)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(15, 16)(이들 PMOS 트랜지스터(10, 11)가 제2 커런트 미러 회로를 구성한다)를 구비하고 있다.
또한, 도 2에 있어서는, 기준 전압 Vref가 제1 커런트 미러 회로 장착 연산 증폭기(10a)에 있어서의 한쌍의 NMOS 트랜지스터(12, 13)의 한쪽의 NMOS 트랜지스터(12)의 게이트에 입력되고, 출력 전압 Vpr(예컨대, 전원 전압 Vcc의 1/2 전압)과 기준 전압 Vref의 전위차가 증폭된다. 또한, 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(12)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(12, 13)의 한쪽의 트랜지스터(12)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(21a)의 게이트에 접속된다. 이 제1 출력 트랜지스터(21a)는 도 1에 나타내는 제1 출력 트랜지스터(3)와 거의 동일한 기능을 한다.
또한, 도 2에 있어서는 기준 전압 Vref가 제1 커런트 미러 회로 장착 연산 증폭기(10a)에 있어서의 한쌍의 NMOS 트랜지스터(12, 13)의 한쪽의 NMOS 트랜지스터(12)의 게이트에 입력되고, 출력 전압 Vpr(예컨대, 전원 전압 Vcc의 1/2 전압)과 기준 전압 Vref의 전위차가 증폭된다. 또한, 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(12)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(12, 13)의 한쪽의 트랜지스터(12)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(21a)의 게이트에 접속된다. 이 제1 출력 트랜지스터(21a)는 도 1에 나타낸 제1 출력 트랜지스터(3)와 거의 동일한 기능을 갖는다.
또한, 상기 기준 전압과 동일한 기준 전압 Vref가 제2 커런트 미러 회로 장착 연산 증폭기(10b)에 있어서의 한쌍의 NMOS 트랜지스터(17, 18)의 한쪽의 NMOS 트랜지스터(17)의 게이트에 입력되고, 출력 전압 Vpr과 기준 전압 Vref의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(17)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(17, 18)의 한쪽의 트랜지스터(17)의 드레인은 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(21b)의 게이트에 접속된다. 이 제2 출력 트랜지스터(21b)는 도 1에 나타낸 제2 출력 트랜지스터(4)와 거의 동일한 기능을 갖는다.
또한, 도 2에 있어서, 제1 출력 트랜지스터(21a)의 소스는 상기 기준 전압 Vref보다 높은 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터 (21a)의 드레인은 공통 노드에 접속된다. 또한, 제2 출력 트랜지스터(21b)의 소스는 상기 기준 전압 Vref보다 낮은 전원 전압 Vss를 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(21b)의 드레인은 공통 노드에 접속된다. 이 공통 노드는 제1 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(13)의 게이트 및 제2 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(18)의 게이트에 접속된다. 상기 제1 출력 트랜지스터(21a)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제1 출력 트랜지스터(21a)의 소스로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 공통 노드로부터 NMOS 트랜지스터(13)의 게이트로 피드백된다. 또한, 한쪽에서 상기 제2 출력 트랜지스터(22b)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제2 출력트랜지스터(22b)의 소스로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 공통 노드로부터 NMOS 트랜지스터(18)의 게이트로 피드백된다.
또한, 도 2에 있어서, 상기 출력 전압 Vpr의 전압 레벨이 상기 기준 전압 Vref의 전압 레벨보다도 낮은 경우를 상정한다. 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(10a)에 있어서의 다른쪽의 NMOS 트랜지스터(13)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(11)로부터 NMOS 트랜지스터(13)로 공급되는 전류가 감소한다. 제1 커런트 미러 회로 장착 연산 증폭기(10a)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(14)에 의해 결정되기 때문에, PMOS 트랜지스터(11)로부터 NMOS 트랜지스터(13)로 공급되는 전류가 감소하였을 때는, PMOS 트랜지스터(10)로부터 NMOS 트랜지스터(12)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(12)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(21a)의 게이트 전위가 하강한다. 이 결과, 제1 출력 트랜지스터(21a)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제1 출력 트랜지스터(21a)가 동작 상태(온 상태)가 되고, 상기 출력 전압이 상기 기준 전압과 동일하게 될 때까지 상기 출력 전압의 전압 레벨을 상승시키도록 동작한다.
또한, 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(10b)에 있어서의 다른쪽의 NMOS 트랜지스터(18)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(16)로부터 NMOS 트랜지스터(18)로 공급되는 전류가 감소한다. 제2 커런트 미러 회로 장착 연산 증폭기(10b)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(19)에 의해 결정되기 때문에, PMOS 트랜지스터(16)로부터 NMOS 트랜지스터(18)로 공급되는 전류가 감소하였을 때는 PMOS 트랜지스터(15)로부터 NMOS 트랜지스터(17)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(17)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(21b)의 게이트 전위가 하강한다. 이 결과, 제2 출력 트랜지스터(21b)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제2 출력 트랜지스터(21b)가 비동작 상태(오프 상태)가 된다.
또한, 상기 출력 전압 Vpr의 전압 레벨이 상기 기준 전압 Vref의 전압 레벨보다도 높게 설정된 경우를 상정한다. 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(10b)에 있어서 다른쪽의 NMOS 트랜지스터(18)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터(16)로부터 NMOS 트랜지스터(18)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(15)로부터 NMOS 트랜지스터(17)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(17)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(21b)의 게이트 전위가 상승한다. 이 결과, 제2 출력 트랜지스터(21b)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제2 출력 트랜지스터(21b)가 동작 상태(온 상태)가 되고, 상기 출력 전압이 상기 기준 전압과 동일하게 될 때까지 상기 출력 전압의 전압 레벨을 하강시키도록 동작한다.
또한, 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(10a)에 있어서 다른쪽의 NMOS 트랜지스터(13)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터 (11)로부터 NMOS 트랜지스터(13)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(10)로부터 NMOS 트랜지스터(12)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(12)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(21a)의 게이트 전위가 상승한다. 이 결과, 제1 출력 트랜지스터(21a)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제1 출력 트랜지스터(21a)가 비동작 상태(오프 상태)가 된다.
상기 제1 실시예에서는 전원 전압 Vcc의 1/2 전압과 거의 동일한 기준 전압 Vref에서 제1 커런트 미러 회로 장착 연산 증폭기(10a)내의 NMOS 트랜지스터(12)의 게이트 소스 사이의 임계치 전압 Vth를 뺀 전압이 NMOS 트랜지스터(12)의 입력 전압이 된다. 바꾸어 말하면, Vcc/2의 입력 전압에 영향을 주는 것은 하나의 MOS 트랜지스터의 임계치 전압 Vth 뿐이다. 그러므로, 상기 제1 실시예에서는 MOS 트랜지스터의 게이트 소스 사이의 임계치 전압의 영향이 종래의 반도체 집적 회로보다도 작게 되어, 전원 전압이 2 V 이하가 되더라도 제1 및 제2 출력 트랜지스터가 안정되게 동작하기 때문에, 출력 트랜지스터의 동작 마진이 넓어진다.
도 3은 본 발명의 제2 실시예의 구성을 나타내는 회로도이다. 여기서는, 전술한 제1 실시예의 구성에 기준 전압 Vref보다 낮은 출력 전압 Vpr을 취출하기 위한 복수의 정전압 생성용 저항(분할 저항)(3a, 4a, 5a)이 부가되어 있다. 전술한 제1 실시예에서는 기준 전압 Vref가 극히 낮은 경우에 커런트 미러 회로 장착 연산 증폭기가 동작하지 않게 되는 경우가 예상되기 때문에, 도 3에 나타내는 제2 실시예에서는 이러한 경우에 대처하기 위해서, 복수의 정전압 생성용 저항(3a∼5a)을 설치하도록 하고 있다.
도 3의 실시예에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(30a) 및 제2 커런트 미러 회로 장착 연산 증폭기(30b)의 구성은 전술한 제1 실시예의 커런트 미러 회로 장착 연산 증폭기의 구성과 동일하다. 즉, 본 발명의 제1 연산 증폭기(1)는 입력 전압과 기준 전압 Vref의 전위차를 증폭하는 제1 커런트 미러 회로 장착 연산 증폭기(30a)에 의해 구성된다. 또한, 본 발명의 제2 연산 증폭기(2)는 입력 전압과 기준 전압 Vref의 전위차를 증폭하는 제2 커런트 미러 회로 장착 연산 증폭기(30b)에 의해 구성된다. 상기 제1 커런트 미러 회로 장착 연산 증폭기(30a) 및 제2 커런트 미러 회로 장착 연산 증폭기(30b)는 동일한 회로 구성을 갖고 있다.
또한, 도 3에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(30a)는 차동 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(32, 33)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(34)와, 한쌍의 NMOS 트랜지스터(32, 33)의 한쪽의 NMOS 트랜지스터(32)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(30, 31)를 구비하고 있다. 또한, 제2 커런트 미러 회로 장착 연산 증폭기(30b)는 차동 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(37, 38)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(39)와, 한쌍의 NMOS 트랜지스터(37, 38)의 한쪽의 NMOS 트랜지스터(37)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(35, 36)를 구비하고 있다.
또한, 도 3에 있어서는 기준 전압 Vref가 제1 커런트 미러 회로 장착 연산 증폭기(30a)에 있어서의 한쌍의 NMOS 트랜지스터(32, 33)의 한쪽의 NMOS 트랜지스터(32)의 게이트에 입력되고, 노드 N21의 전압(예컨대, 전원 전압 Vcc의 1/2 전압)과 기준 전압 Vref의 전위차가 증폭된다. 또한, 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(32)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(32, 33)의 한쪽의 트랜지스터(32)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(22a)의 게이트에 접속된다. 이 제1 출력 트랜지스터(22a)는 도 2에 나타낸 제1 출력 트랜지스터(21a)와 거의 동일한 기능을 갖는다.
또한, 상기 기준 전압과 동일한 기준 전압 Vref가 제2 커런트 미러 회로 장착 연산 증폭기(30b)에 있어서의 한쌍의 NMOS 트랜지스터(37, 38)의 한쪽의 NMOS 트랜지스터(37)의 게이트에 입력되고, 노드 N21의 전압과 기준 전압 Vref의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(37)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(37, 38)의 한쪽의 트랜지스터(37)의 드레인은 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(22b)의 게이트에 접속된다. 이 제2 출력 트랜지스터(22b)는 도 2에 나타내는 제2 출력 트랜지스터 (21b)와 거의 동일한 기능을 갖는다.
또한, 도 3에 있어서, 제1 출력 트랜지스터(22a)의 소스는 상기 기준 전압 Vref보다 높은 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터 (22a)의 드레인은 공통 노드 N22에 접속된다. 또한, 한쪽에서 제2 출력 트랜지스터(22b)의 소스는 상기 기준 전압 Vref보다 낮은 전원 전압 Vss를 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(22b)의 드레인은 공통 노드 N22에 접속된다. 또한, 이 공통 노드 N22는 정전압 생성용 저항(4a)을 통해 제1 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(33)의 게이트 및 제2 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(38)의 게이트에 접속된다. 상기 제1 출력 트랜지스터(22a)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제1 출력 트랜지스터(22a)의 드레인으로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 정전압 생성용 저항(4a)을 통해서 공통 노드 N22로부터 NMOS 트랜지스터(33)의 게이트(노드 N21)로 피드백된다. 또한, 한쪽에서 상기 제2 출력 트랜지스터(22b)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제2 출력 트랜지스터 (22b)의 소스로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 정전압 생성용 저항(4a)을 통해서 공통 노드 N22로부터 NMOS 트랜지스터(38)의 게이트로 피드 백된다.
또한, 도 3에 있어서, 노드 N21에 있어서 전압의 전압 레벨이 상기 기준 전압 Vref의 전압 레벨보다도 낮게 설정된 경우를 상정한다. 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(30a)에 있어서 다른쪽의 NMOS 트랜지스터(33)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(31)로부터 NMOS 트랜지스터(33)로 공급되는 전류가 감소한다. 제1 커런트 미러 회로 장착 연산 증폭기(30a)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(34)에 의해 결정되기 때문에, PMOS 트랜지스터(31)로부터 NMOS 트랜지스터(33)로 공급되는 전류가 감소되었을 때는, PMOS 트랜지스터(30)로부터 NMOS 트랜지스터(32)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(32)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(22a)의 게이트 전위가 하강한다. 이 결과, 제1 출력 트랜지스터(22a)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제1 출력 트랜지스터(22a)가 동작 상태가 되고, 상기 노드 N21에 있어서의 전압이 상기 기준 전압과 동일하게 될 때까지 상기 노드 N21에 있어서 전압의 전압 레벨을 상승시키도록 동작한다.
또한, 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(30b)에 있어서 다른쪽의 NMOS 트랜지스터(38)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터 (36)로부터 NMOS 트랜지스터(38)로 공급되는 전류가 감소한다. 제2 커런트 미러 회로 장착 연산 증폭기(30b)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(39)에 의해 결정되기 때문에, PMOS 트랜지스터(36)로부터 NMOS 트랜지스터(38)로 공급되는 전류가 감소하였을 때는, PMOS 트랜지스터(35)로부터 NMOS 트랜지스터(37)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터 (37)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터 (22b)의 게이트 전위가 하강한다. 이 결과, 제2 출력 트랜지스터(22b)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제2 출력 트랜지스터(22b)가 비동작 상태가 된다.
또 한편에서, 상기 노드 N21에 있어서 전압의 전압 레벨이 상기 기준 전압 Vref의 전압 레벨보다도 높아진 경우를 상정한다. 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(30b)에 있어서 다른쪽의 NMOS 트랜지스터(38)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터(36)로부터 NMOS 트랜지스터(38)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(35)로부터 NMOS 트랜지스터 (37)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(37)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(22b)의 게이트 전위가 상승한다. 이 결과 제2 출력 트랜지스터(22b)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제2 출력 트랜지스터(22b)가 동작 상태가 되고, 상기 노드 N21에 있어서 전압이 상기 기준 전압과 동일하게 될 때까지 상기 노드 N21에 있어서의 전압의 전압 레벨을 하강시키도록 동작한다.
또한, 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(30a)에 있어서 다른쪽의 NMOS 트랜지스터(33)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터 (31)로부터 NMOS 트랜지스터(33)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(30)로부터 NMOS 트랜지스터(32)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(32)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(22a)의 게이트 전위가 상승한다. 이 결과, 제1 출력 트랜지스터 (22a)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제1 출력 트랜지스터(22a)가 비동작 상태가 된다.
또한, 도 3의 실시예에 있어서는 직렬 접속된 3개의 정전압 생성용 저항(3a, 4a, 5a)에 의해 내부 전원 전압 Vint을 분압함으로써, 기준 전압 Vref보다도 낮은 전압값의 출력 전압 Vpr을 생성하도록 하고 있다. 보다 상세히 말하면, 저항값 r1의 정전압 생성용 저항(3a)과 저항값 r2의 정전압 생성용 저항(4a)의 접속점에 대응하는 노드(N21)가 기준 전압 Vref와 거의 동일한 전압으로 되어 있다. 또 한편에서, 저항값 r2의 정전압 생성용 저항(4a)과 저항값 r3의 정전압 생성용 저항(5a)의 접속점에 대응하는 공통 노드 N22로부터 기준 전압 Vref보다도 낮은 출력 전압 Vpr이 취출된다. 바꾸어 말하면, 3개의 정전압 생성용 저항(3a, 4a, 5a)으로 이루어진 조정용 저항에 의해서 공통 노드 N22의 출력 전압 Vpr의 레벨을 시프트하여 노드 N21에 공급하도록 하고 있다.
요약하면, 상기 노드 N21에 있어서의 전압이 기준 전압 Vref보다도 낮은 경우에는 상기 제1 커런트 미러 회로 장착 연산 증폭기(30a) 내의 NMOS 트랜지스터 (32)의 드레인 전위가 하강되고 노드 N22의 출력 전압이 상승시키도록 상기 제1 출력 트랜지스터(22a)가 동작한다.
또 한편에서, 상기 노드 N21에 있어서의 전압이 기준 전압 Vref보다도 높은 경우에는 상기 제2 커런트 미러 회로 장착 연산 증폭기(30b) 내의 NMOS 트랜지스터 (37)의 드레인 전위가 상승하고 노드 N22의 출력 전압이 하강시키도록 상기 제2 출력 트랜지스터(22b)가 동작한다.
여기서, 노드 N21의 전압을 Vg로 한 경우, Vg = Vref이기 때문에, 기준 전압 Vref와 출력 전압 Vpr의 관계는 다음의 수학식 3으로 나타낸다.
바꾸어 말하면, 상기 제2 실시예에서는 제1 커런트 미러 회로 장착 연산 증폭기(30a) 및 제2 커런트 미러 회로 장착 연산 증폭기(30b)는 노드 N21의 전압 Vg와 기준 전압 Vref가 동일하게 되도록 제1 출력 트랜지스터(22a) 및 제2 출력 트랜지스터(22b)를 각각 구동하는 것이 된다. 이 때, 노드 N21의 전압 Vg와, 공통 노드 N22의 정전압 생성용 저항(3a∼5a)을 선정함으로써, 커런트 미러 회로 장착 연산 증폭기가 동작하기 쉬운 기준 전압 Vref를 설정함과 동시에, 기준 전압 Vref보다도 낮은 전압값을 갖는 원하는 출력 전압 Vpr를 정확히 얻을 수 있다.
도 4는 본 발명의 제3 실시예의 구성을 나타내는 회로도이다. 이 제3 실시예에 따른 반도체 집적 회로는 전술한 제2 실시예에 있어서 출력 전압 Vpr의 전압 레벨을 검출할 때에 불감대를 설치하도록 한 것이다.
도 4에 도시한 바와 같이, 제1 연산 증폭기 및 제2 연산 증폭기에 공통의 기준 전압 Vref를 부여하면, 제1 출력 트랜지스터 및 제2 출력 트랜지스터를 관통하는 관통 전류가 흘러 버릴 우려가 발생된다. 이러한 사태에 대처하기 위해서, 도 4에 나타낸 제3 실시예에서는 서로 전압값이 상이한 제1 기준 전압 Vrefl 및 제2 기준 전압 Vref2를 제1 및 제2 연산 증폭기에 각각 공급함으로써, 출력 전압 Vpr의 전압 레벨이 있는 범위에 있는 경우에는, 2개의 출력 트랜지스터의 어느쪽의 동작도 정지하도록 되어 있다. 여기서, 상기의 불감대를 확실하게 설치하기 위해서는, Vref1 Vref2의 관계로 하는 것이 필요하다.
도 4의 실시예에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(40a) 및 제2 커런트 미러 회로 장착 연산 증폭기(40b)의 구성은 전술한 제2 실시예의 커런트 미러 회로 장착 연산 증폭기의 구성과 동일하다. 즉, 본 발명의 제1 연산 증폭기(1)는 입력 전압과 제1 기준 전압 Vrefl의 전위차를 증폭하는 제1 커런트 미러 회로 장착 연산 증폭기(40a)에 의해 구성된다. 또 한편에서, 본 발명의 제2 연산 증폭기(2)는 입력 전압과 제2 기준 전압 Vref2의 전위차를 증폭하는 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 의해 구성된다. 상기 제1 커런트 미러 회로 장착 연산 증폭기(40a) 및 제2 커런트 미러 회로 장착 연산 증폭기(40b)는 동일한 회로 구성을 갖고 있다.
또한, 도 4에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(40a)는 차동 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(42, 43)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(44)와, 한쌍의 NMOS 트랜지스터(42, 43)의 한쪽의 NMOS 트랜지스터(42)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(40, 41)를 구비하고 있다. 또 한편에서, 제2 커런트 미러 회로 장착 연산 증폭기(40b)는 증폭기로서 기능하는 한쌍의 NMOS 트랜지스터(47, 48)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(49)와, 한쌍의 NMOS 트랜지스터(47, 48)의 한쪽의 NMOS 트랜지스터(47)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(45, 46)를 구비하고 있다.
또한, 도 4에 있어서는, 제1 기준 전압 Vref1이 제1 커런트 미러 회로 장착 연산 증폭기(40a)에 있어서 한쌍의 NMOS 트랜지스터(42, 43)의 한쪽의 NMOS 트랜지스터(42)의 게이트에 입력되고, 노드 N21의 전압(예컨대, 전원 전압 Vcc의 1/2 전압)과 제1 기준 전압 Vrefl의 전위차가 증폭된다. 또한, 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(42)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(42, 43)의 한쪽의 트랜지스터(42)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(23a)의 게이트에 접속된다. 이 제1 출력 트랜지스터 (23a)는 도 2에 나타내는 제1 출력 트랜지스터(21a)와 거의 동일한 기능을 갖는다.
또 한편에서, 제2 기준 전압 Vref2가 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 있어서 한쌍의 NMOS 트랜지스터(47, 48)의 한쪽의 NMOS 트랜지스터 (47)의 게이트에 입력되고, 노드 N21의 전압과 제2 기준 전압 Vref2의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(47)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(47, 48)의 한쪽의 트랜지스터(47)의 드레인은 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(23b)의 게이트에 접속된다. 이 제2 출력 트랜지스터(23b)는 도 2에 나타내는 제2 출력 트랜지스터 (21b)와 거의 동일한 기능을 갖는다.
또한, 도 4에 있어서, 제1 출력 트랜지스터(23a)의 소스는 상기 제2 기준 전압 Vref2보다 높은 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터(22a)의 드레인은 공통 노드 N22에 접속된다. 또 한편에서, 제2 출력 트랜지스터(23b)의 소스는 상기 제1 기준 전압 Vrefl보다 낮은 전원 전압 Vss를 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(23b)의 드레인은 공통 노드 N22에 접속된다. 또한, 이 공통 노드 N22는 후술하는 정전압 생성용 저항(4b)을 통해 제1 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽 NMOS 트랜지스터(43)의 게이트 및 제2 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(48)의 게이트에 접속된다. 상기 제1 출력 트랜지스터(23a)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제1 출력 트랜지스터(23a)의 소스로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 후술하는 정전압 생성용 저항(4b)을 통해 공통 노드 N22로부터 NMOS 트랜지스터(43)의 게이트(노드 N21)로 피드백된다. 또 한편에서, 상기 제2 출력 트랜지스터(23b)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제2 출력 트랜지스터(23b)의 소스로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 후술하는 정전압 생성용 저항(4b)을 통해서 공통 노드 N22로부터 NMOS 트랜지스터 (48)의 게이트로 피드백된다.
또한, 도 4에 있어서 노드 N21에 있어서의 전압의 전압 레벨이 제1 기준 전압 Vref1의 전압 레벨보다도 낮게 설정된 경우를 상정한다. 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(40a)에 있어서 다른쪽의 NMOS 트랜지스터(43)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(41)로부터 NMOS 트랜지스터(43)로 공급되는 전류가 감소한다. 제1 커런트 미러 회로 장착 연산 증폭기(40a) 전체를 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(44)에 의해 결정되기 때문에, PMOS 트랜지스터(41)로부터 NMOS 트랜지스터(43)로 공급되는 전류가 감소되었을 때는, PMOS 트랜지스터(40)로부터 NMOS 트랜지스터(42)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(42)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(23a)의 게이트 전위가 하강한다. 이 결과, 제1 출력 트랜지스터(23a)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제1 출력 트랜지스터(23a)가 동작 상태가 되고, 상기 노드 N21에 있어서의 전압이 상기 제1 기준 전압 Vref1과 동일하게 될 때까지 상기 노드 N22에 있어서 증폭기에 있어서의 전압의 전압 레벨을 상승시키도록 동작한다.
또한, 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 있어서 다른쪽의 NMOS 트랜지스터(48)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(46)로부터 NMOS 트랜지스터(48)로 공급되는 전류가 감소한다. 제2 커런트 미러 회로 장착 연산 증폭기(40b)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(49)에 의해 결정되기 때문에, PMOS 트랜지스터(46)로부터 NMOS 트랜지스터(48)로 공급되는 전류가 감소하였을 때는, PMOS 트랜지스터(45)로부터 NMOS 트랜지스터(47)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(47)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(23b)의 게이트 전위가 하강한다. 이 결과, 제2 출력 트랜지스터(23b)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제2 출력 트랜지스터(23b)가 비동작 상태가 된다.
또 한편에서, 상기 노드 N21에 있어서의 전압의 전압 레벨이 제2 기준 전압 Vref2의 전압 레벨보다도 높게 설정된 경우를 상정한다. 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 있어서 다른쪽의 NMOS 트랜지스터(48)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터(46)로부터 NMOS 트랜지스터(48)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(45)로부터 NMOS 트랜지스터(47)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(47)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(23b)의 게이트 전위가 상승한다. 이 결과, 제2 출력 트랜지스터(23b)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제2 출력 트랜지스터(23b)가 동작 상태가 되고, 상기 노드 N21에 있어서 전압이 상기 제2 기준 전압 Vref2와 같게 될 때까지 상기 노드 N22에 있어서 전압의 출력 전압의 전압 레벨을 하강시키도록 동작한다.
또한, 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(40a)에 있어서의 다른쪽의 NMOS 트랜지스터(43)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터(41)로부터 NMOS 트랜지스터(43)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(40)로부터 NMOS 트랜지스터(42)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(42)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(23a)의 게이트 전위가 상승한다. 이 결과, 제1 출력 트랜지스터(23a)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제1 출력 트랜지스터(23a)가 비동작 상태가 된다.
또한, 도 4의 실시예에 있어서는 직렬 접속된 3개의 정전압 생성용 저항(3b, 4b, 5b)에 의해 내부 전원 전압 Vint을 분압함으로써, 제1 기준 전압 Vref1보다도 낮은 전압값의 출력 전압 Vpr을 생성하도록 하고 있다. 이들 정전압 생성용 저항(3b, 4b, 5b)은 전술한 도 3의 정전압 생성용 저항(3a, 4a, 5a)과 거의 동일한 기능을 갖는다. 보다 상세히 말하면, 정전압 생성용 저항(3b)과 정전압 생성용 저항(4b)의 접속점에 대응하는 노드 N21의 전압은 제1 기준 전압 Vref1과 제2 기준 전압 Vref2의 사이의 전압값을 갖는 전압이 된다. 또 한편에서, 정전압 생성용 저항(4b)과 정전압 생성용 저항(5b)의 접속점에 대응하는 공통 노드(N22)로부터 상기의 전압값을 갖는 전압보다도 낮은 출력 전압 Vpr이 취출된다.
요약하면, 상기 노드 N21에 있어서 전압이 제1 기준 전압 Vref1보다도 낮은 경우에는 상기 제1 커런트 미러 회로 장착 연산 증폭기(40a)내의 NMOS 트랜지스터(42)의 드레인 전위가 하강하고 노드 N22의 출력 전압이 상승시키도록 상기 제1 출력 트랜지스터(23a)가 동작한다.
또 한편에서, 상기 노드 N21에 있어서 전압이 제2 기준 전압 Vref2보다도 높은 경우에는 상기 제2 커런트 미러 회로 장착 연산 증폭기(40b)내의 NMOS 트랜지스터(47)의 드레인 전위가 상승하고 노드 N22의 출력 전압이 하강시키도록 상기 제2 출력 트랜지스터(23b)가 동작한다.
전술한 바와 같이, 상기 제1 커런트 미러 회로 장착 연산 증폭기(40a) 및 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 의해 검출된 전압 레벨이 제1 기준 전압 Vref1과 제2 기준 전압 Vref2의 사이에 있는 경우에는 불감대가 되어 2개의 출력 트랜지스터의 어느쪽의 동작도 정지하게 된다.
도 5는 도 4의 실시예의 구성에 사용되는 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 5에 나타내는 기준 전압 발생 회로에서는 직렬 접속된 3개의 기준 전압 생성용 저항(분할 저항)(6, 7, 8)에 의해 내부 전원 전압 Vint을 분압함으로써, Vref1Vref2의 관계가 언제나 보증되는 것과 동일한 제1 기준 전압 Vref1 및 제1 기준 전압 Vref2를 생성하도록 하고 있다. 보다 상세히 말하면, 가장 높은 전압 레벨의 위치에 있는 기준 전압 생성용 저항(6)과 기준 전압 생성용 저항(7)의 접속점에서 제2 기준 전압 Vref2가 확실하게 취출된다. 또 한편에서, 가장 낮은 전압 레벨의 위치에 있는 기준 전압 생성용 저항(8)과 기준 전압 생성용 저항(7)의 접속점에서, 제2 기준 전압 Vref2보다도 낮은 제1 기준 전압 Vref1이 확실하게 취출된다. 또한, 이들 기준 전압 생성용 저항(6∼8)을 동일한 재료(예컨대, 확산 저항과 폴리실리콘 등)에 의해 제작하면, 내부 전원 전압 Vint에 대하여, 온도나 제조상의 격차에 관계없고, 일정한 비율로 제1 기준 전압 Vref1 및 제2 기준 전압 Vref2를 생성하는 것이 가능하게 된다.
도 6은 본 발명의 제4 실시예의 구성을 나타내는 회로도이다. 이 제4 실시예에서는 본 발명의 연산 증폭기를 전술한 도 2 내지 도 4의 커런트 미러 회로 장착 연산 증폭기와는 상이한 종류의 연산 증폭기에 의해 실현하고 있다.
도 6에 나타내는 제4 실시예에 있어서도, 도 5에 나타내는 기준 전압 발생 회로와 같이, 직렬 접속된 3개의 기준 전압 생성용 저항(6a, 7a, 8a)에 의해 내부 전원 전압 Vint를 분압함으로써, Vrefl〈 Vref2의 관계가 언제나 보증되는 제1 기준 전압 Vref1 및 제1 기준 전압 Vref2를 생성하도록 하고 있다. 이들 기준 전압 생성용 저항(6a, 7a, 8a)은 도 5에 나타내는 기준 전압 생성용 저항(6, 7, 8)과 거의 동일한 기능을 갖는다.
도 6의 실시예에 있어서, 본 발명의 제1 및 제2 연산 증폭기는 각각 입력 전압과 제1 기준 전압 Vrefl의 전위차를 증폭하는 제1 커런트 미러 회로 장착 연산 증폭기(50a), 및 입력 전압과 제2 기준 전압 Vref2의 전위차를 증폭하는 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 의해서 실현된다. 단지, 이들 제1 커런트 미러 회로 장착 연산 증폭기(50a) 및 제2 커런트 미러 회로 장착 연산 증폭기(50b)의 구성은 전술한 도 2 내지 도 4의 커런트 미러 회로 장착 연산 증폭기와는 상이하다.
또한, 제1 커런트 미러 회로 장착 연산 증폭기(50a)는 차동 증폭기로서 기능하고, 또한 커런트 미러 접속 형식으로 접속되는 한쌍의 NMOS 트랜지스터(52, 53)를 구비하고 있다. 이들 NMOS 트랜지스터(52, 53)는 각각 PMOS 트랜지스터(50, 51)를 통해서 제2 기준 전압 Vref2보다도 높은 전원 전압 Vcc를 갖는 제1 전원에 접속된다. 또 한편에서, 제2 커런트 미러 회로 장착 연산 증폭기(50b)는 차동 증폭기로서 기능하고, 또한 커런트 미러 접속 형식으로 접속되는 한쌍의 NMOS 트랜지스터(56, 57)를 구비하고 있다. 이들 NMOS 트랜지스터(56, 57)는 각각 PMOS 트랜지스터(54, 55)를 통해 전원 전압 Vcc를 갖는 제1 전원에 접속된다.
또한, 도 6에 있어서는, 제1 기준 전압 Vrefl이 제1 커런트 미러 회로 장착 연산 증폭기(50a)에 있어서 한쌍의 NMOS 트랜지스터(52, 53)의 한쪽의 NMOS 트랜지스터(52)의 소스에 입력되고, 출력 전압 Vpr(예컨대, 전원 전압 Vcc의 1/2 전압)과 제1 기준 전압 Vrefl의 전위차가 증폭된다. 또한, 이렇게 하여 증폭된 전압이, 한쪽의 NMOS 트랜지스터(52)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(52, 53)의 한쪽의 트랜지스터(52)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(24a)의 게이트에 접속된다. 이 제1 출력 트랜지스터 (24a)는 도 2에 나타내는 제1 출력 트랜지스터(21a)와 거의 동일한 기능을 갖는다.
또 한편에서, 제2 기준 전압 Vref2가 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 있어서 한쌍의 NMOS 트랜지스터(56, 57)의 한쪽의 NMOS 트랜지스터 (56)의 게이트에 입력되고, 출력 전압 Vpr과 제2 기준 전압 Vref2의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(57)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(56, 57)의 한쪽의 트랜지스터(56)의 드레인은 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(24b)의 게이트에 접속된다. 이 제2 출력 트랜지스터(24b)는 도 2에 나타내는 제2 출력 트랜지스터(21b)와 거의 동일한 기능을 갖는다.
또한, 도 6에 있어서, 제1 출력 트랜지스터(24a)의 소스는 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터(24a)의 드레인은 공통 노드에 접속된다. 또 한편에서, 제2 출력 트랜지스터(24b)의 소스는 전원 전압 Vss를 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(24b)의 드레인은 공통 노드에 접속된다. 또한, 이 공통 노드는 제1 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(53)의 소스 및 제2 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(57)의 소스에 접속된다. 상기 제1 출력 트랜지스터 (24a)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제1 출력 트랜지스터(24a)의 드레인으로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 NMOS 트랜지스터(53)의 소스로 피드백된다. 또 한편에서, 상기 제2 출력 트랜지스터(24b)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제2 출력 트랜지스터(24b)의 드레인으로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 NMOS 트랜지스터(57)의 소스로 피드백된다.
또한, 도 6에 있어서, 상기 출력 전압 Vpr의 전압 레벨이 제1 기준 전압 Vref1의 전압 레벨보다도 낮게 설정된 경우를 상정한다. 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(50a)에 있어서 다른쪽의 NMOS 트랜지스터(53)의 소스 전위가 하강하여 게이트 소스 사이의 전압이 크게 되기 때문에, PMOS 트랜지스터(51)로부터 NMOS 트랜지스터(53)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(53)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(24a)의 게이트 전위가 하강한다. 이 결과, 제1 출력 트랜지스터(24a)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제1 출력 트랜지스터(24a)가 동작 상태가 되고, 상기 출력 전압의 전압 레벨을 상승시키도록 동작한다.
또한, 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 있어서의 다른쪽의 NMOS 트랜지스터(57)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터 (55)로부터 NMOS 트랜지스터(57)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(57)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(24b)의 게이트 전위가 하강한다. 이 결과, 제2 출력 트랜지스터(23b)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제2 출력 트랜지스터 (24b)가 비동작 상태가 된다.
또 한편에서, 상기 출력 전압 Vpr의 전압 레벨이 제2 기준 전압 Vref2의 전압 레벨보다도 높아진 경우를 상정한다. 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 있어서 다른쪽의 NMOS 트랜지스터(57)의 소스 전위가 상승하고 게이트 소스 사이의 전압이 작아지기 때문에, PMOS 트랜지스터(55)로부터 NMOS 트랜지스터(57)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(57)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(24b)의 게이트 전위가 상승한다. 이 결과, 제2 출력 트랜지스터(24b)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제2 출력 트랜지스터(24b)가 동작 상태가 되어 상기 출력 전압의 전압 레벨을 하강시키도록 동작한다.
또한, 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(50a)에 있어서 다른쪽의 NMOS 트랜지스터(53)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(51)로부터 NMOS 트랜지스터(53)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(53)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(24a)의 게이트 전위가 상승한다. 이 결과, 제1 출력 트랜지스터(24a)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제1 출력 트랜지스터 (24a)가 비동작 상태가 된다.
요약하면, 상기 제1 커런트 미러 회로 장착 연산 증폭기(40a) 및 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 의해 검출된 전압 레벨이 제1 기준 전압 Vref1보다도 낮은 경우에는 상기 제1 커런트 미러 회로 장착 연산 증폭기(50a)내의 NMOS 트랜지스터(53)의 드레인 전위가 하강하고 출력 전압이 상승시키도록 상기 제1 출력 트랜지스터(24a)가 동작한다.
또 한편에서, 상기 제1 커런트 미러 회로 장착 연산 증폭기(40a) 및 제2 커런트 미러 회로 장착 연산 증폭기(40b)에 의해 검출된 전압 레벨이 제2 기준 전압 Vref2보다도 높은 경우에는 상기 제2 커런트 미러 회로 장착 연산 증폭기(50b)내의 NMOS 트랜지스터(57)의 드레인 전위가 상승하고 출력 전압이 하강시키도록 상기 제2 출력 트랜지스터(24b)가 동작한다.
상기 제4 실시예에 있어서도, 전술한 제3 실시예의 경우와 같이, 상기 제1 커런트 미러 회로 장착 연산 증폭기(50a) 및 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 의해 검출된 전압 레벨이 제1 기준 전압 Vref1과 제2 기준 전압 Vref2의 사이에 있는 경우에는, 불감대가 되어 2개의 출력 트랜지스터의 어느쪽의 동작도 정지하게 된다.
도 7은 본 발명의 제5 실시예의 구성을 나타내는 회로도이다. 이 제5 실시예에 따른 반도체 집적 회로는 도 6에 나타내는 제4 실시예에 관통 전류 방지용 다이오드(25c)를 추가한 것이다. 이 관통 전류 방지용 다이오드(25c) 이외의 회로 구성은 도 6의 제4 실시예의 회로 구성과 동일하기 때문에, 여기서는, 관통 전류 방지용 다이오드(25c) 이외의 커런트 미러 회로 장착 연산 증폭기 및 출력 트랜지스터의 상세한 구성을 두번 설명하는 것은 생략한다.
일반적으로, NMOS 트랜지스터의 드레인 전위가 “H” 레벨로 되어 있는 경우, 이 드레인 전위는 거의 전원 전압 Vcc의 전압 레벨과 거의 같게 된다. 이것에 대하여, NMOS 트랜지스터의 드레인 전위가 “L” 레벨로 되어 있는 경우, 이 드레인 전위는 출력 전압 Vpr보다 조금 높은 레벨이 된다.
또 한편에서, PMOS 트랜지스터의 드레인 전위가 “H” 레벨로 되어 있는 경우, 이 드레인 전위는 전원 전압 Vcc의 전압 레벨보다 조금 낮은 레벨이 된다. 이것에 대하여, PMOS 트랜지스터의 드레인 전위가 “L” 레벨인 경우, 이 출력측의 “L” 레벨은 접지 레벨(0V)과 거의 같게 된다.
보다 구체적으로 말하면, 도 7에 있어서 제2 커런트 미러 회로 장착 연산 증폭기(50b)에 있어서 NMOS 트랜지스터(57)가 비동작 상태가 된 경우라도, 이 NMOS 트랜지스터(57)의 드레인 레벨이 출력 전압 Vpr보다도 조금 높게 되어 있다. 이 때문에, 제2 커런트 미러 회로 장착 연산 증폭기(50b)의 출력측에 있어서 NMOS 트랜지스터(57)의 드레인에 접속된 제2 출력 트랜지스터(24b)의 입력측의 게이트 전위가 충분히 하강되지 않게 된다. 이 결과, 제1 출력 트랜지스터(24b)의 게이트 소스 사이의 전압이 임계치 전압보다 작아지지 않고, 상기 제2 출력 트랜지스터 (24b)가 동작 상태로부터 비동작 상태로 되지 않은 경우가 발생된다. 이것에 의해서, 상기 제1 출력 트랜지스터(24a)가 동작 상태가 되어 있을 때에, 전원 전압 Vcc의 제1 전원으로부터 제1 출력 트랜지스터(24a) 및 제2 출력 트랜지스터(24b)를 통과하여 전원 전압 Vss의 제1 전원을 향해서 관통 전류가 흐른다고 하는 문제점이 발생된다.
도 7의 제5 실시예는, 이러한 부적당한 사태에 대처하기 위해서 구성한 것으로, 제2 출력 트랜지스터(24b)와 제2 전원의 사이에 관통 전류 방지용 다이오드 (25c)를 삽입하도록 한 것이다. 이렇게 하면, 관통 전류 방지용 다이오드(25c)에 의해서 제1 출력 트랜지스터(24b)의 소스 전위를 접지 레벨로부터 조금 높게 할 수 있기 때문에, 제1 출력 트랜지스터(24b)의 게이트 전위가 접지 레벨로부터 조금 높게 되어 있는 경우라도, 제1 출력 트랜지스터(24b)의 게이트 소스 사이의 전압이 실질적으로 임계치 전압보다 작아지기 때문에, 제2 출력 트랜지스터(24b)를 확실하게 비동작 상태로 하는 것이 가능하게 된다.
이 결과, PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(24a)가 동작 상태일 때에 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(24b)도 동작 상태가 되고, 제1 전원으로부터 제1 출력 트랜지스터(24a) 및 제2 출력 트랜지스터 (24b)를 통과하여 제2 전원으로 관통 전류가 흐르는 것을 방지하는 것이 가능하게 된다.
도 8은, 본 발명의 제6 실시예의 구성을 나타내는 회로도이다. 이 제6 실시예에서는, NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)의 게이트에, 제2 커런트 미러 회로 장착 연산 증폭기(70b)내의 PMOS 트랜지스터(77)의 드레인을 접속하도록 하고 있다. 전술한 바와 같이, PMOS 트랜지스터가 비동작 상태가 되어 그 드레인이 “L ” 레벨인 경우, 이 “L ” 레벨은 접지 레벨과 거의 같게 된다. 따라서, 전술한 바와 같은 회로 구성에 의하면, NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)가 비동작 상태가 될 때에, 상기 제2 출력 트랜지스터(26b)의 게이트 전위가 접지 레벨과 거의 같게 된다. 그러므로, 제1 출력 트랜지스터(24b)의 게이트 소스 사이의 전압이 임계치 전압보다 작게 되어 상기 제2 출력 트랜지스터 (26b)가 확실하게 비동작 상태가 된다.
이 결과, PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(26a)가 동작 상태일 때에 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)는 비동작 상태가 되고, 제1 전원으로부터 제1 출력 트랜지스터(26a) 및 제2 출력 트랜지스터 (26b)를 통과하여 제2 전원으로 관통 전류가 흐르는 것을 확실하게 방지할 수가 있다.
이어서, 도 8의 실시예에 있어서의 제1 커런트 미러 회로 장착 연산 증폭기(70a) 및 제2 커런트 미러 회로 장착 연산 증폭기(70b)나, 그 밖의 관련된 회로 구성을 상세히 설명한다.
도 8의 실시예에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(70a)의 구성은 전술한 제3 실시예의 커런트 미러 회로 장착 연산 증폭기의 구성과 동일하다. 단, 제2 커런트 미러 회로 장착 연산 증폭기(70b)는 전술한 제3 실시예의 경우와 상이하고, 차동 증폭기로서 기능하는 한쌍의 트랜지스터로서 NMOS 트랜지스터의 대신에 PMOS 트랜지스터를 이용하고 있다.
또한, 도 8에 있어서, 제1 커런트 미러 회로 장착 연산 증폭기(70a)는 차동 증폭기로서 기능하는 한쌍의 PMOS 트랜지스터(72, 73)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 NMOS 트랜지스터(74)와, 한쌍의 NMOS 트랜지스터(72, 73)의 한쪽의 NMOS 트랜지스터(72)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 PMOS 트랜지스터(70, 71)를 구비하고 있다. 또 한편에서, 제2 커런트 미러 회로 장착 연산 증폭기(70b)는 차동 증폭기로서 기능하는 한쌍의 PMOS 트랜지스터(77, 78)와, 커런트 미러 회로 장착 연산 증폭기 전체의 전류원으로서 기능하는 PMOS 트랜지스터(79)와, 한쌍의 PMOS 트랜지스터(77, 78)의 한쪽의 PMOS 트랜지스터(77)에 흐르는 전류를 조정하기 위한 커런트 미러 접속 형식의 2개의 NMOS 트랜지스터(75, 76)를 구비하고 있다.
또한, 도 8에 있어서, 제1 기준 전압 Vref1이 제1 커런트 미러 회로 장착 연산 증폭기(70a)에 있어서 한쌍의 NMOS 트랜지스터(72, 73)의 한쪽의 NMOS 트랜지스터(72)의 게이트에 입력되고, 노드 N21에 있어서 전압과 제1 기준 전압 Vref1의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 NMOS 트랜지스터(72)의 드레인으로부터 출력된다. 또한, 한쌍의 NMOS 트랜지스터(72, 73)의 한쪽의 NMOS 트랜지스터(72)의 드레인은 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터 (26a)의 게이트에 접속된다.
또 한편에서, 제2 기준 전압 Vref2가 제2 커런트 미러 회로 장착 연산 증폭기(70b)에 있어서 한쌍의 PMOS 트랜지스터(77, 78)의 한쪽의 PMOS 트랜지스터 (77)의 게이트에 입력되고, 노드 N21에 있어서 전압과 제2 기준 전압 Vref2의 전위차가 증폭된다. 이렇게 하여 증폭된 전압이 한쪽의 PMOS 트랜지스터(77)의 드레인으로부터 출력된다. 또한, 한쌍의 PMOS 트랜지스터(77, 78)의 한쪽의 PMOS 트랜지스터 (77)의 드레인은 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)의 게이트에 접속된다.
또한, 도 8에 있어서, 제1 출력 트랜지스터(26a)의 소스는 상기 제2 기준 전압 Vref2보다 높은 전원 전압 Vcc를 갖는 제1 전원에 접속되고, 제1 출력 트랜지스터(26a)의 드레인은 공통 노드 N22에 접속된다. 또 한편에서, 제2 출력 트랜지스터(26b)의 소스는 상기 제1 기준 전압 Vrefl보다 낮은 전원 전압 Vss를 갖는 제2 전원에 접속되고, 제2 출력 트랜지스터(26b)의 드레인은 공통 노드 N22에 접속된다. 또한, 이 공통 노드 N22는 정전압 생성용 저항(4c, 4d)을 통해서 제1 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 NMOS 트랜지스터(73)의 게이트 및 제2 커런트 미러 회로 장착 연산 증폭기 내의 다른쪽의 PMOS 트랜지스터(78)의 게이트에 접속된다. 상기 제1 출력 트랜지스터(26a)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제1 출력 트랜지스터(26a)의 드레인으로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 공통 노드 N22로부터 정전압 생성용 저항(4d, 4c)을 통해서 NMOS 트랜지스터(73)의 게이트(노드 N21)로 피드백된다. 또 한편에서, 상기 제2 출력 트랜지스터(26b)의 게이트에 입력되는 전압의 전압 레벨에 따라서 제2 출력 트랜지스터(26b)의 드레인으로부터 출력 전압 Vpr이 출력된다. 이 출력 전압 Vpr은 공통 노드 N22으로부터 정전압 생성용 저항(4d, 4c)을 통해서 PMOS 트랜지스터(78)의 게이트로 피드백된다.
또한, 도 8에 있어서, 상기 노드 N21에 있어서 전압의 전압 레벨이 제1 기준 전압 Vref1의 전압 레벨보다도 낮게 설정된 경우를 상정한다. 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(70a)에 있어서 다른쪽의 NMOS 트랜지스터(73)의 게이트 소스 사이의 전압이 작게 되어 PMOS 트랜지스터(71)로부터 NMOS 트랜지스터(73)로 공급되는 전류가 감소한다. 제1 커런트 미러 회로 장착 연산 증폭기(70a)의 전체에 흐르는 전류는 전류원으로서 기능하는 NMOS 트랜지스터(74)에 의해 결정되기 때문에, PMOS 트랜지스터(71)로부터 NMOS 트랜지스터(73)로 공급되는 전류가 감소하였을 때는, PMOS 트랜지스터(70)로부터 NMOS 트랜지스터(72)로 공급되는 전류가 증가한다. 이 때문에, NMOS 트랜지스터(72)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(26a)의 게이트 전위가 하강한다. 이 결과, 제1 출력 트랜지스터(26a)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제1 출력 트랜지스터(26a)가 동작 상태가 되고, 상기 출력 전압 Vpr의 전압 레벨을 상승시키도록 동작한다.
또한, 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(70b)에 있어서 다른쪽의 PMOS 트랜지스터(78)의 게이트 소스 사이의 전압이 크게 되어 NMOS 트랜지스터(76)로부터 PMOS 트랜지스터(78)로 공급되는 전류가 증가한다. 이것에 의해서, NMOS 트랜지스터(75)로부터 PMOS 트랜지스터(77)로 공급되는 전류가 감소한다. 이 때문에, PMOS 트랜지스터(77)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)의 게이트 전위가 하강한다. 이 결과, 제2 출력 트랜지스터(26b)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제2 출력 트랜지스터(26b)가 비동작 상태가 된다. 전술한 바와 같이, 여기서는, NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)의 게이트에 PMOS 트랜지스터 (77)의 드레인을 접속하고 있기 때문에, 제2 출력 트랜지스터(26b)를 확실하게 비동작 상태로 하는 것이 가능하게 된다.
또 한편에서, 상기 노드 N21에 있어서 전압의 전압 레벨이 제2 기준 전압 Vref2의 전압 레벨보다도 높게 설정된 경우를 상정한다. 이 경우, 제2 커런트 미러 회로 장착 연산 증폭기(70b)에 있어서 다른쪽의 PMOS 트랜지스터(78)의 게이트 소스 사이의 전압이 작게 되어 NMOS 트랜지스터(76)로부터 PMOS 트랜지스터(78)로 공급되는 전류가 감소한다. 이것에 의해서, NMOS 트랜지스터(75)로부터 PMOS 트랜지스터(77)로 공급되는 전류가 증가한다. 이 때문에, PMOS 트랜지스터(77)의 드레인 전위, 즉 NMOS 트랜지스터로 이루어진 제2 출력 트랜지스터(26b)의 게이트 전위가 상승한다. 이 결과, 제2 출력 트랜지스터(26b)의 게이트 소스 사이의 전압이 임계치 전압보다도 크게 되어 제2 출력 트랜지스터(26b)가 동작 상태가 되어 상기 출력 전압 Vpr의 전압 레벨을 하강시키도록 동작한다.
또한, 이 경우, 제1 커런트 미러 회로 장착 연산 증폭기(70a)에 있어서 다른쪽의 NMOS 트랜지스터(73)의 게이트 소스 사이의 전압이 크게 되어 PMOS 트랜지스터 (71)로부터 NMOS 트랜지스터(73)로 공급되는 전류가 증가한다. 이것에 의해서, PMOS 트랜지스터(70)로부터 NMOS 트랜지스터(72)로 공급되는 전류가 감소한다. 이 때문에, NMOS 트랜지스터(72)의 드레인 전위, 즉 PMOS 트랜지스터로 이루어진 제1 출력 트랜지스터(23a)의 게이트 전위가 상승한다. 이 결과, 제1 출력 트랜지스터(26a)의 게이트 소스 사이의 전압이 임계치 전압보다도 작게 되어 제1 출력 트랜지스터(26a)가 비동작 상태가 된다.
또한, 도 8에 있어서, 직렬로 접속된 5개의 기준 전압 생성용 저항(6c, 6d, 7c, 8c, 8d)에 의해 내부 전원 전압 Vint를 분압함으로써, Vref1 Vref2의 관계가 언제나 보증되는 것과 동일한 제1 기준 전압 Vref1 및 제1 기준 전압 Vref2를 생성하도록 하고 있다. 보다 상세히 말하면 기준 전압 생성용 저항(6d)과 기준 전압 생성용 저항(7c)의 접속점에서 제2 기준 전압 Vref2가 확실하게 취출된다. 또 한편에서, 보다 낮은 전압 레벨의 위치에 있는 기준 전압 생성용 저항(7c)과 기준 전압 생성용 저항(8c)의 접속점에서, 제2 기준 전압 Vref2보다도 낮은 제1 기준 전압 Vref1이 확실하게 취출된다.
또한, 도 8에 있어서, 직렬로 접속된 4개의 정전압 생성용 저항(3c, 4c, 4d, 5c)에 의해 내부 전원 전압 Vint를 분압함으로써, 제1 기준 전압 Vrefl보다도 낮은 전압값의 출력 전압 Vpr를 생성하도록 하고 있다. 이들 정전압 생성용 저항 (3c∼5c)은 전술한 도 4의 정전압 생성용 저항(3b, 4b, 5b)와 거의 동일한 기능을 갖는다. 여기서는, 정전압 생성용 저항(4d)과 정전압 생성용 저항(5c)의 접속점에 대응하는 공통 노드 N22로부터 제1 기준 전압 Vref1보다도 낮은 출력 전압 Vpr이 취출된다.
요약하면, 상기 제1 커런트 미러 회로 장착 연산 증폭기(70a) 및 제2 커런트 미러 회로 장착 연산 증폭기(70b)에 의해 검출된 전압 레벨이 제1 기준 전압 Vref1보다도 낮은 경우에는 상기 제1 커런트 미러 회로 장착 연산 증폭기(70a) 내의 NMOS 트랜지스터(72)의 드레인 전위가 하강하고 노드 N22의 출력 전압이 상승시키도록 상기 제1 출력 트랜지스터(26a)가 동작한다.
또 한쪽에서, 상기 제1 커런트 미러 회로 장착 연산 증폭기(70a) 및 제2 커런트 미러 회로 장착 연산 증폭기(70b)에 의해 검출된 전압 레벨이 제2 기준 전압 Vref2보다도 높은 경우에는, 상기 제2 커런트 미러 회로 장착 연산 증폭기(70b) 내의 PMOS 트랜지스터(77)의 드레인 전위가 상승하고 노드 N22의 출력 전압이 하강시키도록 상기 제2 출력 트랜지스터(26b)가 동작한다.
상기 제6 실시예에 있어서도, 전술한 제3 및 제4 실시예와 같이, 제1 출력 트랜지스터(26a) 및 제2 출력 트랜지스터(26b)에 의해 각각 검출된 전압 레벨이 제1 기준 전압 Vref1과 제2 기준 전압 Vref2의 사이에 있는 경우에는, 불감대가 되어 2개의 출력 트랜지스터의 어느 쪽의 동작도 정지하게 된다.
이상 설명한 바와 같이, 본 발명의 반도체 집적 회로에 의하면, 첫번째로, 입력측의 전압과 기준 전압과의 전위차를 한쌍의 연산 증폭기에 의해 증폭하여 얻어지는 전압의 전압 레벨에 따라서 출력 트랜지스터의 온·오프 동작을 행하고, 이 출력 트랜지스터의 출력 전압을 상기 연산 증폭기의 입력측으로 피드백할 목적으로 하는 전압을 정확하게 생성하도록 하고 있기 때문에, 트랜지스터의 게이트 소스 사이의 임계치 전압의 영향이 종래보다도 작아지고, 전원 전압이 낮게 설정된 경우라도 전원 전압의 1/2 전압 등의 정전압을 안정되게 생성하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 두번째로, 한쌍의 연산 증폭기를 커런트 미러 회로 장착 연산 증폭기에 의해 실현하고, 이들 커런트 미러 회로 장착 증폭기에 의해 출력 트랜지스터를 구동하도록 하고 있기 때문에, 간단한 회로 구성에 의해 저전압 동작 환경하에서 출력 트랜지스터의 구동 능력을 충분히 발휘할 수 있기 때문에, 전원 전압의 1/2 전압 등의 정전압을 안정되게 생성하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 세번째로, 커런트 미러 회로 장착 연산 증폭기가 동작하기 쉬운 기준 전압을 사용하여 커런트 미러 회로 장착 연산 증폭기를 동작시키고, 기준 전압보다 낮은 원하는 출력 전압을 생성하도록 하고 있기 때문에, 전원 전압이 극히 낮은 경우라도 커런트 미러 회로 장착 연산 증폭기를 안정되게 동작시켜서 비교적 낮은 전압값의 정전압을 정확하게 생성하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 네번째로, 한쌍의 연산 증폭기에 전압값이 다른 기준 전압을 각각 입력하여 출력 전압의 검출에 불감대를 설치하도록 하고 있기 때문에, 출력 트랜지스터에 관통 전류가 흐르는 것이 방지되고, 전원 전압의 1/2 전압 등의 정전압을 생성하는 회로의 안정 동작이 보증된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 다섯번째로, 분할 저항을 이용하여 전원 전압을 분압함으로써 2개의 기준 전압을 생성하고, 한쪽의 기준 전압의 전압값을 다른쪽의 기준 전압의 전압값보다 항상 작게 설정하도록 하고 있기 때문에, 온도나 제조상의 불균형에 관계없게 출력 전압의 검출에 불감대를 설치할 수 있게 되어, 전원 전압의 1/2 전압 등의 정전압을 생성하는 회로의 안정 동작이 보증된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 여섯번째로, NMOS 트랜지스터로 이루어진 한쪽의 출력 트랜지스터와 전원의 사이에 다이오드를 삽입함에 따라, 상기 출력 트랜지스터를 확실하게 비동작 상태로 할 수 있기 때문에, 2개의 출력 트랜지스터 사이에 관통 전류가 흐르는 것을 확실하게 방지하여 전원 전압의 1/2 전압 등의 정전압을 생성하는 회로를 안정되게 동작시키는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적 회로에 의하면, 일곱번째로, NMOS 트랜지스터로 이루어진 한쪽의 출력 트랜지스터의 입력 단자에 커런트 미러 회로 장착 연산 증폭기 내의 PMOS 트랜지스터의 출력 단자를 접속하고 있기 때문에, 상기 출력 트랜지스터를 확실하게 비동작 상태로 할 수 있기 때문에, 2개의 출력 트랜지스터 사이에 관통 전류가 흐르는 것을 확실하게 방지하여 전원 전압의 1/2 전압 등의 정전압을 생성하는 회로를 안정되게 동작시키는 것이 가능하게 된다.

Claims (17)

  1. 소정의 출력 전압을 생성하는 반도체 집적 회로에 있어서,
    입력 단자에 인가되는 전압과 적어도 하나의 기준 전압의 차를 검출하는 제1 연산 증폭기 및 제2 연산 증폭기와;
    상기 제1 연산 증폭기 및 제2 연산 증폭기로부터 출력되는 전압의 전압 레벨에 따라서 온·오프 동작하는 제1 트랜지스터 및 제2 트랜지스터를 구비하고,
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 상이한 도전형 트랜지스터(예컨대, PMOS 트랜지스터 및 NMOS 트랜지스터)이며,
    상기 제1 연산 증폭기는 상기 입력 단자로 상기 출력 전압을 수신하여 상기 출력 전압의 전압 레벨이 상기 적어도 하나의 기준 전압보다도 낮게 되었을 때에, 상기 제1 트랜지스터를 동작시켜서 상기 출력 전압의 전압 레벨을 상승시키도록 제어하고,
    상기 제2 연산 증폭기는 상기 입력 단자로 상기 출력 전압을 수신하여 상기 출력 전압의 전압 레벨이 상기 적어도 하나의 기준 전압보다도 높게 되었을 때에, 상기 제2 트랜지스터를 동작시켜서 상기 출력 전압의 전압 레벨을 하강시키도록 제어하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제1 연산 증폭기 및 제2 연산 증폭기는 제1 커런트 미러 회로 및 제2 커런트 미러 회로를 각각 포함함과 동시에, 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각은 차동 증폭기로서 기능하는 한쌍의 트랜지스터에 각각 접속되고,
    상기 기준 전압은 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각에서 상기 한쌍의 트랜지스터의 한쪽의 트랜지스터의 게이트에 입력되고, 상기 출력 전압은 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 입력되며, 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각의 출력 단자에서 상기 전압은 상기 한쌍의 트랜지스터의 한쪽의 트랜지스터의 드레인으로부터 출력되고,
    상기 제1 트랜지스터의 게이트는 상기 제1 연산 증폭기의 상기 출력 단자에 접속되며, 상기 제1 트랜지스터의 소스 및 드레인은 각각 상기 기준 전압보다 높은 전압값을 갖는 제1 전원 및 공통 노드에 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제2 연산 증폭기의 상기 출력 단자에 접속되며, 상기 제2 트랜지스터의 드레인 및 소스는 각각 상기 공통 노드 및 상기 기준 전압보다 낮은 전압값을 갖는 제2 전원에 접속되고,
    상기 공통 노드는 상기 소정의 출력 전압을 출력하고, 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각에서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 반도체 집적 회로는 상기 출력 전압의 레벨을 시프트하는 조정용 저항을 추가로 구비하고,
    상기 공통 노드는 상기 조정용 저항을 통해서 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각에서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서, 상기 기준 전압은 전압값이 서로 상이한 제1 기준 전압 및 제2 기준 전압으로 이루어지고, 상기 제1 기준 전압은 상기 제1 연산 증폭기의 상기 한쌍의 트랜지스터의 한쪽에 입력되며, 상기 제2 기준 전압은 상기 제2 연산 증폭기의 상기 한쌍의 트랜지스터의 한쪽에 입력되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 반도체 집적 회로는 상기 출력 전압의 레벨을 시프트하는 조정용 저항을 추가로 구비하고,
    상기 공통 노드는 상기 조정용 저항을 통해서 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각에서 상기 한쌍의 트랜지스터의 다른쪽 트랜지스터의 게이트에 접속되며, 상기 제1 기준 전압의 전압값은 상기 제2 기준 전압의 전압값보다도 항상 낮게 설정되는 것을 특징으로 하는 반도체 집적 회로.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 연산 증폭기 및 제2 연산 증폭기의 각각에서 상기 한쌍의 트랜지스터는 모두 제1 도전형 트랜지스터에 의해 구성되고,
    상기 제1 트랜지스터는 제2 도전형 트랜지스터에 의해 구성되며, 상기 제2 트랜지스터는 제1 도전형 트랜지스터에 의해 구성되는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제2 트랜지스터와 상기 제2 전원의 사이에 관통 전류 방지용 다이오드를 삽입하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 연산 증폭기에서 상기 한쌍의 트랜지스터는 모두 제1 도전형 트랜지스터에 의해 구성되고, 상기 제2 연산 증폭기에서 상기 한쌍의 트랜지스터는 모두 제2 도전형 트랜지스터에 의해 구성되며,
    상기 제1 트랜지스터는 제2 도전형 트랜지스터에 의해 구성되고, 상기 제2 트랜지스터는 제1 도전형 트랜지스터에 의해 구성되고,
    상기 제1 트랜지스터가 동작 상태일 때에, 상기 제2 연산 증폭기는 상기 제2 트랜지스터가 비동작 상태가 되도록 제어하고, 이것에 의해서, 상기 제1 전원으로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통과하여 상기 제2 전원으로 관통 전류가 흐르는 것을 방지하는 것을 특징으로 하는 반도체 집적 회로.
  9. 기준 전압을 생성하는 기준 전압 발생 회로와;
    출력 신호를 출력하기 위한 출력 단자와;
    상기 기준 전압과 상기 출력 신호의 전압 차에 기초하여 제1 제어 신호 및 제2 제어 신호를 각각 출력하는 제1 검출 회로 및 제2 검출 회로와;
    제1 전원과 상기 출력 단자의 사이에 설치되는 제1 트랜지스터와;
    상기 출력 단자와 제2 전원의 사이에 설치되는 제2 트랜지스터를 구비하고,
    상기 제1 트랜지스터 및 제2 트랜지스터는 서로 상이한 도전형 트랜지스터(예컨대, PMOS 트랜지스터 및 NMOS 트랜지스터)이며,
    상기 제1 트랜지스터의 컨덕턴스는 상기 제1 제어 신호에 의해 제어되고, 상기 제2 트랜지스터의 컨덕턴스는 상기 제2 제어 신호에 의해 제어되는 것을 특징으로 하는 정전압 발생 회로.
  10. 제9항에 있어서, 상기 제1 검출 회로 및 제2 검출 회로의 각각은,
    한쌍의 트랜지스터와, 상기 제1 전원과 상기 한쌍의 트랜지스터의 사이에 접속되는 커런트 미러 회로를 포함하고,
    상기 한쌍의 트랜지스터의 각각의 게이트는 상기 기준 전압 및 상기 출력 신호를 각각 수신하고, 상기 한쌍의 트랜지스터의 드레인은 상기 제2 전원에 공통으로 접속되며,
    상기 제1 제어 신호 및 제2 제어 신호는 각각 대응하는 상기 커런트 미러 회로와 각각 대응하는 상기 한쌍의 트랜지스터의 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 정전압 발생 회로.
  11. 제9항에 있어서, 상기 출력 단자와 상기 제1 검출 회로 및 제2 검출 회로의 각각의 입력 단자의 사이에 설치되는 전압 시프트 회로를 추가로 포함하는 것을 특징으로 하는 정전압 발생 회로.
  12. 제9항에 있어서, 상기 기준 전압 발생 회로는 전압값이 서로 다른 제1 기준 전압 및 제2 기준 전압을 공급하고,
    상기 제1 검출 회로는 상기 제1 기준 전압에 응답하고, 상기 제2 검출 회로는 상기 제2 기준 전압에 응답하는 것을 특징으로 하는 정전압 발생 회로.
  13. 제9항에 있어서, 상기 제1 검출 회로 및 제2 검출 회로의 각각은 상기 제1 전원에 접속되고, 상기 기준 전압 및 상기 출력 신호를 각각 수신하는 커런트 미러 회로를 포함하고,
    상기 제1 제어 신호 및 제2 제어 신호는 상기 제1 전원과 각각 대응하는 상기 커런트 미러 회로의 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 정전압 발생 회로.
  14. 제10항에 있어서, 상기 제1 검출 회로에서의 상기 한쌍의 트랜지스터는 N 채널형 MOS 트랜지스터로 구성되고, 상기 제2 검출 회로에 있어서의 상기 한쌍의 트랜지스는 P 채널형 MOS 트랜지스터로 구성되는 것을 특징으로 하는 정전압 발생 회로.
  15. 제9항에 있어서, 상기 출력 단자는 다이나믹·랜덤 액세스 메모리 내의 적어도 하나의 비트선 및 셀 커패시터에 접속되는 것을 특징으로 하는 정전압 발생 회로.
  16. 제9항에 있어서, 상기 출력 전압은 상기 제1 전원과 상기 제2 전원과의 사이의 전압의 1/2에 상기하는 전압값을 갖는 것을 특징으로 하는 정전압 발생 회로.
  17. 정전압을 갖는 기준 전압을 제공하는 기준 전압 발생 회로와;
    정전압 발생 회로의 출력 신호를 제공하기 위한 출력 단자와;
    상기 기준 전압과 상기 출력 신호의 전압 사이의 전압차에 응답하여 제1 제어 신호 및 제2 제어 신호를 출력하는 제1 검출 회로 및 제2 검출 회로와;
    고전원과 상기 출력 단자와의 사이에 배치되며, 상기 제1 제어 신호에 의해 컨덕턴스가 제어되는 하나의 PMOS 트랜지스터와;
    상기 출력 단자와 저전원과의 사이에 배치되며, 상기 제2 제어 신호에 의해 컨덕턴스가 제어되는 하나의 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 정전압 발생 회로.
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