JP3135890B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
力で動作する高集積の半導体集積回路に関する。
て、負荷容量の充放電による消費電力が増加する傾向が
ある。このため、高速かつ低消費電力で動作する半導体
集積回路技術が重要となる。また、近年、ラップトップ
パソコン、電子手帳などの携帯用電子情報機器や磁気媒
体を用いない音声録音機器、電子スチルカメラなどの携
帯用電子メディア機器の需要が増加している。これらの
携帯用電子機器に大量の情報を記憶し、その情報を保持
するためには、電池動作や電池による情報保持動作(バ
ッテリバックアップ)を可能にする低消費電力の超高集
積半導体回路(ULSI)が必要となる。このULSI
の低電力化のためには、主たる回路ブロックの動作電圧
や、回路間の情報伝達を担う信号の振幅を低下させるこ
とが有効である。ULSIを代表するものにDRAM
(ダイナミック・ランダム・アクセス・メモリ)があ
る。DRAMの消費電力低減のためには、その電力消費
の約半分を占めるデータ線充放電電力の低減が重要であ
る。従来、DRAMの低電力化については、エヌ・シー
・ルー アンド エッチ・エッチ・チャオ,“ハーフ
ブイデーデー ビットライン センシング イン シー
モス デーラム”アイ イー イー イー ジェイ,ソ
リッド ステート サーキット,ヴォル・エスシー1
9,451〜454頁,1984年(N. C. Lu and H.
H. Chao,“Half-VDDbit−Line sensing scheme in CMO
S DRAM's”, IEEE J. Solid−State Circuits,Vol. S
C-19,pp.451〜454,1984.)に論じられ
ている。この、ハーフVDDプリチャージ方式の特徴
は、VDDプリチャージ方式(詳細は特開昭51−74
535,USP 3514765等に記載)に比べて、
データ線の信号振幅を半分にしているため、(1)1サ
イクルの消費電荷が半分でよい、(2)メモリアレー内
の雑音が小さい、(3)データ線の充放電時間が短いた
めサイクル時間の高速化が可能な点である。ところが、
メモリの高集積化とともに、データ線の信号振幅を減ら
すと、従来のLSIでは信号振幅に関係なく1種類のM
OS−FETにより回路を構成していたため、その振幅
がセンスアンプのMOS−FETのしきい値電圧の近傍
になると回路が誤動作を起こしたり、速度性能が著しく
損なわれるという問題があった。したがって、せっかく
信号振幅を半分に減らしても、動作電圧の下限がVDD
プリチャージ方式の2倍程度になり、その低消費電力の
優位性を享受できなくなる。以上は、DRAMの場合の
1例であるが、その他、従来の論理LSIにおいても、
その信号振幅の下限は、MOS−FETのしきい値電力
により制限されるため、高速かつ超低消費電力のULS
Iを実現できないという問題があった。
術においては、MOS−FETの素子特性がDRAMを
はじめとするULSIの低消費電力化の下限を規定する
という問題があり、電池動作や電池バックアップ用の機
器で求められる高速かつ低消費電力のULSIを供する
ことができないという問題があった。
改善し、高速かつ低消費電力で、電池動作あるいは電池
バックアップが可能な半導体集積回路を提供することに
ある。
規定する主たる回路ブロックの信号振幅および該回路ブ
ロックを構成するMOS−FETのしきい値電圧を下げ
ること、あるいは、該回路ブロックを構成するMOS−
FETのゲートとソース(ドレイン)間の電圧もしくは
ドレインとソース間の電圧を動的もしくは静的に該MO
S−FETのしきい値電圧を十分上回る大きな電圧値で
駆動することにより達成される。
のみを低下させることができ、高速化と低消費電力化を
同時に達成するULSIを供することができるようにな
る。
り詳細に説明する。なお、以下の実施例ではDRAMに
本発明を適用した例について説明するが、ダイナミッ
ク、スタティックなどのランダムアクセスメモリ(RA
M)、あるいはリードオンリーメモリ(ROM)、さら
にはマイクロコンピュータのようなロジックLSIなど
の、いずれの形式のLSIに適用してもよい。また、そ
の構成素子は、バイポーラ型トランジスタ、MOS型ト
ランジスタ、これらの素子の組合せ、あるいはSi以外
の材料を用いた、例えば、GaAs型トランジスタなど
のいずれでもよい。
る。図1は本実施例の回路構成である。この回路は従来
のセンスアンプに、しきい値電圧Vthの低い低VthMO
Sトランジスタ(Q1’,Q2’,Q3’,Q4’)を
用いたものである。この回路のデータ線を低い電圧振幅
(1.0V)で動作させた場合について、図2(b)の
動作波形で説明する。ワード線W0の電圧をVSS(0
V)からVDH(1.5V)にすると、蓄積容量CSに
蓄えられた情報がデータ線Dに読出される。次に、P1
PをVDL(1.0V)からVSS(0V)、P1Nを
VSS(0V)からVDL(1.0V)にすると、セン
スアンプ駆動用トランジスタQP,QNがオンし、セン
スアンプ駆動線CSPがHVC(0.5V)からVDL
(1.0V)に、CSNがHVC(0.5V)からVSS
(0V)に変化する。このとき、本発明のセンスアンプ
は、しきい値電圧の低いトランジスタ(Q1’,Q
2’,Q3’,Q4’)を用いているため、ゲートとソ
ース(ドレイン)間の電圧がしきい値電圧を十分上回
り、センスアンプのトランジスタが十分オンし、データ
線の信号電圧を十分増幅できる。ところが、従来のセン
スアンプでは、ゲートとソース(ドレイン)間の電圧が
しきい値電圧の近傍になるため、センスアンプのトラン
ジスタが十分オンせず、データ線の信号電圧を十分増幅
できなくなる。これ以降のデータ線の動作は、従来のD
RAMと同様である。図2(a)は、データ線を通常の
電圧振幅(例えば1.5V)で動作させた場合を示して
いる。この場合、本発明のセンスアンプを用いたことに
よって、データ線の充放電速度が多少速くなる。図3
は、本実施例の効果を示したものである。VDLminは
センスアンプが動作限界となる時のデータ線充電電圧で
ある。IDSmaxは、64メガビットDRAMを想定し
(Q1,Q2,Q3,Q4:W/L=2μm/0.5μ
m,センスアンプ16000個動作)、センスアンプの
ゲートとソース(ドレイン)間の電圧を0Vにしたとき
に、全てのセンスアンプのドレインとソース間に流れる
電流の和である。MOSトランジスタのゲートとソース
(ドレイン)間の電圧を0Vにしたときに、ドレインと
ソース間に流れる電流については、R. M. SWANSON and
J. D. MEINDL,“Ion−Implanted Complementary MO
S Transistorsin Low−Voltage Circuits”,IEEE J.
Solid−State Circuits,Vol.SC-7,No.2,pp.1
46〜153,April 1972に詳述されている。VT
Oは、MOSトランジスタのゲートとソース間の電圧V
GSとドレインとソース間の電流の平方根√IDの関係
を√ID=A・VGS+Bと簡単化し仮定したときに、
√ID=0となるときのVGSの値である。図4(a)
および図4(b)に、VTOとトランジスタのチャネル
長Lgの関係の1例を示す。本実施例のセンスアンプ
(Q1’,Q2’,Q3’,Q4’)は低VthMOSト
ランジスタ、他の回路は標準VthMOSトランジスタ、
従来のセンスアンプ(Q1,Q2,Q3,Q4)は高V
thMOSトランジスタである。このように、センスアン
プにチャネル長Lgの大きなトランジスタ(Lg=0.
5μm)を用いるのは、Lgの加工バラツキによって、
センスアンプのトランジスタのしきい値電圧がばらつ
き、センスアンプの感度が低下するのを防止するためで
ある。センスアンプ以外のトランジスタは、高い駆動能
力を得るためLgの小さな値(例えば0.3μm)を用
いる。本実施例の動作が従来と異なる点は、VDLが
1.0V程度の低電圧になったときである。例えば、図
4(a)および図4(b)に示す高VthMOSトランジ
スタ(VTO=0.5V)をセンスアンプに用いる従来
方式の場合、図3に示すように、VDLが1.2Vでセ
ンスアンプが動作しなくなる(VTOのワースト値が
0.6V)。本実施例の低VthMOSトランジスタ(V
TO=0.3V)をセンスアンプに用いた場合、VDL
が1.2Vでもセンスアンプは充分動作可能となる。こ
れは、センスアンプのゲートとソース(ドレイン)間の
電圧0.6Vに対して、VTOが0.4V(ワースト値)
と充分低いためである。本実施例では、VDL>0.8
Vまで動作可能である。このとき、センスアンプのドレ
インとソース間に流れる電流IDSmaxは100μA
(センスアンプ16000個動作)程度で、データ線の
充電電流に比べ充分無視できる値であり問題ない。図4
(a)および図4(b)に示すような低VthMOSトラ
ンジスタは、センスアンプ部をマスクし、イオン注入量
を変えることによって作る。センスアンプ以外でも、ト
ランジスタのドレインとソース間が低電圧となる部分
(例えば、メモリアレーをシェアードする場合の入出力
線の切り換え用トランジスタ)に低VthMOSトランジ
スタを用いることによって、センスアンプの低電圧動作
と同様の効果を得ることが出来る。低VthMOSトラン
ジスタの代わりにディプレッション型のMOSトランジ
スタを用いても上記同様の効果を得ることができる。こ
の場合、センスアンプを駆動しないプリチャージ時に
は、センスアンプのNチャネルMOSトランジスタの基
板電位を低くして(PチャネルMOSトランジスタの基
板電位は高くして)、データ線間に電流が流れないよう
にする。このように、本実施例によれば、より低い電源
電圧でも、速度性能を著しく損なうことなく動作するメ
モリ回路を提供できる。また、センスアンプに限らず、
回路の用途に応じて使いわけることによって高速かつ低
消費電力のLSIを提供できる。さらには、メモリに限
らず、論理LSIなどの他のLSIにおいても(例え
ば、パスゲートなど)、より低い電圧で動作するLSI
を提供できる。
の実施例である。図7は第2の実施例の回路構成であ
る。この回路は従来のセンスアンプ駆動用トランジスタ
を各々2個並列に接続詞(QP1,QP2,QN1,Q
N2)、センスアンプ駆動線CSP,CSNにブースト
容量CBP,CBNを付加している。センスアンプを構
成するPチャネルMOSトランジスタQ3,Q4,の基
板電位はセンスアンプ駆動線CSP,CSNと同電位で
ある。
る。ワード線W0の電位をVSS(0V)からVDH
(1.5V)にすると、蓄積容量CSに蓄えられた情報
がデータ線Dに読出される。次に、P1PをVSS(0
V)からVDH(1.5V)、P1NをVDL(1.0
V)からVDB(−0.5V)にすると、センスアンプ
駆動用トランジスタQP1,QN1がオンし、センスア
ンプ駆動線CSPがHVC(0.5V)からVDL(1.
0V)に、CSNがHVC(0.5V)からVSS(0
V)に変化する。次に、PBPをVSS(0V)からV
DL(1.0V)に、PBNをVDL(1.0V)からV
SS(0V)にすると、センスアンプ駆動線はブースト
され、CSPがVDL(1.0V)からVDH(1.5
V)程度に、CSNがVSS(0V)からVDB(−
0.5V)程度に変化する。このとき、P1PをVDH
(1.5V)からVSS(0V)、P1NをVDB(−
0.5V)からVDL(1.0V)にすることにより、セ
ンスアンプ駆動線に注入された電荷が、センスアンプ駆
動用トランジスタを通して放電することがない。これに
よって、センスアンプを構成するトランジスタ(Q1,
Q2,Q3,Q4)のゲートとソース(ドレイン)間の
電圧をVDL/2+0.5V程度にできるため、センス
アンプが充分オンし、データ線D,DをVDL(1.0
V),VSS(0V)に増幅できる。センスアンプ駆動
線のブースト後に、P2PをVSS(0V)からVDH
(1.5V)、P2NをVDL(1.0V)からVDB
(−0.5V)にし、センスアンプ駆動用トランジスタ
QP2,QN2をオンさせて、センスアンプの増幅が充
分に行なえるようにする。これ以降のデータ線の動作
は、従来と同様である。
には、ブースト容量CBP,CBNを150pF程度に
すればよい(センスアンプ駆動線にデータ線容量が約3
00fFのセンスアンプが1000個つながると仮
定)。各端子の電圧値は図8のとおりでなくてもよく、
センスアンプ駆動線CSPとCSN間の電圧振幅がデー
タ線DとD ̄間の電圧振幅より大きければよい。VDH
の電圧は、VDLを昇圧して発生させても、外部電源を
降圧して発生させてもよい。CSPのみ、あるいはCS
Nのみのブーストでもよい。VDL配線にブースト用コ
ンデンサCBPを設け、VDLをブーストしてもよい。
このとき、センスアンプ駆動用トランジスタQP1,Q
P2の基板電圧は、VDLと同電位にする。センスアン
プ駆動用トランジスタQP1,QP2,QN1,QN2
はPチャネルMOSトランジスタでも、NチャネルMO
Sトランジスタでも、バイポーラトランジスタでもよ
く、センスアンプ駆動線の電位がCSP側でHVCから
VDL、CSN側でHVCからVSSになればよい。セ
ンスアンプ駆動線をブーストするときに、各トランジス
タの基板電位が順バイアスにならないようにすることに
よって、ラッチアップ等を防止できる。センスアンプQ
3,Q4の基板電位をセンスアンプ駆動線CSPと同電
位にするかセンスアンプQ1,Q2の基板電位をセンス
アンプ駆動線CSNと同電位にすることにより、基板効
果によるしきい値電圧の上昇を防止できるため、センス
アンプの動作をさらに改善できる。センスアンプの基板
電位をセンスアンプ駆動線と同電位にするには、基板の
3重ウェル構造を用いればよい。
62−119958に明記されているセンスアンプ(Q
1,Q2,Q3,Q4)に、第1の実施例の低VthM
OSトランジスタを用いることにより、さらに低電圧で
動作させることができる。このように、本実施例によれ
ば、より低い電源電圧でも、速度性能を著しく損なうこ
となく動作するメモリ回路を提供できる。また、センス
アンプに限らず、回路の用途に応じて使いわけることに
よって高速かつ低消費電力のLSIを提供できる。さら
には、メモリに限らず、論理LSIなどの他のLSIに
おいても、より低い電圧で動作するLSIを提供でき
る。
ている。図9ではチップ内に定電圧発生回路LVDH,
LVDL,LVDBLを設け、定電圧VDH,VDL,
VDBLを発生させている。定電圧VDH,VDL,V
DBLおよびVDBH(=VSS)はスイッチSP1,
SP2,SN2,SN1を介し、センスアンプ駆動線C
SP,CSNに接続する。各々の電圧関係は、VDH≧
VDL>VDP(プリチャージ電圧)>VDBL≧VD
BH(=接地電圧VSS)≧VBB(基板電圧)であ
る。
ず、データ線D,D ̄の電圧およびセンスアンプ駆動線
CSP,CSNの電圧をプリチャージ電圧VDPにす
る。次に、スイッチSP1,SN1をオンし、センスア
ンプ駆動線CSPをVDH、CSNをVDBH(VS
S)にする。これによって、センスアンプを構成するト
ランジスタのゲートとソース(ドレイン)間の電圧をV
DPより大きくできるため、センスアンプが充分オン
し、データ線D,D ̄をVDL,VDBL程度に増幅で
きる。次に、スイッチSP1,SN1をオフし、SP
2,SN2をオンする。これによって、センスアンプ駆
動線CSPがVDL、CSNがVDBLになり、データ
線D,D ̄をVDL,VDBLに固定できる。スイッチ
SP1,SN1をオフし、SP2,SN2をオンするタ
イミングは、データ線D,D ̄がVDL,VDBL程度
になるときに設定する。これによって、データ線D ̄が
VDL以上、データ線DがVDBL以下になることを防
止できる。
の関係は、どのような関係でもよい。(例えば、VDH
=VCCでもVDL=VCCでもよい。)VDHの電圧
は、VDLを昇圧して発生させてもよい。基板電圧VB
BはVDBHより小さくなくてもよい。(例えば、VD
BH(=VSS)=VBBでもよい。)基板電圧VBB
は、メモリアレー部とセンスアンプ部、あるいは、どち
らか一方だけ印可し、その他の部分は接地電圧でもよ
い。これは、基板の3重ウエル構造を用いれば実現でき
る。基板の3重ウエル構造については、特開昭62−1
19958に明記されている。このように、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、セ
ンスアンプに限らず、回路の用途に応じて使いわけるこ
とによって高速かつ低消費電力のLSIを提供できる。
さらには、メモリに限らず、論理LSIなどの他のLS
Iにおいても、より低い電圧で動作するLSIを提供で
きる。
DH,LVDL,LVDBHを設け、定電圧VDH,V
DL,VDBHを発生させている。定電圧VDH,VD
L,VDBHおよびVDBL(=VSS)はスイッチS
P1,SP2,SN1,SN2を介し、センスアンプ駆
動線CSP,CSNに接続する。各々の電圧関係は、V
DH≧VDL>VDP(プリチャージ電圧)>VDBL
≧VDBH(=接地電圧VSS)≧VBB(基板電圧)
である。
ず、データ線D,D ̄の電圧およびセンスアンプ駆動線
CSP,CSNの電圧をプリチャージ電圧VDPにす
る。次に、スイッチSP1,SN1をオンし、センスア
ンプ駆動線CSPをVDH,CSNをVDBHにする。
これによって、センスアンプを構成するトランジスタの
ゲートとソース(ドレイン)間の電圧をVDPより大き
くできるため、センスアンプが充分オンし、データ線
D,DをVDL,VDBL(VSS)程度に増幅でき
る。次に、スイッチSP1,SN1をオフし、SP2,
SN2をオンする。これによって、センスアンプ駆動線
CSPがVDL、CSNがVDBL(VSS)になり、
データ線D,D ̄をVDL,VDBL(VSS)に固定
できる。スイッチSP1,SN1をオフし、SP2,S
N2をオンするタイミングは、データ線D,D ̄がVD
L,VDBL程度になるときに設定する。これによっ
て、データ線DがVDL以上、データ線D ̄がVDBL
以下になることを防止できる。
の関係は、どのような関係でもよい。(例えば、VDH
=VCCでもVDL=VCCでもよい。)VDHの電圧
は、VDLを昇圧して発生させてもよい。基板電圧VB
BはVDBHより小さくなくてもよい。(例えば、VD
BH=VBBでもよい。)基板電圧VBBは、メモリア
レー部とセンスアンプ部、あるいは、どちらか一方だけ
印加し、その他の部分は接地電圧でもよい。これは、基
板の3重ウエル構造を用いれば実現できる。基板の3重
ウエル構造については、特開昭62−119958に明
記されている。このように、本実施例によれば、より低
い電源電圧でも、速度性能を著しく損なうことなく動作
するメモリ回路を提供できる。また、センスアンプに限
らず、回路の用途に応じて使いわけることによって高速
かつ低消費電力のLSIを提供できる。さらには、メモ
リに限らず、論理LSIなどの他のLSIにおいても、
より低い電圧で動作するLSIを提供できる。
の1例である。この回路は、図10のセンスアンプ駆動
線のCSP側のみの場合を示している。従来のセンスア
ンプ駆動用トランジスタを各々2個並列に接続し(QP
1,QP2,QN1,QN2)、PチャンネルMOSト
ランジスタQP1のドレインをVDH(例えば1.5
V)、QP2のドレインをVDL(例えば1.0V)に
している。QP1,QP2の基板電位はVDHである。
する。ワード線W0の電圧をVSS(0V)からVDH
(1.5V)にすると、蓄積容量CSに蓄えられた情報
がデータ線Dに読出される。次に、P1PをVDH
(1.5V)からVSS(0V)、P1NをVSS(0
V)からVDL(1.0V)にすると、センスアンプ駆
動用トランジスタQP1,QN1がオンし、センスアン
プ駆動線CSPがHVC(0.5V)からVDH(1.5
V)に、CSNがHVC(0.5V)からVSS(0
V)に変化する。これによって、センスアンプを構成す
るトランジスタQ3,Q4のゲートとソース(ドレイ
ン)間の電圧をVDL/2+0.5V程度にできるた
め、センスアンプが充分オンし、データ線DをVDL
(1.0V)程度に増幅できる。これによって、センス
アンプを構成するトランジスタQ1,Q2のゲートとソ
ース(ドレイン)間の電圧も大きくなり、データ線D ̄
をVSS(0V)に増幅できる。データ線Dの電圧がV
DL(1.0V)を越えるあたりで、P1PをVSS
(0V)からVDH(1.5V)、P2PをVDH(1.
5V)からVSS(0V)にすると、センスアンプ駆動
用トランジスタQP1がオフ、QP2がオンし、センス
アンプ駆動線CSPがVDH(1.5V)からVDL
(1.0V)になる。これによって、データ線Dの電圧
はVDL(1.0V)で一定となる。このとき、P2N
をVSS(0V)からVDL(1.0V)にし、センス
アンプ駆動用トランジスタQN2をオンさせることによ
って、センスアンプの増幅が充分に行なえるようにす
る。これ以降のデータ線の動作は、従来と同様である。
もよく、センスアンプ駆動線CSPの電圧がデータ線の
充電電圧VDLより大きければよい。VDHの電圧は、
VDLを昇圧して発生させても、外部電源を降圧して発
生させてもよい。センスアンプ駆動用トランジスタQP
1,QP2,QN1,QN2はPチャネルMOSトラン
ジスタでも、NチャネルMOSトランジスタでも、バイ
ポーラトランジスタでもよく、センスアンプ駆動線の電
位がCSP側でHVCからVDLおよびVDH、CSN
側でHVCからVSSになればよい。センスアンプQ
3,Q4の基板電位をセンスアンプ駆動線CSPと同電
位にするかセンスアンプQ1,Q2の基板電位をセンス
アンプ駆動線CSNと同電位にすることにより、基板効
果によるしきい値電圧の上昇を防止できるため、センス
アンプの動作をさらに改善できる。センスアンプの基板
電位をセンスアンプ駆動線と同電位にするには、基板の
3重ウエル構造を用いればよい。基板の3重ウエル構造
については、特開昭62−119958に明記されてい
る。センスアンプ(Q1,Q2,Q3,Q4)に、第1
の実施例の低VthMOSトランジスタを用いることによ
り、さらに低電圧で動作させることができる。このよう
に、本実施例によれば、より低い電源電圧でも、速度性
能を著しく損なうことなく動作するメモリ回路を提供で
きる。また、センスアンプに限らず、回路の用途に応じ
て使いわけることによって高速かつ低消費電力のLSI
を提供できる。さらには、メモリに限らず、論理LSI
などの他のLSIにおいても、より低い電圧で動作する
LSIを提供できる。
に限るものではなく、低振幅で動作するMOS−FET
のゲート/ソース間電圧を、動作中のある期間、しきい
値電圧を十分に上回るようにすることにより同様の効果
を得ることができる。
である。図13は本実施例の回路構成である。この回路
は、参照用データ線D ̄に接続される蓄積容量のプレー
ト端子CSBを1度に駆動できるようにしている。プリ
チャージ回路(Q5’,Q6’,Q7’,Q5,Q6,Q
7)に供給するプリチャージ電圧は、低電圧VDPを用
いる。この定電圧VDPは、図16(a)あるいは図1
6(b)に示すような特性にする。この回路の動作を図
14(a)の動作波形で説明する。ワード線W0の電圧
をVSS(0V)からVDH(1.5V)にすると、蓄
積容量CSに蓄えられた情報がデータ線D ̄に読出され
る。“1”読み出しの場合、CD/(CD+CS)×
(VDL−VDP)=0.25CD/(CD+CS)ボ
ルト、“0”読み出しの場合、CD/(CD+CS)×
(VDP−VSS)=0.75CD/(CD+CS)ボ
ルト、(CDはデータ線容量)がデータ線に読出され
る。このとき、ダミーワード線DW0の電圧をVSS
(0V)からVDH(1.5V)にする。このとき、参
照用データ線Dの電圧はプリチャージ電圧VDP(0.
75V)のままである。次に、参照用データ線につなが
る蓄積容量CS’のプレートCSBの電圧をVDP
(0.75V)からHVC(0.5V)にする。これによ
って、参照用データ線電圧はCD/(CD+CS)×
(VDP−HVC)=0.25CD/(CD+CS)ボ
ルト低下して、データ線D,D ̄の信号電圧差は、
“1”読み出し、“0”読み出しの場合とも、VDL/
2×CD/(CD+CS)=0.5CD/(CD+C
S)ボルトとなる。次に、P1PをVDL(1.0V)
からVSS(0V)、P1NをVSS(0V)からVD
L(1.0V)にすると、センスアンプ駆動用トランジ
スタQP1,QN1がオンし、センスアンプ駆動線CS
PがVDP(0.75V)からVDL(1.0V)に、
CSNがVDP(0.75V)からVSS(0V)に変
化する。これによって、センスアンプを構成するトラン
ジスタQ1,Q2のゲートとソース(ドレイン)間の電
圧をVDP(0.75V)にできるため、センスアンプ
が充分オンし、データ線D ̄をVSS(0V)に増幅で
きる。これによって、センスアンプを構成するトランジ
スタQ3,Q4のゲートとソース(ドレイン)間の電圧
も大きくなり、データ線DをVDL(1.0V)に増幅
できる。次に、P2PをVDL(1.0V)からVSS
(0V)に、P2NをVSS(0V)からVDL(1.
0V)にし、センスアンプ駆動用トランジスタQP2,
QN2をオンさせることによって、センスアンプの増幅
が充分に行なえるようにする。これ以降のデータ線の動
作は、従来と同様である。プレートCSBの電圧は、デ
ータ線をプリチャージする前にHVC(0.5V)から
VDP(0.75V)にする。ダミーワード線DW0
は、プリチャージ後のデータ線電圧がVDP(0.75
V)に回復したあたりで、VDH(1.5V)からVS
S(0V)にする。以上はVDPの特性を図16(a)
として説明した。VDPの特性が図16(b)でも同様
の効果を得られることができる。各端子の電圧関係は図
14(a),図16(a),図16(b)のとおりでな
くてもよく、VDP>VDL/2=HVC(図16
(a))あるいはVDP<VDL/2=HVC(図16
(b))であればよい。図16(a),図16(b)に
示すようにVDLが高電圧になると、VDL=1.5V
以上でVDP=HVCとなる。この場合の動作は、図1
4(b)に示すように、従来と同じ動作になる。プレー
ト電圧を駆動する方法としては、特願昭62−2223
17,特願昭63−148104がある。ダミーワード
線用のプレート電圧を高速で駆動するには、図15に示
すように、プレート駆動線の途中にドライバQ20,Q
21を設け、ダミーワード線DW0,DW1を切り換え
信号として用いるとよい。Q20,Q21,Q23,Q
24,NAD1,NAD2は、メモリアレーの中に周期
的に配置する。図中のNAD1,NAD2は、メモリア
レーの外に、まとめて配置してもよい。図中のQ20,
Q21,Q23,Q24もメモリアレーの外に、まとめ
て配置してもよい。図中のNAD1,NAD2は、OR
回路で構成したが、NOR回路とインバータで構成して
もよい。ダミーセルは、どのような方式でもよく、ダミ
ーワード線用のプレート電圧を、従来通り一定電圧(V
P)とし、ダミーワード線DW0を、プリチャージ直後
のデータ線電圧がHVC(0.5V)になったとき、V
DH(1.5V)からVSS(0V)にしてもよい。あ
るいは、CSとQW0の間に書込み用のMOSトランジ
スタを設け、HVC(0.5V)を書き込んでもよい。
VDPの電圧は、VDLを降圧して発生させても、HV
Cを昇圧(降圧)して発生させてもよい。センスアンプ
駆動用トランジスタQP1,QP2,QN1,QN2は
PチャネルMOSトランジスタでも、NチャネルMOS
トランジスタでも、バイポーラトランジスタでもよく、
センスアンプ駆動線の電位がCSP側でVDPからVD
L、CSN側でVDPからVSSになればよい。センス
アンプQ3,Q4の基板電位をセンスアンプ駆動線CS
Pと同電位にするかセンスアンプQ1,Q2の基板電位
をセンスアンプ駆動線CSNと同電位にすることによ
り、基板効果によるしきい値電圧の上昇を防止できるた
め、センスアンプの動作をさらに改善できる。センスア
ンプの基板電位をセンスアンプ駆動線と同電位にするに
は、基板の3重ウエル構造を用いればよい。基板の3重
ウエル構造については、特開昭62−119958に明
記されている。センスアンプ駆動線CSPあるいはCS
Nとプリチャージ用の配線を共用することによって、配
線エリアを増加することなくプリチャージ速度を速くす
ることができる。センスアンプ(Q1,Q2,Q3,Q
4)に、第1の実施例の低VthMOSトランジスタを用
いることにより、さらに低電圧で動作させることができ
る。このように、本実施例によれば、回路の動作振幅を
電源電圧に応じて変化させることにより、より低い電源
電圧でも、速度性能を著しく損なうことなく動作するメ
モリ回路を提供できる。また、センスアンプに限らず、
回路の用途に応じて使いわけることによって高速かつ低
消費電力のLSIを提供できる。さらには、メモリに限
らず、論理LSIなどの他のLSIにおいても、より低
い電圧で動作するLSIを提供できる。
である。図17は本実施例の回路構成である。この回路
は、従来の各々のデータ線にブースト容量CBを付加し
ている。この回路の動作を図18の動作波形で説明す
る。ワード線W0の電圧をVSS(0V)からVDH
(1.5V)にすると、蓄積容量CSに蓄えられた情報
がデータ線Dに読出される。次に、ブースト端子PCB
の電圧をVSS(0V)からVDL(1.0V)にする
と、データ線D,Dは共に0.2V程度(CBが約70
fFのとき)上昇する。次に、P1PをVDL(1.0
V)からVSS(0V)、P1NをVSS(0V)から
VDL(1.0V)にすると、センスアンプ駆動用トラ
ンジスタQP,QNがオンし、センスアンプ駆動線CS
PがHVC(0.5V)からVDL(1.0V)に、CS
NがHVC(0.5V)からVSS(0V)に変化す
る。このとき、センスアンプを構成するトランジスタQ
1,Q2のゲートとソース(ドレイン)間の電圧は、V
DL/2+0.2V程度にできるため、センスアンプが
充分オンし、データ線D ̄をVSS(0V)に増幅でき
る。これによって、センスアンプを構成するトランジス
タQ3,Q4のゲートとソース(ドレイン)間の電圧も
大きくなり、データ線DをVDL(1.0V)に増幅で
きる。これ以降のデータ線の動作は、従来と同様であ
る。ブースト端子PCBの電圧は、データ線のプリチャ
ージ前にVDL(1.0V)からVSS(0V)にす
る。各端子の電圧値は図18のとおりでなくてもよく、
センスアンプ駆動時に、データ線電圧とVSSの電位差
がVDL/2以上あればよい。データ線D,D ̄の電圧
がともに降下するように、ブースト電圧を逆位相で印加
してもよい。この場合も、センスアンプ駆動時に、デー
タ線電圧とVDLの電位差がVDL/2以上あればよ
い。ブースト線CBLとセンスアンプ駆動線CSP(あ
るいはCSN)を共通にしてもよい。センスアンプ駆動
用トランジスタQP,QNはPチャネルMOSトランジ
スタでも、NチャネルMOSトランジスタでも、バイポ
ーラトランジスタでもよく、センスアンプ駆動線の電位
がCSP側でHVCからVDL、CSN側でHVCから
VSSになればよい。センスアンプQ3,Q4の基板電
位をセンスアンプ駆動線CSPと同電位にするかセンス
アンプQ1,Q2の基板電位をセンスアンプ駆動線CS
Nと同電位にすることによって、基板効果によるしきい
値電圧の上昇を防止できるため、センスアンプの動作を
さらに改善できる。センスアンプの基板電位をセンスア
ンプ駆動線と同電位にするには、基板の3重ウエル構造
を用いればよい。基板の3重ウエル構造については、特
開昭62−119958に明記されている。センスアン
プ(Q1,Q2,Q3,Q4)に、第1の実施例の低V
thMOSトランジスタを用いることにより、さらに低電
圧で動作させることができる。このように、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、セ
ンスアンプに限らず、回路の用途に応じて使いわけるこ
とによって高速かつ低消費電力のLSIを提供できる。
さらには、メモリに限らず、論理LSIなどの他のLS
Iにおいても、より低い電圧で動作するLSIを提供で
きる。
である。図19は本実施例の回路構成である。この回路
は、図17のデータ線ブースト容量CBをセンスアンプ
を構成するトランジスタQ1,Q2のゲートに付加し、
更にそれらのゲートとCBをQA,QBによりデータ線
から分離できるようにしている。この回路の動作を図2
0の動作波形で説明する。前述のように、ワード線W0
が高電位になるとCSにより情報がデータ線Dに読みだ
される。この時、図19のQA,QBのゲート電圧CG
Aはワード線とほぼ同じ電位VDHに保たれている。そ
のため、データ線Dの情報はQAを介してQ1のゲート
にも伝達される。なお、上記電圧CGAは、プリチャー
ジ時にQA,QBが充分にオンするような値であればよ
い。また、同様にQ2のゲートにはD ̄の参照電位が伝
達される。次にセンスアンプ駆動用トランジスタQP,
QNをオンし、センスアンプ駆動線CSPをHVC
(0.5V)からVDC(1.0V)に、CSNをHVC
からVSS(0V)に変化させる。この時、QA,QB
のゲート電圧CGAはCSNとの間に入れられた容量C
PCによりVDLの電位にまで引き下げられるので、Q
A,QBは高抵抗状態となりデータ線D,D ̄とQ1,
Q2のゲートは電気的に分離される。これによって、ブ
ースト容量CBはQ1,Q2のゲートのみを昇圧するこ
となるので第5の実施例により小さな容量でも充分なゲ
ート電圧が得られる。次にブースト端子PCBの電圧を
VSSからVDLにするとQ1,Q2のゲート電圧はと
もに上昇し、VDL/2+0.2以上になる。このた
め、Q1,Q2が充分にオンし、データ線を高速にVS
Sにまで増幅する。更に、これによってQ3のゲート、
ソース間電圧も大きくなり、データ線を高速にVDLま
で増幅できる。これ以降のデータ線及びブースト端子P
CBの動作は第5の実施例と同様である。尚、CGAの
プリチャージは、センスアンプ駆動トランジスタQNが
オンしている期間にQPC2を介して行う。プリチャー
ジ電圧は、VDL(1.0V)である。これにより、C
SNをプリチャージするときにCPCとの容量結合によ
りCGAは、ほぼVDHまで昇圧される。このように、
本実施例によれば、より低い電源電圧でも、速度性能を
著しく損なうことなく動作するメモリ回路を提供でき
る。また、センスアンプに限らず、回路の用途に応じて
使いわけることによって高速かつ低消費電力のLSIを
提供できる。さらには、メモリに限らず、論理LSIな
どの他のLSIにおいても、より低い電圧で動作するL
SIを提供できる。
図21(a)は、本実施例の回路構成である。この回路
のセンスアンプは、データ線と容量CCで結合されたQ
12〜Q15からなるセンスアンプと従来のQ1〜Q4
からなるセンスアンプの2段で構成されている。このう
ち、前者は従来のVDL(1.0V)よりも高い電圧V
DH(1.5V)で動作する。CHP,CHNがその共
通駆動線である。この回路の動作を図21(b)の動作
波形で説明する。前述のように、ワード線W0が高電位
になるとCSより情報がデータ線Dに読みだされる。こ
のデータ線電位の変化は結合容量CCによりQ12〜Q
15からなるセンスアンプへ伝達される。次に、CHP
をVPH(0.75V)からVDH(1.5V)に、CH
NをVPH(0.75V)からVSSに変化させるとQ
12〜Q15からなるセンスアンプが、データ線の信号
に応じて増幅を開始する。この時、Q12〜Q15のゲ
ート、ソース間電圧は、プリチャージ電圧である0.7
5Vが印加されるが、この電圧はMOSトランジスタの
しきい電圧0.6Vよりも充分に高くまた、センスアン
プの出力に付く容量は、データ線の1/10程度(ゲー
トとCCの容量のみ)なのでセンスアンプは、高速に増
幅を行うことができる。そして、その出力電圧は、VS
S(0V)とVDH(1.5V)になる。次に、CS
P,CSNを従来と同様にVDLとVSSとすれば、Q
1〜Q4からなるセンスアンプの入力端は、Q12〜Q
15からなるセンスアンプの出力端に接続されているか
ら、それらのゲート、ソース間電圧はNMOSのQ2が
1.5V、PMOSのQ3が−1.0Vとしき電圧よりも
充分に高くなる。従って、高速にデータ線を充放電でき
る。本実施例のデータ線電圧振幅の最小値は原理的に
は、PMOS(Q3,Q4)のゲート、ソース間電圧の
最大値がそのしきい値に等しくなる0.6Vである。従
って、動作速度を考慮すると、実用的な電圧は約0.8
Vとなる。尚、本実施例によればCHNの低レベルを負
にすることも可能であるから、PMOSのゲート、ソー
ス間電圧を更に大きくすることができ、更に低い電圧で
も動作が可能となる。例えば、CHNの低レベルを−
0.5Vとすれば、正常動作可能なゲート、ソース間電
圧を0.8Vとして、データ線電圧振幅は0.3Vまで可
能となる。これは、センスアンプトランジスタのしきい
電圧より小さい。プリチャージ時は、第1の実施例など
と同様に信号PCにより、データ線をショート、プリチ
ャージするが、本実施例では、それらと共にQ12〜Q
15からなるセンスアンプの出力端のショート、プリチ
ャージも行う。Q16,Q17,Q18がそのためのト
ランジスタである。このプリチャージ電圧は、VDH
(1.5V)の半分の0.75Vである。従って、プリチ
ャージ信号のPCの振幅は1.35V以上とすれば良
い。以上のように、本実施例ではデータ線の電圧振幅が
データ線を駆動するセンスアンプトランジスタのしきい
電圧より小さくても起動時のゲート、ソース間電圧をし
きい電圧より充分高くすることができるので、高速化、
低消費電力化を図ることができる。従って、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、本
発明の本質は、大きな負荷容量の信号線(ここではデー
タ線)の電圧振幅を下げ、その信号線の駆動回路を構成
する素子の動作しきい値電圧を十分越える大きな電圧振
幅で駆動回路を駆動することにある。したがって、セン
スアンプに限らず、回路の用途に応じて使いわけること
によって高速かつ低消費電力のLSIを提供できる。さ
らには、メモリに限らず、論理LSIなどの他のLSI
においても、より低い電圧でも高速に動作するLSIを
提供できる。また、大/小の電圧振幅と、しきい値電圧
の組合せを最適化することにより、より高速かつ低消費
電力のLSIを提供できる。例えば、図21(a)にお
いて、Q1〜Q4の一部をディプレッション型のMOS
−FETにしてさらに高速化することもできる。
である。図22(a)は、本実施例の回路構成の概略で
ある。この回路は、センスアンプトランジスタの基板電
圧VBBを制御してそのしきい電圧を動作に最適な値に
するものである。このため、しきい電圧モニタ用のMO
Sトランジスタと基準電圧VR発生回路、比較回路CO
MP、基板電圧VBB発生回路から構成されている。そ
の動作を図22(b)を用いて説明する。MOSトラン
ジスタは、基板電圧VBBを変化させることにより、そ
のしきい電圧が変化する。例えば、NMOSの場合は、
図22(b)に示すようにVBBを負の方向に大きくす
るとしきい電圧は大きくなる。また、逆に小さくすると
小さくなる。センスアンプを低電圧(1.0V程度)で
動作させるには、前述のようにしきい電圧を小さくすれ
ば高速に動作する。そこで、本実施例では、図22
(a)に示すように、MOSトランジスタをダイオード
接続し定電流で駆動することにより、そのしきい電圧を
モニタし、それを基準電圧VRと比較回路COMPで比
較し、その出力でVBB発生回路の出力電圧を制御し、
モニタ用MOSトランジスタのしきい電圧がVRと等し
くなるようにしている。このようにすることにより、例
えばMOSトランジスタのしきい電圧が製造ばらつきに
より、図22(b)のa点で示す最適値より高いb点の
電圧となってもVBBをVB1まで下げることによりd
点へシフトさせVRと等しくすることができる。また、
低くなった場合(同図c点)には、VBBをVB2に上
げることによりe点へシフトさせ、やはりVRと等しく
することができる。従って、本実施例によれば製造ばら
つきに対して安定なセンスアンプを実現できる。また、
VRを動作時には標準値(a点)より低く(f点)待機
時には高く(g点)することにより動作の高速化と待機
時の低消費電力化の両立ができる。またさらに、PMO
Sのウエルにも同様な回路を付加し、VRを、動作時に
はNMOSなら負、PMOSなら正とすることによりト
ランジスタのしきい電圧をデプレッション型に、待機時
には逆に正、負とし両者とも通常のエンハンスメント型
にすることにより、いっそうの高速化と低電圧振幅化が
できる。尚、動作のサイクルが短く基板電圧を高速に変
化させる必要が有るときには、前述の三重ウエル構造を
用いセンスアンプ部の基板を分離すれば良い。これによ
り、VBB発生回路も低電力化が可能となる。
である。QB1,QB2は、モニタ用MOSトランジス
タ、QB3〜QB8は比較回路、OSCはVBB発生回
路の発振回路、INV1,INV2,C2,C3,QB
9〜QB12は、VBB発生回路である。ここで、モニ
タ用MOSトランジスタを2段接続したのは、比較回路
の最適バイアスを得るためである。これにともなって、
VRは目標とするしきい電圧の2倍とする必要がある。
尚、このモニタ用トランジスタの段数は、2段とは限ら
ず比較回路への入力電圧が最適となる段数にすれば良
い。また、基板電圧発生回路の整流回路(C2,C3,
QB9〜QB12)は、本実施例ではしきい電圧の制御
範囲を大きくするため倍電圧を発生するようにしている
が、これは、センスアンプの動作電圧や基板電圧に対す
るしきい電圧の変化率に応じて変更しても差し支えな
い。以上のように、本実施例によれば、センスアンプの
しきい電圧と、制御ばらつきによらず一定でき、また動
作時と待機時でその値を変更できるので、低電圧、高
速、低消費電力のDRAMを実現できる。従って、本実
施例によれば、より低い電源電圧でも、速度性能を著し
く損なうことなく動作するメモリ回路を提供できる。ま
た、センスアンプに限らず、回路の用途に応じて使いわ
けることによって高速かつ低消費電力のLSIを提供で
きる。さらには、メモリに限らず、論理LSIなどの他
のLSIにおいても、より低い電圧で動作するLSIを
提供できる。なお、本発明は、素子の動作しきい値電圧
を検出する手段と、その検出出力で、しきい値電圧を回
路動作に最適な値になるように制御することにあり、上
述した回路方式に限るものではない。
が、ダイナミック、スタティックなどのランダムアクセ
スメモリ(RAM)、あるいはリードオンリーメモリ
(ROM)、さらにはマイクロコンピュータのようなロ
ジックLSIなどの、いずれの形式のLSIに適用して
もよい。また、その構成素子は、バイポーラ型トランジ
スタ、MOS型トランジスタ、これらの素子の組合せ、
あるいはSi以外の材料を用いた、例えば、GaAs型
のトランジスタなどのいずれでもよい。
ば、より低い電源電圧でも、速度性能を著しく損なうこ
となく動作するメモリ回路を提供でき、電池バックアッ
プ用メモリや電池動作用メモリとして用いることができ
る。また、センスアンプに限らず、回路の用途に応じて
使いわけることによって高速かつ低消費電力のLSIを
提供できる。さらには、メモリに限らず、論理LSIな
どの他のLSIにおいても、より低い電圧で動作するL
SIを提供できる。
トランジスタの特性を示す図。
図。
を示す図。
成を示す図。
図。
を示す図。
図。
4’,Q12,Q13,Q14,Q15…センスアンプ
用のトランジスタ、 Q5,Q6,Q7,Q5’,Q
6’,Q7’,Q16,Q17,Q18…プリチャージ
回路用のトランジスタ、 Q8,Q9…Yゲート、VP
…プレート電圧端子、 CS…蓄積容量、Q10,Q1
1…メモリセルのスイッチ用トランジスタ、 PC…プ
リチャージ信号入力端子、 VDP…プリチャージ電
圧、 HVC…VDD/2電圧端子、 VDL…データ
線充電電圧端子、 QP,QN,QP1,QP2,QN
1,QN2…センスアンプ駆動用トランジスタ、 VS
S…接地電位、 AMP…メインアンプ、DIB…Din
バッファー、 Dout…情報出力端子、 Din…情報入
力端子、 W/R…情報入出力切り換え端子。
Claims (7)
- 【請求項1】複数のデータ線対と複数のワード線の交点
に設けられた複数のメモリセルと、 前記複数のデータ線対のそれぞれに対応して設けられ、
対応するデータ線対の一方と他方との間に生ずるメモリ
セルからの信号電圧を所定電圧に増幅するための複数の
センスアンプと、 その非選択期間に前記複数のデータ線対を前記所定電圧
の略1/2の電圧であるプリチャージ電圧にプリチャー
ジするためのプリチャージ回路とを備え、 前記複数のセンスアンプは、ゲートとドレインが交差結
合されてなるpチャンネル型MOSトランジスタ対と、
ゲートとドレインが交差結合されてなるnチャンネル型
MOSトランジスタ対をそれぞれに有し、 前記複数のセンスアンプの動作開始時に前記複数のデー
タ線対の一方と他方にそれぞれ同じ極性の電圧を印加
し、前記複数のセンスアンプの前記pチャンネル型MO
Sトランジスタ対又は前記nチャンネル型MOSトラン
ジスタ対のゲートとソース(ドレイン)間の電圧の絶対値
を、前記プリチャージ電圧よりも実効的に上昇せしめる
期間を有し、 前記所定電圧は、前記nチャンネル型MOSトランジス
タと前記pチャンネル型MOSトランジスタのそれぞれ
のしきい値電圧の和の近傍、又はそれぞれのしきい値電
圧の和よりも小さい値である ことを特徴とする半導体集
積回路。 - 【請求項2】請求項1において、上記複数のデータ線対
の一方と他方は、前記複数のセンスアンプの動作開始時
において、対応するデータ線に接続されたブースト容量
によって、動的に電位を上昇させられることを特徴とす
る半導体集積回路。 - 【請求項3】複数のデータ線対と複数のワード線の交点
に設けられた複数のメモリセルと、 前記複数のデータ線対のそれぞれに対応して設けられ、
対応するデータ線対の一方と他方に接続されるセンスノ
ード対を持ち、対応するデータ線対間を所定電圧に増幅
するための複数のセンスアンプと、 前記複数のデータ線対を前記所定電圧の略1/2の電圧
であるプリチャージ電圧にプリチャージするためのプリ
チャージ回路と、 前記複数のセンスアンプのセンスノード対に所定の電位
を印加するための手段とを備え、 前記複数のセンスアンプは、ゲートとドレインが交差結
合されてなるpチャンネル型MOSトランジスタ対と、
ゲートとドレインが交差結合されてなるnチャンネル型
MOSトランジスタ対をそれぞれに有し、 前記所定電圧は、前記nチャンネル型MOSトランジス
タと前記pチャンネル型MOSトランジスタのそれぞれ
のしきい値電圧の和の近傍、又はそれぞれのしきい値電
圧の和よりも小さい値である ことを特徴とする半導体集
積回路。 - 【請求項4】請求項3において、 前記所定の電位を印加するための手段は、 前記複数のデータ線対のそれぞれに対して設けられ、デ
ータ線対の一方に一端が接続された第1容量と、データ
線対の他方に一端が接続された第2容量と、 前記複数のデータ線対のそれぞれの前記第1容量の他端
と前記第2容量の他端とに共通に接続された制御信号線
とを有することを特徴とする半導体集積回路。 - 【請求項5】請求項4において、前記制御信号線は、選
択すべきメモリセルに接続されたワード線が活性化され
た後に所定電位に駆動されることを特徴とする半導体集
積回路。 - 【請求項6】請求項4または5において、前記制御信号
線は、前記複数のセンスアンプを活性化するタイミング
に同期して駆動されることを特徴とする半導体集積回
路。 - 【請求項7】請求項3から6のいずれかにおいて、 前記半導体集積回路は、 前記複数のデータ線対のそれぞれに対応して設けられ、
前記複数のデータ線対を前記プリチャージ電位にプリチ
ャージするための複数の第1プリチャージ回路と、 前記複数のセンスアンプを活性化するための電源を供給
する共通駆動線対と、 前記共通駆動線対を前記プリチャージ電位にプリチャー
ジするための第2プリチャージ回路とを更に有し、 前記メモリセルはダイナミック形メモリセルであること
を特徴とする半導体集積回路。
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KR101981254B1 (ko) * | 2012-04-05 | 2019-05-23 | 삼성전자 주식회사 | 반도체 장치 및 그 동작 방법 |
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