JP2934448B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、高速かつ低消費電力で動作する高集積の半
導体集積回路に関する。

【従来の技術】

半導体集積回路は、高集積化にともなって、負荷容量
の充放電による消費電力が増加する傾向がある。このた
め、高速かつ低消費電力で動作する半導体集積回路技術
が重要となる。また、近年、ラップトップパソコン、電
子手帳などの携帯用電子情報機器や磁気媒体を用いない
音声録音機器、電子スチルカメラなどの携帯用電子メデ
ィア機器の需要が増加している。これらの携帯用電子機
器に大量の情報を記憶し、その情報を保持するために
は、電池動作や電池による情報保持動作（バッテリバッ
クアップ）を可能にする低消費電力の超高集積半導体回
路（ULSI）が必要となる。このULSIの低電力化のために
は、主たる回路ブロックの動作電圧や、回路間の情報伝
達を担う信号の振幅を低下させることが有効である。 ULSIを代表するものにDRAM（ダイナミック・ランダム
・アクセス・メモリ）がある。 DRAMの消費電力低減のためには、その電力消費の約半
分を占めるデータ線充放電電力の低減が重要である。従
来、DRAMの低電力化については、エヌ・シー・ルー ア
ンド エッチ・エッチ・チャオ，“ハーフ ブイデーデ
ー ビットライン センシング イン シーモス デー
ラム”アイ イー イー イー ジェイ，ソリッド ス
テート サーキット，ヴォル・エスシー19,451〜454頁,
1984年（N,C,Lu and H.H.Chao,“Half-VDD bit-Line se
nsing scheme in CMOS DRAM'S"IEEE J.Solid-State Cir
cuits,Vol.SC-19,pp.451〜454,1984.）に論じられてい
る。この、ハーフVDDプリチャージ方式の特徴は、VDDプ
リチャージ方式（詳細は特開昭51-74535,USP 3514765等
に記載）に比べて、データ線の信号振幅を半分にしてい
るため、（１）１サイクルの消費電荷が半分でよい、
（２）メモリアレー内の雑音が小さい、（３）データ線
の充放電時間が短いためサイクル時間の高速化が可能な
点である。ところが、メモリの高集積化とともに、デー
タ線の信号振幅を減らすと、従来のLSIでは信号振幅に
関係なく１種類のMOS-FETにより回路を構成していたた
め、その振幅がセンスアンプのMOS-FETのしきい値電圧
の近傍になると回路が誤動作を起こしたり、速度性能が
著しく損なわれるという問題があった。したがって、せ
っかく信号振幅を半分に減らしても、動作電圧の下限が
VDDプリチャージ方式の２倍程度になり、その低消費電
力の優位性を享受できなくなる。以上は、DRAMの場合の
１例であるが、その他、従来の論理LSIにおいても、そ
の信号振幅の下限は、MOS-FETのしきい値電圧により制
限をさせるため、高速かつ超低電力のULSIを実現できな
いという問題があった。

【発明が解決しようとする課題】

このように、従来の技術においては、MOS-FETの素子
特性がDRAMをはじめとするULSIの低消費電力化の下限を
規定するという問題があり、電池動作や電池バックアッ
プ用の機器で求められる高速かつ低消費電力のULSIを供
することができないという問題があった。 本発明の目的は、このような従来の問題を改善し、高
速かつ低消費電力で、電池動作あるいは電池バックアッ
プが可能な半導体集積回路を提供することにある。

【課題を解決するための手段】

上記目的は、消費電力を規定する主たる回路ブロック
の信号振幅および該回路ブロックを構成するMOS-FETの
しきい値電圧を下げること、あるいは、該回路ブロック
を構成するMOS-FETのゲートとソース（ドレイン）間の
電圧もしくはドレインとソース間の電圧を動的もしくは
静的に該MOS-FETのしきい値電圧を十分上回る大きな電
圧値で駆動することにより達成される。

【作用】

上記手段によって、主たる回路の信号振幅のみを低下
させることができ、高速化と低消費電力化を同時に達成
するULSIを供することができるようになる。

【実施例】

以下、本発明の実施例を図面により詳細に説明する。
なお、以下の実施例ではDRAMに本発明を適用した例につ
いて説明するが、ダイナミック、スタティックなどのラ
ンダムアクセスメモリ（RAM）、あるいはリードオンリ
ーメモリ（ROM）、さらにはマイクロコンピュータのよ
うなロジックLSIなどの、いずれの形式のLSIに適用して
もよい。また、その構成素子は、バイポーラ型トランジ
スタ、MOS型トランジスタ、これらの素子の組合せ、あ
るいはSi以外の材料を用いた、例えば、GaAs型のトラン
ジスタなどのいずれでもよい。 第１図は、本発明の第１の実施例である。第１図
（ａ）は本実施例の回路構成である。この回路は従来の
センスアンプに、しきい値電圧Vthの低いVthMOSトラン
ジスタ（Q1′,Q2′,Q3′,Q4′）を用いたものである。
この回路のデータ線を低い電圧振幅（1.0V）で動作させ
た場合について、第１図（ａ″）の動作波形で説明す
る。ワード線W0の電圧をVSS（0V）からVDH（1.5V）にす
ると、蓄積容量CSに蓄えられた情報がデータ線Ｄに読出
される。次に、P1PをVDL（1.0V）からVSS（0V）、P1Nを
VSS（0V）からVDL（1.0V）にすると、センスアンプ駆動
用トランジスタQP,QNがオンし、センスアンプ駆動線CSP
がHVC（0.5V）からVDL（1.0V）に、CSNがHVC（0.5V）か
らVSS（0V）に変化する。このとき、本発明のセンスア
ンプは、しきい値電圧の低いトランジスタ（Q1′,Q2′,
Q3′,Q4′）を用いているため、ゲートとソース（ドレ
イン）間の電圧がしきい値電圧を十分上回り、センスア
ンプのトランジスタが十分オンし、データ線の信号電圧
を十分増幅できる。ところが、従来のセンスアンプで
は、ゲートとソース（ドレイン）間の電圧がしきい値電
圧の近傍になるため、センスアンプのトランジスタが十
分オンせず、データ線の信号電圧を十分増幅できなくな
る。これ以降のデータ線の動作は、従来のDRAMと同様で
ある。第１図（ａ′）は、データ線を通常の電圧振幅
（例えば1.5V）で動作させた場合を示している。この場
合、本発明のセンスアンプを用いたことによって、デー
タ線の充放電速度が多少速くなる。第１図（ｂ）は、本
実施例の効果を示したものである。VDLminはセンスアン
プが動作限界となる時のデータ線充電電圧である。IDSm
axは、64メガビットDRAMを想定し（Q1,Q2,Q3,Q4:W/L＝
２μm/0.5μm,センスアンプ16000個動作）、センスアン
プのゲートとソース（ドレイン）間の電圧を0Vにしたと
きに、全てのセンスアンプのドレインとソース間に流れ
る電流の和である。MOSトランジスタのゲートとソース
（ドレイン）間の電圧を0Vにしたときに、ドレインとソ
ース間に流れる電流については、R.M.SWNSON and J.D.M
EINDL,“Ion-Implanted Complementary MOS Transistor
s in Low-Voltage Circuits",IEEE J.Solid-State Circ
uits,Vol.SC−7,No2,pp.146〜153,April 1972に詳述さ
れている。VTOは、MOSトランジスタのゲートとソース間
の電圧VGSとドレインとソース間の電流の平方根√IDの
関係を√ID＝Ａ・VGS＋Ｂと簡単化し仮定したときに、
√ID＝０となるときのVGSの値である。第１図（ｃ）お
よび（ｄ）に、VTOとトランジスタのチャネル長Lgの関
係の１例を示す。本実施例のセンスアンプ（Q1′,Q2′,
Q3′,Q4′）は低VthMOSトランジスタ、他の回路は標準V
thMOSトランジスタ、従来のセンスアンプ（Q1,Q2,Q3,Q
4）は高VthMOSトランジスタである。このように、セン
スアンプにチャネル長Lgの大きなトランジスタ（Lg＝0.
5μｍ）を用いるのは、Lgの加工バラツキによって、セ
ンスアンプのトランジスタのしきい値電圧がばらつき、
センスアンプの感度が低下するのを防止するためであ
る。センスアンプ以外のトランジスタは、高い駆動能力
を得るためLgの小さい値（例えば0.3μｍ）を用いる。
本実施例の動作が従来と異なる点は、VDLが1.0V程度の
低電圧になったときである。例えば、第１図（ｃ）およ
び（ｄ）に示す高VthMOSトランジスタ（VTO＝0.5V）を
センスアンプに用いる従来方式の場合、第１図（ｂ）に
示すように、VDLが1.2Vでセンスアンプが動作しなくな
る（VTOのワースト値が0.6V）。本実施例の低VthMOSト
ランジスタ（VTO＝0.3V）をセンスアンプに用いた場
合、VDLが1.2Vでもセンスアンプは充分動作可能とな
る。これは、センスアンプのゲートとソース（ドレイ
ン）間の電圧0.6Vに対して、VTOが0.4V（ワースト値）
と充分低いためである。本実施例では、VDL＞0.8Vまで
動作可能である。このとき、センスアンプのドレインと
ソース間に流れる電流IDSmaxは100μＡ（センスアンプ1
6000個動作）程度で、データ線の充電電流に比べ充分無
視できる値であり問題ない。第１図（ｃ）および（ｄ）
に示すような低VthMOSトランジスタは、センスアンプ部
をマスクし、イオン注入量を変えることによって作る。
センスアンプ以外でも、トランジスタのドレインとソー
ス間が低電圧となる部分（例えば、メモリアレーをシェ
アードする場合の入出力線の切り換え用トランジスタ）
に低VthMOSトランジスタを用いることによって、センス
アンプの低電圧動作と同様の効果を得ることが出来る。
低VthMOSトランジスタの代わりにディプレッション型の
MOSトランジスタを用いても上記同様の効果を得ること
ができる。この場合、センスアンプを駆動しないプリチ
ャージ時には、センスアンプのＮチャネルMOSトランジ
スタの基板電位を低くして（ＰチャネルMOSトランジス
タの基板電位は高くして）、データ線間に電流が流れな
いようにする。このように、本実施例によれば、より低
い電源電圧でも、速度性能を著しく損なうことなく動作
するメモリ回路を提供できる。また、センスアンプに限
らず、回路の用途に応じて使いわけることによって高速
かつ低消費電力のLSIを提供できる。さらには、メモリ
に限らず、論理LSIなどの他のLSIにおいても（例えば、
パスゲートなど）、より低い電圧で動作するLSIを提供
できる。 第３図は、本発明の第２および第３の実施例である。
第３図（ａ）は第２の実施例の回路構成である。この回
路は従来のセンスアンプ駆動用トランジスタを各々２個
並列に接続し（QP1,QP2,QN1,QN2）、センスアンプ駆動
線CSP,CSNにブースト容量CBP,CBNを付加している。セン
スアンプを構成するＰチャネルMOSトランジスタQ3,Q4,
の基板電位はセンスアンプ駆動線CSP,CSNと同電位であ
る。この回路の動作を第３図（ｂ）を動作波形で説明す
る。ワード線W0の電圧をVSS（0V）からVDH（1.5V）にす
ると、蓄積容量CSに蓄えられた情報がデータ線Ｄに読出
される。次に、P1PをVSS（0V）からVDH（1.5V）、P1Nを
VDL（1.0V）からVDB（−0.5V）にすると、センスアンプ
駆動用トランジスタQP1,QN1がオンし、センスアンプ駆
動線CSPがHVC（0.5V）からVDL（1.0V）に、CSNがHVC
（0.5V）からVSS（0V）に変化する。次に、PBPをVSS（0
V）からVDL（1.0V）に、PBNをVDL（1.0V）からVSS（0
V）にすると、センスアンプ駆動線はブーストされ、CSP
がVDL（1.0V）からVDH（1.5V）程度に、CSNがVSS（0V）
からVDB（−0.5V）程度に変化する。このとき、P1PをVD
H（1.5V）からVSS（0V）、P1NをVDB（−0.5V）からVDL
（1.0V）にすることにより、センスアンプ駆動線に注入
された電荷が、センスアンプ駆動用トランジスタを通し
て放電することがない。これによって、センスアンプを
構成するトランジスタ（Q1,Q2,Q3,Q4）のゲートとソー
ス（ドレイン）間の電圧をVDL/2＋0.5V程度にできるた
め、センスアンプが充分オンし、データ線D,DをVDL（1.
0V）,VSS（0V）に増幅できる。センスアンプ駆動線のブ
ースト後に、P2PをVSS（0V）からVDH（1.5V）、P2NをVD
L（1.0V）からVDB（−0.5V）にし、センスアンプ駆動用
トランジスタQP2,QP2をオンさせて、センスアンプの増
幅が充分に行なえるようにする。これ以降のデータ線の
動作は、従来と同様である。第３図（ｂ）に示す程度の
ブースト電圧を得るためには、ブースト容量CBP,CBNを1
50pF程度にすればよい（センスアンプ駆動線にデータ線
容量が約300fFのセンスアンプが1000個つながると仮
定）。各端子の電圧値は第３図（ｂ）のとおりでなくて
もよく、センスアンプ駆動線CPSとCSN間の電圧振幅がデ
ータ線Ｄと間の電圧振幅より大きければよい。VDHの
電圧は、VDLを昇圧して発生させても、外部電源を降圧
して発生させてもよい。CSPのみ、あるいはCSNのみのブ
ーストでもよい。VDL配線にブースト用コンデンサCBPを
設け、VDLをブーストしてもよい。このとき、センスア
ンプ駆動用トランジスタQP1,QP2の基板電位は、VDLと同
電位にする。センスアンプ駆動用トランジスタQP1,QP2,
QN1,QN2はＰチャネルMOSトランジスタでも、Ｎチャネル
MOSトランジスタでも、バイポーラトランジスタでもよ
く、センスアンプ駆動線の電位がCSP側でHVCからVDL、C
SN側でHVCからVSSになればよい。センスアンプ駆動線を
ブーストするときに、各トランジスタの基板電位が順バ
イアスにならないようにすることによって、ラッチアッ
プ等を防止できる。センスアンプQ3,Q4の基板電位をセ
ンスアンプ駆動線CSPと同電位にするかセンスアンプQ1,
Q2の基板電位をセンスアンプ駆動線CSNと同電位にする
ことにより、基板効果によるしきい値電圧の上昇を防止
できるため、センスアンプの動作をさらに改善できる。
センスアンプの基板電位をセンスアンプ駆動線と同電位
にするには、基板の３重ウエル構造を用いればよい基板
の３重ウエル構造については、特開昭62-119958に明記
されている。センスアンプ（Q1,Q2,Q3,Q4）に、第１の
実施例の低VthMOSトランジスタを用いることにより、さ
らに低電圧で動作させることができる。このように、本
実施例によれば、より低い電源電圧でも、速度性能を著
しく損なうことなく動作するメモリ回路を提供できる。
また、センスアンプに限らず、回路の用途に応じて使い
わけることによって高速かつ低消費電力のLSIを提供で
きる。さらには、メモリに限らず、論理LSIなどの他のL
SIにおいても、より低い電圧で動作するLSIを提供でき
る。 第３図（ｃ），（ｄ）は第３の実施例の概念を示して
いる。第３図（ｃ）ではチップ内に定電圧発生回路LVD
H,LVDL,LVDBLを設け、定電圧VDH,VDL,VDBLを発生させて
いる。定電圧VDH,VDL,VDBLおよびVDBH（＝VSS）はスイ
ッチSP1,SP2,SN2,SN1を介し、センスアンプ駆動線CSP,C
SNに接続する。各々の電圧関係は、VDH≧VDL＞VDP（プ
リチャージ電圧）＞VDBL≧VDBH（＝接地電圧VSS）≧VBB
（基板電圧）である。この回路の動作は、次の通りであ
る。まず、データ線D,の電圧およびセンスアンプ駆動
線CSP,CSNの電圧をプリチャージ電圧VDPにする。次に、
スイッチSP1,SN1をオンし、センスアンプ駆動線SP1,SN1
をオンし、センスアンプ駆動線CSPをVDH、CSNをVDBH（V
SS）にする。これによって、センスアンプを構成するト
ランジスタのゲートとソース（ドレイン）間の電圧をVD
Pより大きくできるため、センスアンプが充分オンし、
データ線D,をVDL,VDBL程度に増幅できる。次に、スイ
ッチSP1,SN1をオフし、SP2,SN2をオンする。これによっ
て、センスアンプ駆動線CSPがVDL、CSNがVDBLになり、
データ線D,をVDL,VDBLに固定できる。スイッチSP1,SN
1をオフし、SP2,SN2をオンするタイミングは、データ線
D,がVDL,VDBL程度になるときに設定する。これによっ
て、データ線がVDL以上、データ線DGAVDBL以下になる
ことを防止できる。VDH,VDLの値と外部電源電圧VCCの関
係は、どのような関係でもよい。（例えば、VDH＝VCCで
もVDL＝VCCでもよい。）VDHの電圧は、VDLを昇圧して発
生させてもよい。基板電圧VBBはVDBHより小さくなくて
もよい。（例えば、VDBHA（＝VSS）＝VBBでもよい。）
基板電圧VBBは、メモリアレー部とセンスアンプ部、あ
るいは、どちらか一方だけ印加し、その他の部分は接地
電圧でもよい。これは、基板の３重ウエル構造を用いれ
ば実現できる。基板の３重ウエル構造については、特開
昭62-119958に明記されている。このように、本実施例
によれば、より低い電源電圧でも、速度性能を著しく損
なうことなく動作するメモリ回路を提供できる。また、
センスアンプに限らず、回路の用途に応じて使いわける
ことによって高速かつ低消費電力のLSIを提供できる。
さらには、メモリに限らず、論理LSIなどの他のLSIにお
いても、より低い電圧で動作するLSIを提供できる。 第３図（ｄ）ではチップ内に定電圧発生回路LVDH,LVD
L,LVDBHを設け、定電圧VDH,VDL,VDBHを発生させてい
る。定電圧VDH,VDL,VDBHおよびVDBL（＝VSS）はスイッ
チSP1,SP2,SN1,SN2を介し、センスアンプ駆動線CSP,CSN
に接続する。各々の電圧関係は、VDH≧VDL＞VDP（プリ
チャージ電圧）＞VDBL≧VDBH（＝接地電圧VSS）≧VBB
（基板電圧）である。この回路の動作は、次の通りであ
る。まず、データ線D,の電圧およびセンスアンプ駆動
線CSP,CSNの電圧をプリチャージ電圧VDPにする。次に、
スイッチSP1,SN1をオンし、センスアンプ駆動線CSPをVD
H、CSNをVDBHにする。これによって、センスアンプを構
成するトランジスタのゲートとソース（ドレイン）間の
電圧をVDPより大きくできるため、センスアンプが充分
オンし、データ線D,DをVDL,VDBL（VSS）程度に増幅でき
る。次に、スイッチSP1,SN1をオフし、SP2,SN2をオンす
る。これによって、センスアンプ駆動線CSPがVDL、CSN
がVDBL（VSS）になり、データ線D,をVDL,VDBL（VSS）
に固定できる。スイッチSP1,SN1をオフし、SP2,SN2をオ
ンするタイミングは、データ線D,がVDL,VDBL程度にな
るときに設定する。これによって、データ線ＤがVDL以
上、データ線がVDBL以下になることを防止できる。VD
H,VDLの値と外部電源電圧VCCの関係は、どのような関係
でもよい。（例えば、VDH＝VCCでもVDL＝VCCでもよ
い。）VDHの電圧は、VDLを昇圧して発生させてもよい。
基板電圧VBBはVDBHより小さくなくてもよい。（例え
ば、VDBH＝VBBでもよい。）基板電圧VBBは、メモリアレ
ー部とセンスアンプ部、あるいは、どちらか一方だけ印
加し、その他の部分は接地電圧でもよい。これは、基板
の３重ウエル構造を用いれば実現できる。基板の３重ウ
エル構造については、特開昭62-119958に明記されてい
る。このように、本実施例によれば、より低い電源電圧
でも、速度性能を著しく損なうことなく動作するメモリ
回路を提供できる。また、センスアンプに限らず、回路
の用途に応じて使いわけることによって高速かつ低消費
電力のLSIを提供できる。さらには、メモリに限らず、
論理LSIなどの他のLSIにおいても、より低い電圧で動作
するLSIを提供できる。 第３図（ｅ）は第３図の実施例の具体的な回路構成の
１例である。この回路は、第３図（ｄ）のセンスアンプ
駆動線のCPS側のみの場合を示している。従来のセンス
アンプ駆動用トランジスタを各々２個並列に接続し（QP
1,QP2,QN1,QN2）、ＰチャンネルMOSトランジスタQP1の
ドレインをVDH（例えば1.5V）、QP2のドレインをVDL
（例えば1.0V）にしている。QP1,QP2の基板電位はVDHで
ある。この回路の動作を第３図（ｆ）の動作波形で説明
する。ワード線W0の電圧をVSS（0V）からVDH（1.5V）に
すると、蓄積容量CSに蓄えられた情報がデータ線Ｄに読
出される。次に、P1PをVDH（1.5V）からVSS（0V）、P1N
をVSS（0V）からVDL（1.0V）にすると、センスアンプ駆
動用トランジスタQP1,QN1がオンし、センスアンプ駆動
線CSPがHVC（0.5V）からVDH（1.5V）に、CSNがHVC（0.5
V）からVSS（0V）に変化する。これによって、センスア
ンプを構成するトランジスタQ3,Q4のゲートとソース
（ドレイン）間の電圧をVDL/2＋0.5V程度にできるた
め、センスアンプが充分オンし、データ線ＤをVDL（1.0
V）程度に増幅できる。これによって、センスアンプを
構成するトランジスタQ1,Q2のゲートとソース（ドレイ
ン）間の電圧も大きくなり、データ線をVSS（0V）に
増幅できる。データ線Ｄの電圧がVDL（1.0V）を越える
あたりで、P1PをVSS（0V）からVDH（1.5V）、P2PをVDH
（1.5V）からVSS（0V）にすると、センスアンプ駆動用
トランジスタQP1がオフ、QP2がオンし、センスアンプ駆
動線CSPがVDH（1.5V）からVDL（1.0V）になる。これに
よって、データ線Ｄの電圧はVDL（1.0V）で一定とな
る。このとき、P2NをVSS（0V）からVDL（1.0V）にし、
センスアンプ駆動用トランジスタQN2をオンさせること
によって、センスアンプの増幅が充分に行なえるように
する。これ以降のデータ線の動作は、従来と同様であ
る。各端子の電圧値は第３図（ｆ）のとおりでよく、セ
ンスアンプ駆動線CSPの電圧がデータ線の充電電圧VDLよ
り大きければよい。VDHの電圧は、VDLを昇圧して発生さ
せても、外部電源を降圧して発生させてもよい。センス
アンプ駆動用トランジスタQP1,QP2,QN1,QN2はＰチャネ
ルMOSトランジスタでも、ＮチャネルMOSトランジスタで
も、バイポーラトランジスタでもよく、センスアンプ駆
動線の電位がCSP側でHVCからVDLおよびVDH、CSN側でHVC
からVSSになればよい。センスアンプQ3,Q4の基板電位を
センスアンプ駆動線CSPと同電位にするかセンスアンプQ
1,Q2の基板電位をセンスアンプ駆動線CSNと同電位にす
ることにより、基板効果によるしきい値電圧の上昇を防
止できるため、センスアンプの動作をさらに改善でき
る。センスアンプの基板電位をセンスアンプ駆動線と同
電位にするには、基板の３重ウエル構造を用いればよ
い。基板の３重ウエル構造については、特開昭62-11995
8に明記されている。センスアンプ（Q1,Q2,Q3,Q4）に、
第１の実施例の低VthMOSトランジスタを用いることによ
り、さらに低電圧で動作させることができる。このよう
に、本実施例によれば、より低い電源電圧でも、速度性
能を著しく損なうことなく動作するメモリ回路を提供で
きる。また、センスアンプに限らず、回路の用途に応じ
て使いわけることによって高速かつ低消費電力のLSIを
提供できる。さらには、メモリに限らず、論理LSIなど
の他のLSIにおいても、より低い電圧で動作するLSIを提
供できる。 第３図（ｃ）〜（ｆ）で述べた電圧関係は、これらに
限るものでなく、低振幅で動作するMOS-FETのゲート／
ソース間電圧を、動作中のある期間、しきい値電圧を十
分に上回るようにすることにより同様の効果を得ること
ができる。 第４図は、本発明の第４の実施例である。第４図
（ａ）は本実施例の回路構成である。この回路は、参照
用データ線に接続される蓄積容量のプレート端子CSB
を１度に駆動できるようにしている。プリチャージ回路
（Q5′,Q6′,Q7′,Q5,Q6,Q7）に供給するプリチャージ
電圧は、定電圧VDPを用いる。この定電圧VDPは、第４図
（ｄ）あるいは（ｅ）に示すような特性にする。この回
路の動作を第４図（ｂ）の動作波形で説明する。ワード
線W0の電圧をVSS（0V）からVDH（1.5V）にすると、蓄積
容量CSに蓄えられた情報がデータ線に読出される。
“1"読み出しの場合、CD/（CD＋CS）×（VDL-VDP）＝0.
25CD/（CD＋CS）ボルト、“0"読み出しの場合、CD/（CD
＋CS）×（VDP-VSS）＝0.75CD/（CD＋CS）ボルト、（CD
Eはデータ線容量）がデータ線に読出される。このと
き、ダミーワード線DW0の電圧をVSS（0V）からVDH（1.5
V）にする。このとき、参照用データ線Ｄの電圧はプリ
チャージ電圧VDP（0.75V）のままである。次に、参照用
データ線につながる蓄積用CS′のプレートCSBの電圧をV
DP（0.75V）からHVC（0.5V）にする。これによって、参
照用データ線電圧はCD/（CD＋CS）×（VDP-HVC）＝0.25
CD/（CD＋CS）ボルト低下し、データ線D,の信号電圧
差は、“1"読み出し、“0"読み出しの場合とも、VDL/2
×CD/（CD＋CS）＝0.5CD/（CD＋CS）ボルトとなる。次
に、P1PをVDL（1.0V）からVSS（0V）、P1NをVSS（0V）
からVDL（1.0V）にすると、センスアンプ駆動用トラン
ジスタQP1,QN1がオンし、センスアンプ駆動線CSPがVDP
（0.75V）からVDL（1.0V）に、CSNがVDP（0.75V）からV
SS（0V）に変化する。これによって、センスアンプを構
成するトランジスタQ1,Q2のゲートとソース（ドレイ
ン）間の電圧をVDP（0.75V）にできるため、センスアン
プが充分オンし、データ線をVSS（0V）に増幅でき
る。これによて、センスアンプを構成するトランジスタ
Q3,Q4のゲートとソース（ドレイン）間の電圧も大きく
なり、データ線ＤをVDL（1.0V）に増幅できる。次に、P
2PをVDL（1.0V）からVSS（0V）に、P2NをVSS（0V）から
VDL（1.0V）にし、センスアンプ駆動用トランジスタQP
2,QN2をオンさせることによって、センスアンプの増幅
が充分に行なえるようにする。これ以降のデータ線の動
作は、従来と同様である。プレートCSBの電圧は、デー
タ線をプリチャージする前にHVC（0.5V）からVDP（0.75
V）にする。ダミーワード線DW0は、プリチャージ後のデ
ータ線電圧がVDP（0.75V）に回復したあたりで、VDH
（1.5V）からVSS（0V）にする。以上は、VDPの特性を第
４図（ｄ）として説明した。VDPの特性が第４図（ｅ）
でも同様の効果を得ることができる。各端子の電圧関係
は第４図（ｂ），（ｄ），（ｅ）のとおりでなくてもよ
く、VDP＞VDL/2＝HVC（第４図（ｄ））あるいはVDP＜VD
L/2＝HVC（第４図（ｅ））であればよい。第４図
（ｄ），（ｅ）に示すようにVDLが高電圧になると、VDL
＝1.5V以上でVDP＝HVCとなる。この場合の動作は、第４
図（ｂ′）に示すように、従来と同じ動作になる。プレ
ート電圧を駆動する方法としては、特願昭62-222317,特
願昭63-148104がある。ダミーワード線用のプレート電
圧を高速で駆動するには、第４図（ｃ）に示すように、
プレート駆動線の途中にドライバQ20,Q21を設け、ダミ
ーワード線DW0,DW1を切り換え信号として用いるとよ
い。Q20,Q21,Q23,Q24,NAD1,NAD2は、メモリアレーの中
に周期的に配置する。図中のNAD1,NAD2は、メモリアレ
ーの外に、まとめて配置してもよい。図中のQ20.Q21,Q2
3,Q24もメモリアレーの外に、まとめて配置してもよ
い。図中のNAD1,NAD2は、OR回路で構成したが、NOR回路
とインバータで構成してもよい。ダミーセルは、どのよ
うな方式でもよく、ダミーワード線用のプレート電圧
を、従来通り一定電圧（VP）とし、ダミーワード線DW0
を、プリチャージ直後のデータ線電圧がHVC（0.5V）に
なったとき、VDH（1.5V）からVSS（0V）にしてもよい。
あるいは、CSとQW0の間に書込み用のMOSトランジスタを
設け、HVC（0.5V）を書き込んでもよい。VDPの電圧は、
VDLを降圧して発生させても、HVCを昇圧（降圧）して発
生させてもよい。センスアンプ駆動用トランジスタQP1,
QP2,QN1,QN2はＰチャネルMOSトランジスタでも、Ｎチャ
ネルMOSトランジスタでも、バイポーラトランジスタで
もよく、センスアンプ駆動線の電位がCSP側でVDPからVD
L、CSN側でVDPからVSSになればよい。センスアンプQ3,Q
4の基板電位をセンスアンプ駆動線CSPと同電位にするか
センスアンプQ1,Q2の基板電位をセンスアンプ駆動線CSN
と同電位にすることにより、基板効果によるしきい値電
圧の上昇を防止できるため、センスアンプの動作をさら
に改善できる。センスアンプの基板電位をセンスアンプ
駆動線と同電位にするには、基板の３重ウエル構造を用
いればよい。基板の３重ウエル構造については、特開昭
62-119958に明記されている。センスアンプ駆動線CSPあ
るいはCSNとプリチャージ用の配線を共用することによ
って、配線エリアを増加することなくプリチャージ速度
を速くすることができる。センスアンプ（Q1,Q2,Q3,Q
4）に、第１の実施例の低VthMOSトランジスタを用いる
ことにより、さらに低電圧で動作させることができる。
このように、本実施例によれば、回路の動作振幅を電源
電圧に応じて変化させることにより、より低い電源電圧
でも、速度性能を著しく損なうことなく動作するメモリ
回路を提供できる。また、センスアンプに限らず、回路
の用途に応じて使いわけることによって高速かつ低消費
電力のLSIを提供できる。さらには、メモリに限らず、
論理LSIなどの他のLSIにおいても、より低い電圧で動作
するLSIを提供できる。 第５図は、本発明の第５の実施例である。第５図
（ａ）は本実施例の回路構成である。この回路は、従来
の各々のデータ線にブースト容量CBを付加している。こ
の回路の動作を第５図（ｂ）の動作波形で説明する。ワ
ード線W0の電圧をVSS（0V）からVDH（1.5V）にすると、
蓄積容量CSに蓄えられた情報がデータ線Ｄに読出され
る。次に、ブースト端子PCBの電圧をVSS（0V）からVDL
（1.0V）にすると、データ線D,Dは共に0.2V程度（CBが
約70fFのとき）上昇する。次に、P1PをVDL（1.0V）から
VSS（0V）、P1NをVSS（0V）からVDL（1.0V）にすると、
センスアンプ駆動用トランジスタQP,QNがオンし、セン
スアンプ駆動線CSPがHVC（0.5V）からVDL（1.0V）に、C
SNがHVC（0.5V）からVSS（0V）に変化する。このとき、
センスアンプを構成するトランジスタQ1,Q2のゲートと
ソース（ドレイン）間の電圧は、VDL/2＋0.2V程度にで
きるため、センスアンプが充分オンし、データ線をVS
S（0V）に増幅できる。これによって、センスアンプを
構成するトランジスタQ3,Q4のゲートとソース（ドレイ
ン）間の電圧も大きくなり、データ線ＤをVDL（1.0V）
に増幅できる。これ以降のデータ線の動作は、従来と同
様である。ブースト端子PCBの電圧は、データ線のプリ
チャージ前にVDL（1.0V）からVSS（0V）にする。各端子
の電圧値は第５図（ｂ）のとおりでなくてもよく、セン
スアンプ駆動時に、データ線電圧とVSSの電位差がVDL/2
以上あればよい。データ線D,Dの電圧がともに降下する
ように、ブースト電圧を逆位相で印加してもよい。この
場合も、センスアンプ駆動時に、データ線電圧とVDLの
電位性VDL/2以上あればよい。ブースト線CBLとセンスア
ンプ駆動線CSP（あるいはCSN）を共通にしてもよい。セ
ンスアンプ駆動用トランジスタQP,QNはＰチャネルMOSト
ランジスタでも、ＮチャネルMOSトランジスタでも、バ
イポーラトランジスタでもよく、センスアンプ駆動線の
電位がCSP側でHVCからVDL、CSN側でHVCからVSSになれば
よい。センスアンプQ3,Q4の基板電位をセンスアンプ駆
動線CSPと同電位にするかセンスアンプQ1,Q2の基板電位
をセンスアンプ駆動線CSNと同電位にすることによっ
て、基板効果によるしきい値電圧の上昇を防止できるた
め、センスアンプの動作をさらに改善できる。センスア
ンプの基板電位をセンスアンプ駆動線と同電位にするに
は、基板の３重ウエル構造を用いればよい。基板の３重
ウエル構造については、特開昭62-119958に明記されて
いる。センスアンプ（Q1,Q2,Q3,Q4）に、第１の実施例
の低VthMOSトランジスタを用いることにより、さらに低
電圧で動作させることができる。このように、本実施例
によれば、より低い電源電圧でも、速度性能を著しく損
なうことなく動作するメモリ回路を提供できる。また、
センスアンプに限らず、回路の用途に応じて使いわける
ことによって高速かつ低消費電力のLSIを提供できる。
さらには、メモリに限らず、論理LSIなどの他のLSIにお
いても、より低い電圧で動作するLSIを提供できる。 第６図は、本発明の第６の実施例である。第６図
（ａ）は本実施例の回路構成である。この回路は、第５
図（ａ）のデータ線ブースト容量CBをセンスアンプを構
成するトランジスタQ1、Q2のゲートに付加し、更にそれ
らのゲートとCBをQA、QBによりデータ線から分離できる
ようにしている。この回路の動作を第６図（ｂ）の動作
波形で説明する。前述のように、ワード線W0が高電位に
なるとCSにより情報がデータ線Ｄに読みだされる。この
時、第６図（ａ）のQA、QBのゲート電圧CGAはワード線
とほぼ同じ電位VDHに保たれている。そのため、データ
線Ｄの情報はQAを介してQ1のゲートにも伝達される。な
お、上記伝達CGAは、プリチャージ時にQA、QBが充分に
オンするような値であればよい。また、同様にQ2のゲー
トにはの参照電位が伝達される。次にセンスアンプ駆
動用トランジスタQP、QNをオンし、センスアンプ駆動線
CSPをHVC（0.5V）からVDC（1.0V）に、CSNをHVCからVSS
（0V）に変化させる。この時、QA、QBのゲート電圧CGA
はCSNとの間に入れられた容量CPCによりVDLの電位にま
で引き下げられるので、QA、QBは高抵抗状態となりデー
タ線Ｄ、とQ1、Q2のゲートは電気的に分離される。こ
れによって、ブースト容量CBはQ1、Q2のゲートのみを昇
圧することになるので第５の実施例より小さな容量でも
充分なゲート電圧が得られる。次に、ブースト端子PCB
の電圧をVSSからVDLにするとQ1、Q2のゲート電圧はとも
に上昇し、VDL/2＋0.2以上になる。このため、Q1、Q2が
充分にオンし、データ線を高速にVSSにまで増幅する。
更に、これによってQ3のゲート、ソース間電圧も大きく
なり、データ線を高速にVDLまで増幅できる。これ以降
のデータ線およびブースト端子PCBの動作は第５の実施
例と同様である。尚、CGAのプリチャージは、センスア
ンプ駆動トランジスタQNがオンしている期間にQPC2を介
して行う。プリチャージ電圧は、VDL（1.0V）である。
これにより、CSNをプリチャージするときにCPCとの容量
結合によりCGAは、ほぼVDHまで昇圧される。このよう
に、本実施例によれば、より低い電源電圧でも、速度性
能を著しく損なうことなく動作するメモリ回路を提供で
きる。また、センスアンプに限らず、回路の用途に応じ
て使いわけることによって高速かつ低消費電力のLSIを
提供できる。さらには、メモリに限らず、論理LSIなど
の他のLSIにおいても、より低い電圧で動作するLSIを提
供できる。 第７図は、本発明の第７の実施例である。第７図
（ａ）は、本実施例の回路構成である。この回路のセン
スアンプは、データ線と容量CCで結合されたQ12〜Q15か
らなるセンスアンプと従来のA1〜Q4からなるセンスアン
プの２段で構成されている。このうち、前者は従来のVD
L（1.0V）よりも高い電圧VDH（1.5V）で動作する。CH
P、CHNがその共通駆動線である。この回路の動作を第７
図（ｂ）の動作波形で説明する。前述のように、ワード
線W0が高電位になるとCSより情報がデータ線Ｄに読みだ
される。このデータ線電位の変化は結合容量CCによりQ1
2〜Q15からなるセンスアンプへ伝達される。次に、CHP
をVPH（0.75V）からVDH（1.5V）に、CHNをVPH（0.75V）
からVSSに変化させるとQ12〜Q15からなるセンスアンプ
が、データ線の信号に応じて増幅を開始する。この時、
Q12〜Q15のゲート、ソース間電圧は、プリチャージ電圧
である0.75Vが印加されるが、この電圧はMOSトランジス
タのしきい電圧の0.6Vよりも充分に高くまた、センスア
ンプの出力に付く容量は、データ線の1/10程度（ゲート
とCCの容量のみ）なのでセンスアンプは、高速に増幅を
行うことができる。そして、その出力電圧は、VSS（0
V）とVDH（1.5V）になる。次に、CSP、CSNを従来と同様
にVDLとVSSとすれば、Q1〜Q4からなるセンスアンプの入
力端は、Q12〜Q15からなるセンスアンプの出力端に接続
されているから、それらのゲート、ソース間電圧はNMOS
のQ2が1.5V、PMOSのQ3が−1.0Vとしきい値電圧よりも充
分に高くなる。従って、高速にデータ線を充放電でき
る。本実施例のデータ線電圧振幅の最小値は原理的に
は、PMOS（Q3、Q4）のゲート、ソース間電圧の最大値が
そのしきい値に等しくなる0.6Vである。従って、動作速
度を考慮すると、実用的な電圧は約0.8Vとなる。尚、本
実施例によればCHNの低レベルを負にすることも可能で
あるから、PMOSのゲート、ソース間電圧を更に大きくす
ることができ、更に低い電圧でも動作が可能となる。例
えば、CHNの低レベルを−0.5Vとすれば、正常動作可能
なゲート、ソース間電圧を0.8Vとして、データ線電圧振
幅は0.3Vまで可能となる。これは、センスアンプトラン
ジスタのしきい値電圧より小さい。プリチャージ時は、
第１の実施例などと同様に信号PCにより、データ線をシ
ョート、プリチャージするが、本実施例では、それらと
共にQ12〜Q15からなるセンスアンプの出力端のショー
ト、プリチャージも行う。Q16、17、Q18がそのためのト
ランジスタである。このプリチャージ電圧は、VDH（1.5
V）の半分の0.75Vである。従って、プリチャージ信号PC
の振幅は1.35V以上とすれば良い。以上のように、本実
施例ではデータ線の電圧振幅がデータ線を駆動するセン
スアンプトランジスタのしきい電圧より小さくても起動
時のゲート、ソース間電圧をしきい電圧より充分高くす
ることができるので、高速化、低消費電力化を図ること
ができる。従って、本実施例によれば、より低い電源電
圧でも、速度性能を著しく損なうことなく動作するメモ
リ回路を提供できる。また、本発明の本質は、大きな負
荷容量の信号線（ここではデータ線）の電圧振幅を下
げ、その信号線の駆動回路を構成する素子の動作しきい
値電圧を十分越える大きな電圧振幅で駆動回路を駆動す
ることにある。したがって、センスアンプに限らず、回
路の用途に応じて使いわけることによって高速かつ低消
費電力のLSIを提供できる。さらには、メモリに限ら
ず、論理LSIなどの他のLISにおいても、より低い電圧で
も高速に動作するLSIを提供できる。また、大／小の電
圧振幅と、しきい値電圧の組合せを最適化することによ
り、より高速かつ低消費電力のLSIを提供できる。例え
ば、第７図（ａ）において、Q1〜Q4の一部をディプレッ
ション型のMOS-FETにしてさらに高速化することもでき
る。 第８図は、本発明の第８の実施例である。第８図
（ａ）は、本実施例の回路構成の概略である。この回路
は、センスアンプトランジスタの基板電圧VBBを制御し
てそのしきい電圧を動作に最適な値にするものである。
このため、しきい電圧モニタ用のMOSトランジスタと基
準電圧VR発生回路、比較回路COMP、基板電圧VBB発生回
路から構成されている。その動作を第８図（ｂ）を用い
て説明する。MOSトランジスタは、基板電圧VBBを変化さ
せることにより、そのしきい電圧が変化する。例えば、
NMOSの場合は、第８図（ｂ）に示すようにVBBを負の方
向に大きくするとしきい電圧は大きくなる。また、逆に
小さくすると小さくなる。センスアンプを低電圧（1.0V
程度）で動作させるには、前述のようにしきい電圧を小
さくすれば高速に動作する。そこで、本実施例では、第
８図（ａ）に示すように、MOSトランジスタをダイオー
ド接続し定電流で駆動することにより、そのしきい電流
をモニタし、それを基準電圧VRと比較回路COMPで比較
し、その出力でVBB発生回路の出力電圧を制御し、モニ
タ用MOSトランジスタのしきい電圧がVRと等しくなるよ
うにしている。このようにすることにより、例えばMOS
トランジスタのしきい電圧が製造ばらつきにより、第８
図（ｂ）のａ点で示す最適値より高いｂ点の電圧となっ
てもVBBをVB1まで下げることによりｄ点へシフトさせVR
と等しくすることができる。また、低くなった場合（同
図ｃ点）には、VBBをVB2に上げることによりｅ点へシフ
トさせ、やはりVRと等しくすることができる。従って、
本実施例によれば製造ばらつきに対して安定なセンスア
ンプを実現できる。また、VRを動作時には標準値（ａ
点）より低く（ｆ点）待機時には高く（ｇ点）すること
により動作の高速化と待機時の低消費電力化の両立がで
きる。またさらに、PMOSのウエルにも同様な回路を付加
し、VRを、動作時にはNMOSなら負、PMOSなら正とするこ
とによりトランジスタのしきい電力をデプレッション型
に、待機時には逆に正、負とし両者とも通常のエンスハ
ンスメント型にすることにより、いっそうの高速化と低
電圧振幅化ができる。尚、動作のサイクルが短く基板電
圧を高速に変化させる必要が有るときには、前述の三重
ウエル構造を用いセンスアンプ部の基板を分離すれば良
い。これにより、VBB発生回路も低電力化が可能とな
る。第８図（ｃ）は、第８図（ａ）を具体化したもので
ある。QB1、QB2は、モニタ用MOSトランジスタ、QB3〜QB
2は、モニタ用MOSトランジスタ、QB3〜QB8は比較回路、
OSCはVBB発生回路の発振回路、INV1、INV2、C2、C3、QB
9〜QB12は、VBB発生回路である。ここで、モニタ用MOS
トランジスタを２段接続したのは、比較回路の最適バイ
アスを得るためである。これにともなって、VRは目標と
するしきい電力の２倍とする必要がある。尚、このモニ
タ用トランジスタの段数は、２段とは限らず比較回路へ
の入力電力が最適となる段数にすれば良い。また、基板
電圧発生回路の整流回路（C2、C3、QB9〜QB12）は、本
実施例ではしきい電圧の制御範囲を大きくするため倍電
圧を発生するようにしているが、これは、センスアンプ
の動作電圧や基板電圧に対するしきい電圧の変化率に応
じて変更しても差し支えない。以上のように、本実施例
によれば、センスアンプのしきい電圧を、製造ばらつき
によらず一定にでき、また動作時と待機時でその値を変
更できるので、低電圧、高速、低消費電力のDRAMを実現
できる。従って、本実施例によれば、より低い電源電圧
でも、速度性能を著しく損なうことなく動作するメモリ
回路を提供できる。また、センスアンプに限らず、回路
の用途に応じて使いわけることによって高速かつ低消費
電力のLSIを提供できる。さらには、メモリに限らず、
論理LSIなどの他のLSIにおいても、より低い電圧で動作
するLSIを提供できる。なお、本発明は、素子の動作し
きい値電圧を検出する手段と、その検出出力で、しきい
値電圧を回路動作に最適な値になるように制御すること
にあり、上述した回路方式に限るものではない。 以上、本発明はDRAMを例に説明したが、ダイナミッ
ク、スタティックなどのランダムアクセスメモリ（RA
M）、あるいはリードオンリーメモリ（ROM）、さらには
マイクロコンピュータのようなロジックLSIなどの、い
ずれの形式のLSIに適用してもよい。また、その構成素
子は、バイポーラ型トランジスタ、MOS型トランジス
タ、これらの素子の組合せ、あるいはSi以外の材料を用
いた、例えば、GaAs型のトランジスタなどのいずれでも
よい。

【発明の効果】

以上説明したように、本実施例によれば、より低い電
源電圧でも、速度性能を著しく損なうことなく動作する
メモリ回路を提供でき、電池バックアップ用メモリや電
池動作用メモリとして用いることができる。また、セン
スアンプに限らず、回路の用途に応じて使いわけること
によって高速かつ低消費電力のLSIを提供できる。さら
には、メモリに限らず、論理LSIなどの他のLSIにおいて
も、より低い電圧で動作するLSIを提供できる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例の回路構成を示す
図、第１図（ｂ）は本発明の第１の実施例の効果を示す
図、第１図（ｃ），（ｄ）は本発明の第１の実施例のト
ランジスタと従来のトランジスタの特性を示す図、第１
図（ｅ），（ｆ）は本発明の第１の実施例と従来の動作
波形を示す図、第２図（ａ）は従来の回路構成を示す
図、第２図（ｂ），（ｃ）は従来の動作波形を示す図、
第３図（ａ）は本発明の第２の実施例の回路構成を示す
図、第３図（ｂ）は本発明の第２の実施例の動作波形を
示す図、第３図（ｃ），（ｇ）は第３の実施例の概念と
動作波形を示す図、第３図（ｄ），（ｈ）は第３の実施
例の別の概念と動作波形を示す図、第３図（ｅ）は第３
の実施例の回路構成を示す図、第３図（ｆ）は第３の実
施例の動作波形を示す図、第４図（ａ）は本発明の第４
の実施例の回路構成を示す図、第４図（ｂ），（ｆ）は
本発明の第４の実施例の動作波形を示す図、第４図
（ｃ）は本発明の第４の実施例に応用する別の回路構成
を示す図、第４図（ｄ），（ｅ）は本発明の第４の実施
例の効果を示す図、第５図（ａ）は本発明の第５の実施
例の回路構成を示す図、第５図（ｂ）は本発明の第５の
実施例の動作波形を示す図、第６図（ａ）は本発明の第
６の実施例の回路構成を示す図、第６図（ｂ）は本発明
の第６の実施例の動作波形を示す図、第７図（ａ），
（ｂ）は本発明の第７の実施例の回路構成と動作波形を
示す図、第８図（ａ），（ｂ）は本発明の第８の実施例
の概念と効果を示す図、第８図（ｃ）は本発明の第８の
実施例の具体的な回路構成を示す図である。 符号の説明 Q1,Q2,Q3,Q4,Q1′,Q2′,Q3′,Q4′,Q12,Q13,Q14,Q15…
…センスアンプ、Q5,Q6,Q7,Q5′,Q6′,Q7′,Q16,Q17,Q1
8……プリチャージ回路、Q8,Q9……Ｙゲート、VP……プ
レート電圧端子、CS……蓄積容量、Q10,Q11……メモリ
セルのスイッチ用トランジスタ、PC……プリチャージ信
号入力端子、VDP……プリチャージ電圧、HVC……VDD/2
電圧端子、VDL……データ線充電電圧端子、QP,QN,QP1,Q
P2,QN1,QN2……センスアンプ駆動用トランジスタ、VSS
……接地電圧、AMP……メインアンプ、DIB……Dinバッ
ファー、Dout……情報出力端子、Din……情報入力端
子、W/R……情報入出力切り換え端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−18784（ＪＰ，Ａ) 特開 昭60−242585（ＪＰ，Ａ) 特開 昭56−105389（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータ線対と複数のワード線の所定
   の交点に設けられた複数のメモリセルと、 前記複数のデータ線対のそれぞれに対応して設けられ、
   対応するデータ線対の一方と他方との間に生ずるメモリ
   セルからの信号電圧を所定電圧に増幅するための複数の
   センスアンプと、 前記複数のセンスアンプを駆動するための共通駆動線対
   と、 前記共通駆動線対のうちの一方に一端が接続される第１
   容量と、 前記第１容量の他端を第１電圧に駆動するための第１駆
   動手段を含み、 前記複数のセンスアンプの増幅動作期間中に、前記共通
   駆動線対の一方と他方の間の電圧は、前記第１容量によ
   り前記所定電圧よりも大きな電圧とされる期間を有する
   ことを特徴とする半導体集積回路。
2. 【請求項２】請求項１において、 前記半導体集積回路は、前記共通駆動線対のうちの他方
   に一端が接続される第２容量と、 前記第２容量の他端を第２電圧に駆動するための第２駆
   動手段とを更に含むことを特徴とする半導体集積回路。
3. 【請求項３】請求項２において、 前記複数のセンスアンプの増幅動作期間中に、前記共通
   駆動線対の一方と他方の間の電圧は、前記第１容量の他
   端を前記第１電圧に駆動し、前記第２容量の他端を前記
   第２電圧に駆動することにより、前記所定電圧よりも大
   きくされることを特徴とする半導体集積回路。
4. 【請求項４】請求項１から３のいずれかにおいて、 前記半導体集積回路は、前記共通駆動線対の一方に一端
   が接続され、他端に前記所定電圧が供給されるスイッチ
   手段を更に有し、 前記複数のワード線の一つが選択されて、前記メモリセ
   ルの信号が対応するデータ線対に読み出されるときにお
   いて、前記スイッチ手段は、所定期間導通されることに
   より、前記共通駆動線対の一方を前記所定電圧へと充電
   し、しかる後に、前記第１容量の他端を前記第１電圧に
   駆動することにより、前記共通駆動線対の一方は前記所
   定電圧よりも大きな電圧に駆動されることを特徴とする
   半導体集積回路。
5. 【請求項５】請求項１から４のいずれかにおいて、 前記半導体集積回路は、前記複数のデータ線対をプリチ
   ャージ電位にプリチャージするための複数の第１プリチ
   ャージ回路と、前記共通駆動線対を前記プリチャージ電
   位にプリチャージするための第２プリチャージ回路とを
   更に有し、 前記プリチャージ電位は前記所定電圧の1/2の電位であ
   り、 前記メモリセルはダイナミック形メモリセルであること
   を特徴とする半導体集積回路
6. 【請求項６】請求項１から５のいずれかにおいて、前記
   複数のセンスアンプは、ゲートとドレインが交差結合さ
   れてなるｐチャンネル型MOSトランジスタ対と、ゲート
   とドレインが交差結合されてなるｎチャンネル型MOSト
   ランジスタ対とをそれぞれに含むことを特徴とする半導
   体集積回路。