KR100688539B1

KR100688539B1 - 내부전압 발생기

Info

Publication number: KR100688539B1
Application number: KR1020050024073A
Authority: KR
Inventors: 이순섭
Original assignee: 삼성전자주식회사
Priority date: 2005-03-23
Filing date: 2005-03-23
Publication date: 2007-03-02
Also published as: US20060227633A1; US7365595B2; KR20060102143A; DE102006014511A1; JP2006295915A

Abstract

공정의 편차에 의하여 발생하는 트랜지스터들의 전기적 파라미터 변화에 대해서도 상당한 내성이 있으며 또는/및 전원전압이 최초로 공급될 때의 내부전압의 전압준위와 생성시키고자 하는 내부전압의 전압준위와 상당한 차이가 있을 때, 짧은 셋업 타임으로 내부전압을 생성시킬 수 있는 내부전압 발생기를 개시한다. 상기 내부전압 발생기는, 내부전압을 생성시키는 비교기블록과 출력구동블록을 구비하며, 상기 비교기블록에 공급하는 적어도 2개의 기준전압을 생성하는 기준전압 발생블록 및 상기 기준전압의 전압 차인 오프셋구간을 최적화시키는 제어신호를 상기 기준전압 발생블록에 공급하는 오프셋구간 제어블록이 새로 고안되어 추가된다. 또한 내부전압 발생기는, 전압이 인가되는 초기에 내부전압을 빠른 시간에 생성시키기 위한 셋 업 시간을 감소시키며 동시에 소비전력을 감소시키기 위하여, 메인 출력구동블록 외에 보조 출력구동블록이 추가되며, 상기 메인 출력구동블록과 상기 보조 출력구동블록의 동작을 제어하는 제1제어신호 발생블록 및 제어블록도 새로 추가된다.

Description

내부전압 발생기{An internal voltage generator}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 내부전압 발생기의 회로를 나타낸다.

도 2는 내부전압 발생기의 내부의 복수 개의 전압들 사이의 관계를 나타낸다.

도 3은 도 1에 도시 된 비교기블록을 구성하는 비교기들의 오프셋 에러 및 이득 에러에 의하여 영향을 받은 내부전압 발생기의 내부의 복수 개의 전압들을 나타낸다.

도 4는 본 발명의 일 실시 예에 따른 내부전압 발생기의 블록 다이어그램이다.

도 5는 도 4에 도시 된 기준전압 발생블록의 내부 회로이다.

도 6은 도 4에 도시 된 오프셋구간 제어블록(440)의 내부회로를 나타낸다.

도 7은 도 6에 도시 된 제1스위치제어신호 발생장치(640)의 내부 회로를 나타낸다.

도 8은 도 6에 도시 된 제2스위치제어신호 발생장치(690)의 내부 회로를 나타낸다.

도 9는 본 발명의 다른 일 실시 예에 따른 내부전압 발생기(900)의 블록 다이어그램이다.

도 10은 도 9에 도시 된 출력구동블록에서 흐르는 전류를 나타낸다.

본 발명은 반도체 메모리장치의 내부에 설치된 내부전압 발생기에 관한 것으로서, 특히, 상기 반도체 메모리장치의 제조 과정 중에 공정 파라미터의 편차가 심하게 발생하더라도, 생성되는 내부전압의 가우스 분포(Gaussian Distribution)의 중심 값이 크지 이동하지 않게 하며, 내부전압의 셋 업 시간은 감소시키면서도 전력 소모를 최소한으로 할 수 있어 수율(Yield)을 향상시킬 수 있는 내부전압 발생기에 관한 것이다.

반도체 메모리장치는 소비 전력 및 동작 속도를 고려하여, 외부에서 공급되는 높은 전원전압(High Supply Voltage) 및 접지 전압(Ground Voltage)으로 대표되는 낮은 전원전압 뿐만 아니라, 상기 높은 전원전압과 상기 낮은 전원전압 사이의 전압준위를 가지는 소정의 내부전압을 생성시켜 사용한다.

도 1은 종래의 내부전압 발생기의 회로를 나타낸다.

도 1을 참조하면, 내부전압 발생기(100)는, 기준전압 발생블록(110), 비교기블록(120) 및 출력구동블록(130)을 구비한다.

기준전압 발생블록(110)은, 높은 전원전압(VDD)과 낮은 전원전압(GND) 사이 에 직렬 연결된 복수 개의 저항(R1 내지 R3)을 구비한다. 기준전압 발생블록(110)은, 복수 개의 저항(R1 내지 R3) 사이에 강하(Dropped)되는 일정한 2개의 전압을 선택하여, 제1기준전압(VL) 및 제2기준전압(VH)으로 출력한다. 제1기준전압(VL)은 제2기준전압(VH)에 비하여 상대적으로 낮은 전압준위를 가진다.

비교기블록(120)은, 2개의 비교기(Comparator, 121 및 122)를 구비한다.

제1비교기(121)의 네가티브(Negative) 입력단자(-)에는 제1기준전압(VL)이 인가되고, 포지티브(Positive) 입력단자(+)에는 내부전압(VCNT)이 인가된다. 여기서 내부전압(VCNT)은 내부전압 발생기(100)가 최종적으로 생성시키고자 하는 전압이다. 제2비교기(122)의 네가티브 입력단자(-)에는 제2기준전압(VH)이 인가되고, 포지티브 입력단자(+)에는 내부전압(VCNT)이 인가된다. 제1비교기(121)는 제1기준전압(VL)과 내부전압(VCNT)을 비교한 제1비교전압(UPB)을 출력하고, 제2비교기(122)는 제2기준전압(VH)과 내부전압(VCNT)을 비교한 제2비교전압(DN)을 출력한다. 여기서 비교기(121 및 122)는 오픈 루프(Open Loop) 상태의 연산증폭기(Operational Amplifier)를 사용한다.

출력구동블록(130)은, P형 모스트랜지스터(MP1), N형 모스트랜지스터(MN1) 및 커패시터(C)를 구비한다. P형 모스트랜지스터(MP1)는, 일 단자가 높은 전원전압(VDD)에 연결되고 게이트에 제1비교전압(UPB)이 인가된다. N형 모스트랜지스터(MN1)는, 일 단자가 낮은 전원전압(GND)에 연결되고 게이트에 제2비교전압(DN)이 인가된다. 커패시터(C)는, 일 단자가 낮은 전원전압(GND)에 연결되고 다른 일 단자가 P형 모스트랜지스터(MP1)의 다른 일 단자 및 N형 모스트랜지스터(MN1)의 다른 일 단자에 공통으로 연결된다.

P형 모스트랜지스터(MP1)가 턴 온(Turn On) 되었을 때, 높은 전원전압(VDD)으로부터 흐르는 전류가 전하의 형태로 커패시터(C)의 저장되며, 커패시터(C)에 저장된 전하는 N형 모스트랜지스터(MN1)가 턴 온 되었을 때, 낮은 전원전압(GND)으로 방전된다. 커패시터(C)에 강하되는 전압준위는, 커패시터(C)에 전하가 저장되었을 때는 높은 전원전압(VDD)과 같고, 커패시터(C)로부터 전하가 방전되었을 때는 낮은 전원전압(GND)과 같다.

이하에서 도 1에 도시 된 종래의 내부전압 발생기(100)의 동작을 설명한다.

2개의 기준전압(VL 및 VH)과 내부전압(VCNT)으로 생성시킨 2개의 비교전압(UPB 및 DN)을 이용하여 2개의 모스트랜지스터(MP1 및 MN1)에 흐르는 전류(IPU 및 IDN)를 제어한다. 내부전압(VCNT)은, 2개의 모스트랜지스터(MP1 및 MN1)에 흐르는 전류의 양에 의하여 그 전압준위가 결정된다. 한 번 결정된 내부전압(VCNT)은, 비교기블록(120)에 피드백(Feedback) 되어 비교기(121 및 122)의 비교전압(UPB 및 DN)의 전압준위를 변하게 하며, 최종적으로는 2개의 기준전압(VL 및 VH) 사이 값(VL < VCNT < VH)이 된다. 전원이 인가되기 시작할 때부터 소정의 전압준위에 도달한 내부전압(VCNT)이 생성될 때까지의 시간을 셋업 타인(Setup Time)이라고 한다.

출력구동블록(130)의 2개의 모스트랜지스터(MP1 및 MN1)가 동시에 턴 온 된다면, 높은 전원전압(VDD)과 낮은 전원전압(GND) 사이에 직통경로전류(Direct Path Current)가 흐르게 되는데, 이 전류는 불필요할 뿐 아니라, 소비전력의 낭비를 초래하게 된다. 따라서 2개의 모스트랜지스터(MP1 및 MN1)가 동시에 턴 온 되지 않도 록 하기 위하여, 2개의 기준전압(VL 및 VH)의 전압 차 즉 오프셋구간(OFFSET)을 크게 되도록 한다.

도 2를 참조하면, 2개의 기준전압(VL 및 VH) 사이의 영역이 오프셋구간(VOFFSET)이고, 상기 오프셋구간(VOFFSET)의 내부에 존재하며 2개의 모스트랜지스터(MP1 및 MN1)가 동시에 턴 오프(Turn Off) 되는 빗금 친 영역이 데드 존(VDZ, Dead Zone)이다. 데드 존(VDZ)은 높은 전원전압(VDD)으로부터 낮은 전원전압(GND)으로 직통경로전류(Direct Path Current)가 흐르게 되는 영역으로서 이 영역에서는 내부전압 VCNT가 정확하게 조절되지 않기 때문에 좁으면 좁을수록 좋다. 비교기(121 및 122)의 이득(Gain)이 무한대가 아닌 것을 감안하면, 데드 존(VDZ)은 오프셋구간(VOFFSET)에 비하여 좁게 되는 것이 당연하다. 여기서 VTP는 제1모스트랜지스터(MP1)의 문턱전압을 나타내고, VTN은 제2모스트랜지스터(MN1)의 문턱전압을 나타낸다.

도 3을 참조하면, 2개의 비교기(121 및 122)가 서로 반대 극성의 오프셋 전압을 나타낼 때에도 2개의 모스트랜지스터(MP1 및 MN1)가 동시에 턴 온 되어 높은 전원전압(VDD)과 낮은 전원전압(GND) 사이에 직통경로전류(Direct Path Current)가 흐를 수 있는 경우를 나타낸다. 점선으로 표시된 특성곡선은 오프셋이 발생하지 않았을 경우를 나타내며, 실선으로 표시된 특성곡선은 오프셋이 발생하였을 경우를 나타낸다.

공정의 편차에 의하여 발생하게 되는 비교기(121 및 122)의 오프셋에러 및 이득 에러를 극복하기 위해서는 오프셋구간(VOFFSET)을 넓혀야 한다. 더구나 직렬로 연결된 복수 개의 저항들(R1 내지 R3)에 의하여 결정되는 2개의 기준전압(VL 및 VH)은, 공정의 편차에 심하게 영향을 받는다. 따라서 반도체장치의 수율을 향상시키기 위해서도 오프셋구간(VOFFSET)을 넓혀야 한다.

그러나, 상술한 바와 같이 수율을 향상시키기 위하여 그리고 오프셋에러 및 이득 에러를 고려하여 오프셋구간(VOFFSET)을 무턱대고 넓히는 것은, 아래에 기술할 이유로 문제의 근본적인 해결책이 되지 못한다.

1. 데드 존(VDZ)은 오프셋구간(VOFFSET)의 증가와 더불어 증가한다.

2. 넓은 오프셋구간(VOFFSET)의 중간 값을 가지게 되는 내부전압(VCNT)의 전압준위도 공정에 따라 그 중심 값이 변하게 되기 때문에, 설계한 전압준위를 가지는 내부전압(VCNT)을 생성시키는 것이 용이하지 않게 된다.

도 1에 도시 된 내부전압 발생기(100)는 또 다른 문제점을 가지고 있는데, 이는 셋업 타임(Setup Time)이다. 내부전압 발생기(100)에 전원이 최초로 공급될 때 빠른 시간 내에 내부전압(VCNT)을 생성시켜야 하며 이것을 판단하는 기준이 상술한 셋업 타임이다.

전원전압이 최초로 공급될 때에 바이어스 된 내부전압(VCNT)의 전압준위와 생성시키고자 하는 내부전압(VCNT)의 전압준위와 상당한 차이가 있을 때, P형 모스트랜지스터(MP1) 및 N형 모스트랜지스터(MN1)에 의하여 공급되거나 방전되는 전류가 크면 클수록 빠른 시간 내에 내부전압(VCNT)을 생성시킬 수 있다. 그러나, 상기 2개의 모스트랜지스터(MP1 및 MN1)의 사이즈는 제조 당시에 결정되기 때문에, 흐르는 전류의 양을 임의로 조절할 수 없게 된다.

본 발명이 이루고자 하는 기술적 과제는, 공정의 편차에 의하여 트랜지스터 등과 같은 내부 소자들에서 발생하는 에러 성분들에 대해서도 상당한 내성이 있는 내부전압 발생기를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 짧은 셋업 타임 내에 내부전압(VNCT)을 생성시킬 수 있는 내부전압 발생기를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생기는, 기준전압 발생블록, 비교기블록, 출력구동블록 및 오프셋구간 제어블록을 구비한다.

상기 기준전압 발생블록은, 복수 개의 스위치 제어신호에 응답하여 제1기준전압, 제2기준전압 및 제3기준전압을 출력한다. 상기 비교기블록은, 내부전압과 상기 제3기준전압을 비교하여 생성시킨 제1비교전압 및 상기 내부전압과 상기 제2기준전압을 비교하여 생성시킨 제2비교전압을 출력한다. 상기 출력구동블록은, 상기 제1비교전압 및 상기 제2비교전압에 응답하여 상기 내부전압을 출력한다. 상기 오프셋구간 제어블록은, 상기 제1기준전압 내지 상기 제3기준전압 및 클럭신호에 응 답하여 상기 복수 개의 스위치 제어신호를 출력한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생기는, 기준전압 발생블록, 비교기블록, 제1제어신호 발생블록, 제어블록 및 출력구동블록을 구비한다.

상기 기준전압 발생블록은, 제1기준전압 및 제2기준전압을 생성시킨다. 상기 비교기블록은, 상기 제1기준전압(VL) 및 내부전압(VCNT)을 비교하여 제1비교전압(UPB)을 출력하고, 상기 제2기준전압(VH) 및 내부전압을 비교하여 제2비교전압(DN)을 출력한다. 상기 제1제어신호 발생블록은, 상기 제1비교전압 및 상기 제2비교전압을 이용하여 제1제어신호(CNT) 및 제2제어신호(CNTB)를 출력한다. 상기 제어블록은, 상기 제1비교전압, 상기 제2비교전압, 상기 제1제어신호 및 상기 제2제어신호를 이용하여 제3제어신호 및 제4제어신호를 생성시킨다. 상기 출력구동블록은, 상기 제1비교전압, 상기 제2비교전압, 상기 제3제어신호 및 상기 제4제어신호에 응답하여 상기 내부전압을 생성시킨다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일 실시 예에 따른 내부전압 발생기의 블록 다이어그램이 다.

도 4를 참조하면, 내부전압 발생기(400)는, 기준전압 발생블록(410), 비교기블록(420), 출력구동블록(430) 및 오프셋구간 제어블록(440)을 구비한다.

기준전압 발생블록(410)은, 복수 개의 스위치 제어신호(SH0 내지 SHN 및 SL0 내지 SLN)에 응답하여 제1기준전압(VC), 제2기준전압(VH) 및 제3기준전압(VL)을 출력한다.

비교기블록(420)은, 제1비교기(421, Comparator) 및 제2비교기(422)를 구비한다. 제1비교기(421)는, 피드백 된 내부전압(VCNT)과 제3기준전압(VL)을 비교하여 제1비교전압(UPB)을 생성시킨다. 제2비교기(422)는, 내부전압(VCNT)과 제2기준전압(VH)을 비교하여 제2비교전압(DN)을 생성시킨다.

출력구동블록(430)은, 제1모스트랜지스터(MP1), 제2모스트랜지스터(MN1) 및 제1커패시터(C1)를 구비한다. 제1모스트랜지스터(MP1)는, 일단이 높은 전원전압(VDD)에 연결되고, 게이트에 제1비교전압(UPB)이 인가된다. 제2모스트랜지스터(MN1)는, 일단이 낮은 전원전압(GND)에 연결되고, 게이트에 제2비교전압(DN)이 인가된다. 제1커패시터(C1)는, 일단이 제1모스트랜지스터(MP1)의 다른 일단 및 제2모스트랜지스터(MN1)의 다른 일단과 공통으로 연결되며 다른 일단이 낮은 전원전압(GND)에 연결된다. 내부전압(VCNT)의 전압준위는, 제1모스트랜지스터(MP1), 제2모스트랜지스터(MN1) 및 제1커패시터(C1)의 공통단자에 강하되는 전압이다. 내부전압 발생기(400)를 CMOS(Complementary Metal Oxide Semiconductor) 공정을 이용하여 제조할 경우, 제1모스트랜지스터(MP1)는 P형 모스트랜지스터이고, 제2모스트랜지스 터(MN)는 N형 모스트랜지스터로 형성시키는 것이 바람직하다.

오프셋구간 제어블록(440)은, 제1기준전압(VC) 내지 제3기준전압(VH) 및 클럭신호(CK)에 응답하여 복수 개의 스위치 제어신호(SL0 내지 SLN 및 SH0 내지 SHN)를 출력한다. 도면에는 표시하지 않았지만, 셋 신호(Set Signal) 및 리셋 신호(Reset Signal)를 더 수신하여 동작시키는 것도 가능하다.

도 5는 도 4에 도시 된 기준전압 발생블록(410)의 내부 회로이다.

도 5를 참조하면, 기준전압 발생블록(410)은, 복수 개의 저항 어레이(RH(N+1) 내지 RL(N+1)), 제1스위치 블록(411) 및 제2스위치블록(412)을 구비한다.

여기서, 임의의 2개의 저항(RL0 및 RH0) 사이의 마디 전압을 제1기준전압(VC)으로 정의한다. 여기서 제1기준전압(VC)은, (VDD + GND)/2의 전압 값을 가지는 것이 일반적이다. 제1기준전압(VC)의 전압준위를 결정하기 위해서는, 본 발명에 따른 내부전압 발생기(400)가 생성하고자 하는 내부전압(VCNT)의 전압준위를 고려하여야 한다. 제1기준전압(VC)과 내부전압(VCNT)은 동일한 전압준위를 가지는 것이 바람직하다.

높은 전원전압(VDD) 및 낮은 전원전압 사이(GND)에 직렬로 연결된 복수 개의 저항 어레이(RH(N+1) 내지 RL(N+1))는, 제1기준전압(VC)과 높은 전원전압(VDD) 사이에 위치하는 제1저항그룹(RH0 내지 RH(N+1)) 및 제1기준전압(VC)과 낮은 전원전압(GND) 사이에 위치하는 제2저항그룹(RL0 내지 RL(N+1))으로 구분된다.

제1저항그룹(RH0 내지 RH(N+1))은 제1그룹 스위치 제어신호들(SH0 내지 SHN, N은 정수)에 의하여 구동되는 제1스위치블록(411)과 연결되며, 제2저항그룹(RL0 내 지 RL(N+1))은 제2그룹 스위치 제어신호들(SL0 내지 SLN)에 의하여 구동되는 제2스위치블록(412)과 연결된다.

제1스위치 블록(411)은, 제1그룹 스위치 제어신호들(SH0 내지 SHN)에 응답하여, 제1저항그룹(RH0 내지 RH(N+1))을 구성하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택된 하나의 마디 전압을 제2기준전압(VH)으로 출력한다.

제2스위치 블록(412)은, 제2그룹 스위치 제어신호들(SL0 내지 SLN)에 응답하여, 제2저항그룹(RL0 내지 RL(N+1))을 구성하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택된 하나의 마디 전압을 제3기준전압(VL)으로 출력한다.

스위치 블록(411 및 412)을 구성하는 각각의 스위치들은, 해당되는 제어신호들에 의하여 개폐가 결정된다. 예를 들면, 제1스위치 블록(411)을 구성하는 하나의 스위치(SWH0)는 이에 대응되는 제1그룹 스위치 제어신호들 중의 하나의 제어신호(SH0)에 의하여 스위치의 개폐가 결정되며, 다른 하나의 스위치(SWH1)는 다른 하나의 제어신호(SH1)에 의하여 개폐가 결정된다. 나머지 스위치들에 대해서도 상기와 같은 방식으로 제어신호들이 인가된다.

도 6을 참조하면, 오프셋구간 제어블록(440)은 제1오프셋구간 제어블록(600) 및 제2오프셋구간 제어블록(650)을 구비한다.

제1오프셋구간 제어블록(600)은, 제3비교기(610), 제1턴오프전압감지회로(620), 제1전달회로(630) 및 제1스위치제어신호 발생장치(640)를 구비한다.

제3비교기(610)는, 제1기준전압(VC) 및 제2기준전압(VH)을 비교한 제3비교전 압(COMH)을 출력한다. 제3비교전압(COMH)의 전압준위는, 대부분 높은 전원전압(VDD) 및 낮은 전압준위(GND) 둘 중의 하나의 전압준위를 가지며, 하나의 전압준위가 다른 전압준위로 천이(Transit)하는 일정한 구간 동안에만 그 중간의 전압준위를 가진다.

제1턴오프전압감지회로(620)는, 제3비교전압(COMH) 및 클럭신호(CK)에 응답하여 제3비교전압(COMH)의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제1감지신호(DETH)를 출력한다. 클럭신호(CK)의 한 주기 또는 반주기 동안 하나의 스위치 제어신호가 생성되므로, 클럭신호(CK)는 적어도 복수 개의 스위치 제어신호들(SH0 내지 SHN)의 개수만큼 클럭 동작이 계속될 수 있는 신호이다. 여기서 일정한 조건이라 함은, 제3비교전압(COMH)의 전압준위가 출력구동블록(430)의 제2모스트랜지스터(MN1)를 턴 오프 시킬 수 있는 전압인가의 여부이다.

제1턴오프전압감지회로(620)는, 상기의 동작을 수행하기 위하여, 제3모스트랜지스터(MP2), 제4모스트랜지스터(MN2) 및 제2커패시터(C2)를 구비한다. 제3모스트랜지스터(MP2)는, 일단 높은 전원전압(VDD)에 연결되고 게이트에 클럭신호(CK)가 인가된다. 제4모스트랜지스터(MN2)는, 일단이 낮은 전원전압(GND)에 연결되고 게이트에 제3비교전압(COMH)이 인가된다. 제2커패시터(C2)는, 일단이 제3모스트랜지스터(MP2) 및 제4모스트랜지스터(MN2)의 다른 일단에 공통으로 연결되어 제1감지신호(DETH)를 출력하고 다른 일단이 낮은 전원전압(GND)에 연결된다.

모스트랜지스터에 흐르는 전류는 해당 모스트랜지스터의 채널영역이 되는 게이트의 폭 및 길이의 비(W/L)에 비례하는데, 동일한 비율을 가지는 트랜지스터는 동일한 비율의 전류가 흐르게 된다. 여기서 동일한 비율이라고 한 것은, 모스트랜지스터의 전류는 상기 비(W/L) 이외에도 고려의 대상이 되는 항목이 더 있기 때문이다. 제1턴오프전압감지회로(620)의 기능이 출력구동블록(430)을 구성하는 제2모스트랜지스터(MN1)의 턴 오프 전압을 감지하기 위한 것이라는 점을 고려하면, 제3모스트랜지스터(MP2)는 제1모스트랜지스터(MP1)와 게이트의 길이(L) 및 폭(W)의 비가 서로 일치하며, 제4모스트랜지스터(MN2)는 제2모스트랜지스터(MN1)와 게이트의 길이 및 폭의 비가 서로 일치하는 것이 당연할 것이다. 더 나아가서는 제1커패시터(C1) 및 제2커패시터(C2)도 서로 일정한 비례관계를 유지시키는 것이 바람직하다.

제1전달회로(630)는, 제1감지신호(DETH)의 위상을 반전시키는 제1인버터(631) 및 제1인버터(631)의 출력 및 클럭신호(CK)에 응답하여 제1제어신호(CNTH)를 출력하는 제1노어 게이트(632)를 구비한다.

제1스위치제어신호 발생장치(640)는, 제1제어신호(CNTH)에 응답하여 제1그룹 스위치 제어신호들(SH0 내지 SHN)을 출력하는데 이에 대해서는 도 7에서 설명한다.

제2오프셋구간 제어블록(650)은, 제4비교기(660), 제2턴오프전압감지회로(670), 제2전달회로(680) 및 제2스위치제어신호 발생장치(690)를 구비한다.

제4비교기(660)는, 제1기준전압(VC) 및 제3기준전압(VL)을 비교한 제4비교전압(COML)을 출력한다. 제4비교전압(COML)의 전압준위는, 제3비교전압(COMH)의 전압준위와 마찬가지로, 대부분 높은 전원전압(VDD) 및 낮은 전압준위(GND) 둘 중의 하나의 전압준위를 가지며, 하나의 전압준위가 다른 전압준위로 천이하는 일정한 구간 동안에만 그 중간의 전압준위를 가진다.

제2턴오프전압감지회로(670)는, 제4비교전압(COML) 및 클럭신호(CK)에 응답하여 제4비교전압(COML)의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제2감지신호(CNTL)를 출력한다. 여기서, 일정한 조건은, 출력구동블록(430)이 구비하는 제1모스트랜지스터(MP1)를 턴 오프 시킬 수 있는 전압인가를 판단하는 것이다.

제2턴오프전압감지회로(670)는, 상기의 기능을 수행하기 위하여, 제5모스트랜지스터(MP3), 제6모스트랜지스터(MN3) 및 제3커패시터(C3)를 구비한다. 제5모스트랜지스터(MP3)는, 일단이 높은 전원전압(VDD)에 연결되고 게이트에 제4비교전압(COML)이 인가된다. 제6모스트랜지스터(MN3)는, 일단 낮은 전원전압(GND)에 연결되고 게이트에 클럭신호(CK)가 인가된다. 제3커패시터(C3)는, 일단이 제5모스트랜지스터(MP3) 및 제6모스트랜지스터(MN3)의 다른 일단에 공통으로 연결되어 제2감지신호(CNTL)를 출력하고 다른 일단이 낮은 전원전압(GND)에 연결된다.

제1턴오프전압감지회로(620)와 마찬가지로, 제2턴오프전압감지회로(670)도 제5모스트랜지스터(MP3)의 게이트의 길이 및 폭의 길이의 비가 제1모스트랜지스터(MP1)의 게이트의 길이 및 폭의 비가 서로 일치하며, 제6모스트랜지스터(MN3)의 게이트의 길이 및 폭의 길이의 비가 제2모스트랜지스터(MN1)의 게이트의 길이 및 폭의 비가 서로 일치하여야 한다. 더 나아가서는 제1커패시터(C1) 및 제3커패시터(C3)도 서로 일정한 비례관계를 유지시키는 것이 바람직하다.

제2전달회로(680)는, 제2감지신호(DETL)의 위상을 반전시키는 제2인버터(681) 및 제2인버터(681)의 출력 및 클럭신호(CK)에 응답하여 제2제어신호(CNTL) 를 출력하는 제2노어 게이트(682)를 구비한다.

제2스위치제어신호 발생장치(690)는, 제2제어신호(CNTL)에 응답하여 제2그룹 스위치 제어신호들(SL0 내지 SLN)을 출력하며, 이에 대해서는 도 8에서 설명한다.

도 7을 참조하면, 제1스위치제어신호 발생장치(640)는, 셋 신호(SET) 및 리셋 신호(RESET)를 더 수신하며, 제1제어신호(CNTH)에 의하여 동작되는 복수 개의 쉬프트레지스터들(701 내지 704)을 구비한다.

제1H쉬프트 레지스터(701)는, 셋 신호(SET)에 따라 출력을 셋 시키고, 제1제어신호(CNTH)에 응답하여 소정의 신호(GND)를 저장하고 제0(Zero)H스위치제어신호(SH0)를 출력한다. 제2H쉬프트 레지스터(702)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제1제어신호(CNTH)에 응답하여 제1H쉬프트 레지스터의 출력신호(SH0)를 저장하고 제1H스위치제어신호(SH1)를 출력한다. 제3H쉬프트 레지스터(703)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제1제어신호(CNTH)에 응답하여 제2H쉬프트 레지스터의 출력신호(SH1)를 저장하고 제2H스위치제어신호(SH2)를 출력한다. 제(N+1)H쉬프트 레지스터(704)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제1제어신호(CNTH)에 응답하여 제NH쉬프트 레지스터의 출력신호(SH(N-1))를 저장하고 제NH스위치제어신호(SHN)를 출력한다.

도 8을 참조하면, 제2스위치제어신호 발생장치(690)는, 셋 신호(SET) 및 리셋 신호(RESET)를 더 수신하며, 제2제어신호(CNTL)에 의하여 동작되는 복수 개의 쉬프트레지스터들(801 내지 804)을 구비한다.

제1L쉬프트 레지스터(801)는, 셋 신호(SET)에 따라 출력을 셋 시키고, 제2제어신호(CNTL)에 응답하여 소정의 신호를 저장하고 상기 제0(Zero)L스위치제어신호(SL0)를 출력한다. 제2L쉬프트 레지스터(802)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제2제어신호(CNTL)에 응답하여 제1L쉬프트 레지스터의 출력신호(SL0)를 저장하고 제1L스위치제어신호(SL1)를 출력한다. 제3L쉬프트 레지스터(803)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제2제어신호(CNTL)에 응답하여 제2L쉬프트 레지스터의 출력신호(SL1)를 저장하고 제2L스위치제어신호(SL2)를 출력한다. 제(N+1)L쉬프트 레지스터(804)는, 리셋 신호(RESET)에 따라 출력을 리셋 시키고, 제2제어신호(CNTL)에 응답하여 제NL쉬프트 레지스터의 출력신호(SL(N-1))를 저장하고 제NL스위치제어신호(SLN)를 출력한다.

이하에서는, 도 4에 도시 된 본 발명의 일 실시 예에 따른 내부전압 발생기의 동작에 대하여 설명한다.

내부전압을 생성하기 위한 종래의 방식에 의하면, 미리 설정된 입력 오프셋구간(VH - VL) 및 내부전압을 이용하여 생성하는 2개의 비교전압(UPB 및 DN)에 의하여 데드 존(VDZ, Dead Zone)이 결정된다.

반면에 본 발명에 따른 내부전압 발생기는, 출력되는 2개의 비교전압(UPB 및 DN)을 통하여 미리 파악된 데드 존(VDZ)을 입력 오프셋구간을 설정할 때 반영한다. 다시 말하면, 출력구동블록(430)을 구성하는 모스트랜지스터가 턴 오프(Turn Off)되는 전압(UPB 및 DN)을 미리 파악하고, 이를 이용하여 기준전압(VH 및 VL)을 최적화시키는 것이다.

이러한 기술적 사상을 구현하기 위하여, 첫 째로 기준전압 발생블록(410)에 복수 개의 저항 어레이(RH(N+1) 내지 RL(N+1))와 이들의 단자에 각각 연결된 복수 개의 스위치들(SWHN 내지 SWLN)이 도입되었다. 즉, 종래에는 기준전압이 반도체장치의 제조 당시에 결정되어 나중에 바꿀 수 있는 방법이 없었지만, 본 발명에서는 이를 내부적으로 바꿀 수 있도록 하였다.

둘 째로, 오프셋구간 제어블록(440)을 이용하여 출력구동블록(430)을 구성하는 모스트랜지스터들(MP1 및 MN1)의 턴 오프 전압을 미리 파악한다. 또한 오프셋구간 제어블록(440)은, 기준전압(VH 및 VL)을 결정하는데 상기 파악된 턴 오프 전압을 기준전압(VL 및 CH)의 생성에 반영시키는 복수 개의 스위치 제어신호(SH0 내지 SHN 및 SL0 내지 SLN)를 출력한다.

출력구동블록(430)을 구성하는 모스트랜지스터들(MP1 및 MN1)의 턴 오프 전압은, 2개의 턴오프전압감지회로(620 및 670)에서 판단한다.

제3기준전압(VL)을 내부적으로 결정하기 위하여, 출력구동블록(430)을 구성하는 모스트랜지스터들(MP1 및 MN1) 및 제1커패시터(C1)의 전기적 특성을 그대로 반영할 수 있도록 고안된 제2턴오프전압감지회로(670)를 이용한다. 출력구동블록(430) 및 제2턴오프전압감지회로(670)가 동일한 전기적 특성을 갖게 하기 위해서는 동일한 사이즈 및 구동능력을 갖춘 모스트랜지스터 및 커패시터를 사용하는 것이 바람직하겠지만 이것은 칩의 사이즈가 증가하는 단점을 발생시킨다. 따라서 본 발명에서는 전기적으로는 거의 동일한 효과를 낼 수 있도록 모스트랜지스터들의 게이트의 길이 및 폭의 비(W/L)만을 동일하게 하고, 나머지 크기 등은 일정한 비율로 감소시켰기 때문에 칩의 사이즈는 증가하지 않도록 하였다.

본 발명에서 사용하는 제1기준전압(VC)과 내부전압 발생기(400)가 발생시키려는 내부전압(VCNT)은 동일한 의미로 사용될 수 있다는 점을 상술하였으므로, 종래의 기술이 기준전압(VH 및 VL)과 내부전압(VCNT)을 비교하는데 반해 본 발명이 기준전압(VH 및 VL)과 다른 기준전압(VC)을 비교하는 것은 동일하다고 하는 것은 설명하지 않더라도 당연하다. 따라서 제1기준전압(VC)과 제3기준전압(VC)을 비교기(Comparator)에서 비교하여 2개의 기준전압의 차이를 증폭시킨 제4비교전압(COML)과 제2비교전압(UPB)은 동일한 의미로 사용될 수 있다.

제4비교전압(COML)에 의하여 동작되는 회로는 클럭신호(CK)에 의하여 인에이블(Enable)되며, 제4비교전압(COML)의 전압준위에 따라 제2감지신호(DETL)가 결정된다. 예를 들어, 제4비교전압(COML)이 제5모스트랜지스터(MP3)를 턴 온 시킬 수 있는 전압준위를 가진다면, 제2감지신호(DETL)의 전압준위는 높은 전원전압(VDD)과 동일할 것이다.

제2감지신호(DETL)는 제2전달회로(680)를 경유하여 제2스위치제어신호 발생기(690)에 전달되는데, 제2전달회로(680)는 클럭신호(CK)의 매 주기마다 제2감지신호(DETL)가 전달되도록 하는 기능을 수행한다. 매 클럭신호(CK) 마다 전달되는 제2감지신호(DETL)의 위상 변화는 제2제어신호(CNTL)의 위상 변화에 반영된다.

제2스위치제어신호 발생장치(690)는, 제2제어신호(CNTL)의 위상이 변할 때마다 입력된 값을 저장하고 출력하는 직렬 연결된 복수 개의 쉬프트 레지스터를 이용하여 제2그룹 스위치 제어신호들(SL0 내지 SLN)을 발생시킨다.

반도체장치에 전원이 공급되는 초기에, 상기 복수 개의 쉬프트 레지스터의 출력들을 일정한 값으로 고정시키기 위하여 셋 신호 및 리셋 신호를 사용한다. 예를 들면, 첫 번째 쉬프트 레지스터(801)는 셋(Set) 시키고, 나머지 연속되는 쉬프트 레지스터들(802 내지 804)은 모두 리셋(Reset)시킨다. 첫 번째 쉬프트 레지스터(801)의 입력(D)은 낮은 전원전압(GND)에 연결시킨다. 따라서, 초기에 셋 되어 있는 제1쉬프트 레지스터(801)의 출력은 제2제어신호(CNTL)가 한번 진동함에 따라 낮은 전원전압(GND)에 해당하는 논리 값을 저장하고 출력할 것이다. 만일 제2제어신호(CNTL)가 계속하여 진동한다면 진동할 때마다 제1쉬프트 레지스터(801)의 출력 값이 연결된 다른 쉬프트 레지스터에 전달되게 된다.

제1쉬프트 레지스터(801)의 출력신호인 제0L스위치제어신호(SL0)의 논리 값이 하이라고 가정하면, 먼저 제0L스위치제어신호(SL0)에 의하여 동작하는 제0L스위치(SWL0)가 턴 온 되어 해당하는 마디 전압이 제3기준전압(V3)이 될 것이다.

선택된 제3기준전압(V3)이 턴 오프 전압에 이르지 못하였다고 판단되면, 제2제어신호(CNTL)가 진동하게 된다. 상기 판단은 제2오프셋구간 제어블록(650)에서 수행한다. 제2제어신호(CNTL)가 진동하면 제1쉬프트 레지스터(801)는 내부적으로 논리 로우(GND) 값을 저장하고, 제2쉬프트 레지스터(802)는 제1쉬프트 레지스터(801)의 이전 출력인 논리 하이 값을 저장하고 출력한다.

턴 오프 되지 않았다고 판단할 때 제2감지신호(DETL)는 논리 하이 상태가 되므로, 제2감지신호(DETL)가 논리 하이 상태를 유지할 때 제2제어신호(CNTL)가 계속하여 진동하게 된다. 왜냐하면, 제2전달회로(680)의 제2인버터(681)가 제2감지신호(DETL)의 위상을 반전시켜 제2노어 게이트(682)에 입력시키기 때문이다. 즉, 제2감지신호(DETL)가 제2인버터(681)를 거치면서 논리 로우 상태로 노어 게이트(802)에 입력되기 때문에, 노어 게이트(802)의 출력인 제2제어신호(CNTL)는 클럭신호(CK)에만 영향을 받게 된다. 제2제어신호(CNTL)가 진동하지 않게 되는 순간은 제2감지신호(DETL)가 논리 로우 상태가 되는 제5모스트랜지스터(MP3)가 턴 오프 되는 순간일 것이다.

상술한 과정을 거쳐 최적화 된 제3기준전압(V3)이 결정된다.

제2기준전압(VH)을 결정하는 과정은 제3기준전압(V3)을 결정하는 과정과 동일하므로 설명을 생략한다.

도 9를 참조하면, 내부전압 발생기(900)는 기준전압 발생블록(910), 비교기블록(920), 제어블록(930), 출력구동블록(940) 및 제1제어신호 발생블록(950)을 구비한다.

기준전압 발생블록(910)은, 3개의 저항(R1 내지 R3) 사이에 강하되는 전압을 이용하여 제1기준전압(VL) 및 제2기준전압(VH)을 생성시킨다.

비교기블록(920)은, 제1기준전압(VL) 및 내부전압(VCNT)을 비교하여 제1비교 전압(UPB)을 출력하고, 제2기준전압(VH) 및 내부전압을 비교하여 제2비교전압(DN)을 출력한다. 이때 2개의 비교기(921 및 922)가 사용된다.

제어블록(930)은, 제1비교전압(UPB), 제1제어신호(CNT) 및 제4제어신호(CLDN)에 응답하여 제3제어신호(CLUPB)를 출력하는 노어 게이트(931, NOR Gate) 및 제2비교전압(DN), 제2제어신호(CNTB) 및 제3제어신호(CLUPB)에 응답하여 제4제어신호(CLDN)를 출력하는 낸드 게이트(932, NAND Gate)를 구비한다. 제3제어신호(CLUPB) 및 제4제어신호(CLDN)는, 논리 하이 또는 논리 로우 상태가 서로 중복되지 않는다.

출력구동블록(940)은, 메인 출력구동블록(941) 및 보조 출력구동블록(942)을 구비한다. 메인 출력구동블록(941)은, 일단이 높은 전원전압(VDD)에 연결되고 게이트에 제3제어신호(CLUPB)가 인가되는 제1모스트랜지스터(MP1), 일단이 낮은 전원전압(GND)에 연결되고 게이트에 제4제어신호(CLDN)가 인가되는 제2모스트랜지스터(MN1) 및 일단이 제1모스트랜지스터(MP1) 및 제2모스트랜지스터(MN1)의 다른 일단에 공통으로 연결되어 내부전압(VCNT)이 출력되고 다른 일단이 낮은 전원전압(GND)에 연결된 커패시터(C)를 구비한다. 보조 출력구동블록(942)은, 일단이 높은 전원전압(VDD)에 연결되고 게이트에 제1제어신호(UPB)가 인가되는 제3모스트랜지스터(MP2) 및 일단이 낮은 전원전압(GND)에 연결되고 게이트에 제2제어신호(DN)가 인가되는 제4모스트랜지스터(MN2)를 구비하며, 제3모스트랜지스터(MP2) 및 제4모스트랜지스터(MN2)의 다른 일단이 공통으로 연결되어 내부전압(VCNT)을 출력한다.

제1제어신호 발생블록(950)은, 제1인버터(951), EX-OR 게이트(952) 및 제2인 버터(953)를 구비한다. 제1인버터(951)는, 제1비교전압(UPB)의 위상을 반전시킨다. EX-OR 게이트(952)는, 제1인버터(951)의 출력 및 제2비교전압(DN)에 응답하여 제1제어신호(CNT)를 출력한다. 제2인버터(953)는, 제1제어신호(CNT)의 위상을 반전시킨 제2제어신호(CNTB)를 출력한다.

도 10은 도 9에 도시 된 출력구동블록(940)에서 흐르는 전류를 나타낸다.

도 10에는 종래의 내부전압 발생기의 출력구동블록에서 흐르는 전류(IUP 및 IDN) 및 본 발명에 따른 내부전압 발생기의 출력구동블록에서 흐르는 전류(IUPD, IDND, IUPS 및 IDNS)를 동시에 나타낸다.

도 1에 도시된 종래의 내부전압 발생기는, 기준전압 발생블록(110), 비교기블록(120) 및 출력구동블록(130)을 구비한다. 출력구동블록(130)에는 비교기블록(120)의 출력신호인 2개의 비교전압(UPB 및 DN)이 인가되며, 제1전류(IUP)는 출력구동블록(130)을 구성하는 제1모스트랜지스터(MP1)에서 흐르는 전류를 나타내고, 제2전류(IDN)는 출력구동블록(130)을 구성하는 제2모스트랜지스터(MN1)에서 흐르는 전류를 나타낸다.

이에 반해 본 발명의 다른 일 실시 예에 따른 내부전압 발생기(900)는, 기준전압 발생블록(910), 비교기블록(920), 제어블록(930), 출력구동블록(940) 및 제1제어신호 발생블록(950)을 구비하는데, 출력구동블록(940)은 메인 출력구동블록(941) 및 보조 출력구동블록(942) 모두를 구비한다. 제3전류(IUPD)는 메인 출력구동블록(941)을 구성하는 제1모스트랜지스터(MP1)에 흐르는 전류를 나타내며, 제4전류(IDND)는 메인 출력구동블록(941)을 구성하는 제2모스트랜지스터(MN1)에 흐르는 전류를 나타낸다. 제5전류(IUPS)는 보조 출력구동블록(942)을 구성하는 제3모스트랜지스터(MP2)에 흐르는 전류를 나타내고 제6전류(IDNS)는 보조 출력구동블록(942)을 구성하는 제4모스트랜지스터(MN2)에 흐르는 전류를 나타낸다.

이하에서 도 9에 도시 된 본 발명의 다른 일 실시 예에 따른 내부전압 발생기(900)의 동작에 대하여 도 10을 참조하여 설명한다.

본 발명에서 제안하고자 하는 내부전압 발생기는, 구동 능력이 큰 메인 출력구동블록(941) 이외에 구동 능력이 상대적으로 적은 보조 출력구동블록(942)을 추가된다. 초기화 단계에서 전원이 공급되는 순간 결정되는 내부전압(VCNT)의 전압준위가, 설정해놓은 2개의 기준전압(VL 및 VH) 사이의 전압준위를 가지는가를 판단한다.

이 때, 내부전압(VCNT)이 2개의 기준전압(VL 및 VH) 사이의 전압준위를 가지지 않는 경우에는, 메인 출력구동블록(941) 및 보조 출력구동블록(942)을 모두 작동시켜 셋업 시간을 감소시킨다. 내부전압(VCNT)이 2개의 기준전압(VL 및 VH) 사이의 전압준위를 가진다고 판단한 경우에는, 메인 출력구동블록(941)의 동작을 정지시키고 보조 출력구동블록(942) 만을 동작시킴으로서 소비되는 전력을 감소시킨다. 따라서 본 발명의 다른 일 실시 예에 따른 내부전압 발생기(900)는, 셋 업 시간을 감소시키는 효과 및 소비 전력을 감소시키는 이중의 효과를 얻을 수 있다.

비교기블록(920)에서는, 내부전압(VCNT)이 목표하는 범위의 전압준위인 2개의 기준전압 사이(VL < VCNT < VH)의 전압준위를 가지는 가를 판단할 근거가 되는 2개의 비교전압(UPB 및DN)을 출력한다. 회로를 간단하게 하고 소비 전력을 감소시 키기 위하여 이득이 크지 않은 2개의 비교기(921 및 922)를 사용하기 때문에, 2개의 비교전압(UPB 및DN)은 일정한 입력전압 구간에서는 디지털 신호라고 하기보다는 아날로그 신호라고 할 수 있다.

도 10을 통하여 알 수 있는 바와 같이, 종래의 내부전압 발생기의 경우, 아날로그 신호의 특성을 가지는 2개의 비교전압(UPB 및 DN) 신호를 이용하여 메인 출력구동블록을 구동하기 때문에 구동 능력이 떨어지는 일정한 구간이 존재하므로 셋 업 시간이 증가하게 된다.

본 발명에 따른 내부전압 발생기(900)에서 구비하는 제어블록(930)은, 아날로그 특성을 가지는 2개의 비교기신호(UPB 및 DN)를 디지털신호의 특성을 가지는 신호(CLUPB 및 CLDN)로 변환하여 메인 출력구동블록(941)을 구동시키도록 한다. 따라서 내부전압(VCNT)과 제1기준전압(VL) 및 내부전압(VCNT)과 제2기준전압(VH) 사이의 전압 차이가 적어지기 때문에, 셋 업 시간을 감소시킬 수 있게 된다.

디지털신호의 특성을 가지는 2개의 제어신호(CLUPB 및 CLDN)를 이용하여 메인 출력구동블록(941)의 전류를 제어할 때, 2개의 모스트랜지스터(MP1 및 MN1)가 동시에 턴 온 되어 높은 전원전압(VDD)으로부터 낮은 전원전압(GND)으로 직접 흐르는 관통전류의 경로가 생기지 않도록 하여야 한다. 이를 위하여 노어 게이트(931) 및 앤드 게이트(932)를 이용한 래치회로(Latch Circuit)를 사용한다.

따라서 2개의 제어신호(CLUPB 및 CLDN)는, 예를 들면, 제4제어신호(CLDN)가 논리 하이상태를 가질 때 제3제어신호(CLUPB)가 논리 하이 상태를 유지하도록 하여, 제2모스트랜지스터(MN1)가 턴 온 될 때 제1모스트랜지스터(MP1)가 항상 턴 오 프 되도록 한다 반대로 제3제어신호(CLUPB)가 논리 로우인 구간에서는 제4제어신호(CLDN)가 논리 로우상태가 되게 하여, 제1모스트랜지스터(MP1)가 턴 온 될 때 제2모스트랜지스터(MN1)가 항상 턴 오프 되도록 한다.

셋 업 되는 내부전압(VCNT)이 제1기준전압(VL) 및 제2기준전압(VH) 사이의 전압준위를 가지는 경우, 제1제어신호 발생블록(950)은 제1제어신호(CNT) 및 제2제어신호(CNTB)를 각각 논리 하이 상태 및 논리 로우 상태가 되며, 결국 제3제어신호(CLUPB) 및 제4제어신호(CLDN)가 각각 논리 하이 및 논리 로우 상태가 되게 한다. 논리 하이 상태의 제3제어신호(CLUPB) 및 논리 로우 상태의 제4제어신호(CLDN)가 인가되는 제1모스트랜지스터(MP1) 및 제2모스트랜지스터(MN1)는 각각 턴 오프 된다.

셋 업 되는 내부전압(VCNT)이 제1기준전압(VL) 및 제2기준전압(VH) 사이의 전압준위가 아닌 경우, 제1제어신호 발생블록(950)은 제1제어신호(CNT) 및 제2제어신호(CNTB)를 각각 논리 로우 상태 및 논리 하이 상태가 되며, 제3제어신호(CLUPB) 및 제4제어신호(CLDN)는 2개의 비교기신호(UPB 및 DN) 및 2개의 제어신호(CLUPB 및 CLDN)에 의하여 논리 상태가 결정된다. 따라서, 메인 출력구동블록(941) 및 보조 출력구동블록(942)이 모두 동작되어 셋 업 시간을 감소시킨다.

여기서 설명하지는 않았지만, 도 4 및 도 9에 도시 된 내부전압 발생기는 서로 합쳐져서 새로운 내부전압 발생기를 생성하게 하는 것이 이 분야의 기술자에게는 당연하다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특 정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 내부전압 발생기는, 오프셋구간을 최적화시켜 데드 존을 감소시키고, 셋 업 시간을 감소시키며 동시에 소비전력을 감소시킬 수 있는 장점이 있다. 또한 오프셋구간을 최적화하는 과정에서는 출력되는 내부전압을 피드백 시켜 사용하기 때문에, 공정 파라미터가 어느 정도의 범위에서 오차가 발생하더라도 최적의 오프셋구간을 설정하는데 영향을 거의 받지 않게 되는 장점이 있다.

Claims

복수 개의 스위치 제어신호에 응답하여 제1기준전압, 제2기준전압 및 제3기준전압을 출력하는 기준전압 발생블록;

내부전압과 상기 제3기준전압을 비교하여 생성시킨 제1비교전압 및 상기 내부전압과 상기 제2기준전압을 비교하여 생성시킨 제2비교전압을 출력하는 비교기블록;

상기 제1비교전압 및 상기 제2비교전압에 응답하여 상기 내부전압을 출력하는 출력구동블록; 및

상기 제1기준전압 내지 상기 제3기준전압 및 클럭신호에 응답하여 상기 복수 개의 스위치 제어신호를 출력하는 오프셋구간 제어블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제1항에 있어서, 상기 비교기블록은,

상기 내부전압과 상기 제3기준전압을 비교하여 상기 제1비교전압을 생성시키는 제1비교기; 및

상기 내부전압과 상기 제2기준전압을 비교하여 상기 제2비교전압을 생성시키는 제2비교기를 구비하는 것을 특징으로 하는 내부전압 발생기.
제1항에 있어서, 상기 출력구동블록은,

일단이 높은 전원전압에 연결되고, 게이트에 상기 제1비교전압이 인가되는 제1모스트랜지스터;

일단이 낮은 전원전압에 연결되고, 게이트에 상기 제2비교전압이 인가되는 제2모스트랜지스터; 및

일단이 상기 제1모스트랜지스터의 다른 일단 및 상기 제2모스트랜지스터의 다른 일단과 공통으로 연결되며 다른 일단이 상기 낮은 전원전압에 연결되는 제1커패시터를 구비하며,

상기 제1모스트랜지스터, 상기 제1모스트랜지스터 및 상기 제1커패시터의 공통단자로 상기 내부전압을 출력하는 것을 특징으로 하는 내부전압 발생기.
제3항에 있어서, 상기 제1모스트랜지스터는,

P형 모스트랜지스터이고,

상기 제2모스트랜지스터는,

N형 모스트랜지스터인 것을 특징으로 하는 내부전압 발생기.
제1항에 있어서, 상기 기준전압 발생블록은,

높은 전원전압 및 낮은 전원전압 사이에 직렬 연결된 복수 개의 저항들;

상기 직렬 연결된 복수 개의 저항들 사이의 일정한 위치에 있는 2개의 저항 사이의 마디 전압인 제1기준전압;

상기 복수 개의 스위치 제어신호들 중의 일부 제어신호들에 응답하여, 상기 제1기준전압을 나타내는 마디와 상기 높은 전원전압 사이에 위치하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택한 상기 제2기준전압을 출력하는 제1스위치 블록; 및

상기 복수 개의 스위치 제어신호들 중의 나머지 제어신호들에 응답하여, 상기 제1기준전압을 나타내는 마디와 상기 낮은 전원전압 사이에 위치하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택한 상기 제3기준전압을 출력하는 제2스위치 블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제5항에 있어서, 상기 일부 스위치제어신호들은,

제0(Zero)H스위치제어신호 내지 제NH(N은 정수)스위치제어신호를 구비하며,

상기 제1기준전압을 나타내는 마디와 상기 높은 전원전압 사이에 위치하는 저항들은,

일단이 상기 제1기준전압에 연결된 제0H저항;

일단이 상기 제0H저항의 다른 일단에 연결된 제1H저항;

일단이 상기 제1H저항의 다른 일단에 연결된 제2H저항; 내지

일단이 제N저항의 다른 일단에 연결되고, 다른 일단이 상기 높은 전원전압에 연결된 제(N+1)저항을 구비하고,

상기 제1스위치 블록은,

일단이 상기 제0H저항 및 상기 제1H저항의 공통단자에 연결되고, 상기 제0H스위치제어신호에 의하여 동작하는 제0H스위치;

일단이 상기 제1H저항 및 상기 제2H저항의 공통단자에 연결되고, 상기 제1H스위치제어신호에 의하여 동작하는 제1H스위치; 내지

일단이 상기 제N저항 및 상기 제(N+1)H저항의 공통단자에 연결되고, 상기 제NH스위치제어신호에 의하여 동작하는 제NH스위치를 구비하며,

상기 제0H스위치 내지 상기 제NH스위치의 다른 일단이 공통으로 연결되어 상기 제2기준전압을 선택적으로 출력하는 것을 특징으로 하는 내부전압 발생기.
제5항에 있어서, 상기 나머지 스위치 제어신호들은,

제0(Zero)L스위치제어신호 내지 제NL(N은 정수)스위치제어신호를 구비하며,

상기 제1기준전압을 나타내는 마디와 상기 낮은 전원전압 사이에 위치하는 저항들은,

일단이 상기 제1기준전압에 연결된 제0L저항;

일단이 상기 제0L저항의 다른 일단에 연결된 제1L저항;

일단이 상기 제1L저항의 다른 일단에 연결된 제2L저항; 내지

일단이 제NL저항의 다른 일단에 연결되고, 다른 일단이 상기 낮은 전원전압에 연결된 제(N+1)L저항을 구비하고,

상기 제2스위치 블록은,

일단이 상기 제0L저항 및 상기 제1L저항의 공통단자에 연결되고, 상기 제0L스위치제어신호에 의하여 동작하는 제0L스위치;

일단이 상기 제1L저항 및 상기 제2L저항의 공통단자에 연결되고, 상기 제1L 스위치제어신호에 의하여 동작하는 제1스위치; 내지

일단이 상기 제NL저항 및 상기 제(N+1)L저항의 공통단자에 연결되고, 상기 제NL스위치제어신호에 의하여 동작하는 제NL스위치를 구비하며,

상기 제0L 위치 내지 상기 제NL스위치의 다른 일단이 공통으로 연결되어 상기 제3기준전압을 선택적으로 출력하는 것을 특징으로 하는 내부전압 발생기.
제5항에 있어서, 상기 제1기준전압은,

상기 높은 전원전압 및 상기 낮은 전원전압의 중간 전압 값을 가지는 것을 특징으로 하는 내부전압 발생기.
제3항에 있어서, 상기 오프셋구간 제어블록은,

상기 제1기준전압, 상기 제2기준전압 및 상기 클럭신호에 응답하여 제0(Zero)H스위치제어신호 내지 제NH스위치제어신호를 출력하는 제1오프셋구간 제어블록; 및

상기 제1기준전압, 상기 제3기준전압 및 상기 클럭신호에 응답하여 제0(Zero)L스위치제어신호 내지 제NL스위치제어신호를 출력하는 제2오프셋구간 제어블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제9항에 있어서, 상기 제1오프셋구간 제어블록은,

상기 제1기준전압 및 상기 제2기준전압을 비교한 제3비교전압을 출력하는 제 3비교기;

상기 제3비교전압 및 소정의 클럭신호에 응답하여 상기 제3비교전압의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제1감지신호를 출력하는 제1턴오프전압감지회로;

상기 클럭신호에 응답하여 상기 제1감지신호를 변형시킨 제1제어신호를 출력하는 제1전달회로; 및

상기 제1제어신호에 응답하여 상기 제0(Zero)H스위치제어신호 내지 제NH스위치제어신호를 출력하는 제1스위치제어신호 발생장치를 구비하는 것을 특징으로 하는 내부전압 발생기.
제10항에 있어서, 상기 일정한 조건을 만족하는 전압은,

상기 출력구동블록이 구비하는 상기 제2모스트랜지스터를 턴 오프 시킬 수 있는 전압인 것을 특징으로 하는 내부전압 발생기.
삭제
제11항에 있어서, 상기 제1턴오프전압감지회로는,

일단이 높은 전원전압에 연결되고 게이트에 상기 클럭신호가 인가되는 제3모스트랜지스터; 및

일단이 낮은 전원전압에 연결되고 게이트에 상기 제3비교전압이 인가되는 제4모스트랜지스터; 및

일단이 상기 제3모스트랜지스터 및 상기 제4모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 낮은 전원전압에 연결된 제2커패시터를 구비하며,

상기 제3모스트랜지스터, 상기 제4모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 제1감지신호를 출력하는 것을 특징으로 하는 내부전압 발생기.
제13항에 있어서, 상기 제3모스트랜지스터는,

상기 제1모스트랜지스터와 게이트의 길이 및 폭의 비가 서로 일치하며,

상기 제4모스트랜지스터는,

상기 제2모스트랜지스터와 게이트의 길이 및 폭의 비가 서로 일치하는 것을 특징으로 하는 내부전압 발생기.
제10항에 있어서, 상기 제1전달회로는,

상기 제1감지신호의 위상을 반전시키는 제1인버터;

상기 제1인버터의 출력 및 상기 클럭신호에 응답하여 상기 제1제어신호를 출력하는 제1노어 게이트를 구비하는 것을 특징으로 하는 내부전압 발생기.
제10항에 있어서, 상기 제1스위치제어신호 발생장치는,

셋 신호 및 리셋 신호를 더 수신하고,

상기 셋 신호에 따라 출력을 셋 시키고, 상기 제1제어신호에 응답하여 로우레벨 신호(또는 하이레벨 신호)를 저장하고 상기 제0(Zero)H스위치제어신호를 출력하는 제1H쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제1H쉬프트 레지스터의 출력신호를 저장하고 상기 제1H스위치제어신호를 출력하는 제2H쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제2H쉬프트 레지스터의 출력신호를 저장하고 상기 제2H스위치제어신호를 출력하는 제3H쉬프트 레지스터; 및

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제NH쉬프트 레지스터의 출력신호를 저장하고 상기 제NH스위치제어신호를 출력하는 제(N+1)H쉬프트 레지스터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제9항에 있어서, 상기 제2오프셋구간 제어블록은,

상기 제1기준전압 및 상기 제3기준전압을 비교한 제4비교전압(COML)을 출력하는 제4비교기;

상기 제4비교전압 및 소정의 클럭신호에 응답하여 상기 제4비교전압의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제2감지신호를 출력하는 제2턴오프전압감지회로;

상기 클럭신호에 응답하여 상기 제2감지신호를 변형시킨 제2제어신호를 출력 하는 제2전달회로; 및

상기 제2제어신호에 응답하여 상기 제0(Zero)L스위치제어신호 내지 제NL스위치제어신호를 출력하는 제2스위치제어신호 발생장치를 구비하는 것을 특징으로 하는 내부전압 발생기.
제17항에 있어서, 상기 일정한 조건을 만족하는 전압은,

상기 출력구동블록이 구비하는 상기 제1모스트랜지스터를 턴 오프 시킬 수 있는 전압인 것을 특징으로 하는 내부전압 발생기.
삭제
제18항에 있어서, 상기 제2턴오프전압감지회로는,

일단이 높은 전원전압에 연결되고 게이트에 상기 제4비교전압이 인가되는 제5모스트랜지스터;

일단이 낮은 전원전압에 연결되고 게이트에 상기 클럭신호가 인가되는 제6모스트랜지스터; 및

일단이 상기 제5모스트랜지스터 및 상기 제6모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 낮은 전원전압에 연결된 제3커패시터를 구비하며,

상기 제5모스트랜지스터, 상기 제6모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 제2감지신호를 출력하는 것을 특징으로 하는 내부전압 발생기.
제20항에 있어서, 상기 제5모스트랜지스터는,

상기 제1모스트랜지스터와 게이트의 길이 및 폭의 비가 서로 일치하며,

상기 제6모스트랜지스터는,

상기 제2모스트랜지스터와 게이트의 길이 및 폭의 비가 서로 일치하는 것을 특징으로 하는 내부전압 발생기.
제17항에 있어서, 상기 제2전달회로는,

상기 제2감지신호의 위상을 반전시키는 제2인버터;

상기 제2인버터의 출력 및 상기 클럭신호에 응답하여 상기 제2제어신호를 출력하는 제2노어 게이트를 구비하는 것을 특징으로 하는 내부전압 발생기.
제17항에 있어서, 상기 제2스위치제어신호 발생장치는,

셋 신호 및 리셋 신호를 더 수신하고,

상기 셋 신호에 따라 출력을 셋 시키고, 상기 제2제어신호에 응답하여 로우레벨 신호(또는 하이레벨 신호)를 저장하고 상기 제0(Zero)L스위치제어신호를 출력하는 제1L쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제1L쉬프트 레지스터의 출력신호를 저장하고 상기 제1L스위치제어신호를 출력하는 제2L쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제2L쉬프트 레지스터의 출력신호를 저장하고 상기 제2L스위치제어신호를 출력하는 제3L쉬프트 레지스터; 및

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제NL쉬프트 레지스터의 출력신호를 저장하고 상기 제NL스위치제어신호를 출력하는 제(N+1)L쉬프트 레지스터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제1항에 있어서, 상기 클럭신호는,

최소한 상기 복수 개의 스위치 제어신호를 모두 생성시킬 수 있을 정도의 시간 구간동안 클럭 동작을 유지하는 것을 특징으로 하는 내부전압 발생기.
제1기준전압 및 제2기준전압을 생성시키는 기준전압 발생블록;

상기 제1기준전압 및 내부전압을 비교하여 제1비교전압을 출력하고, 상기 제2기준전압 및 내부전압을 비교하여 제2비교전압을 출력하는 비교기블록;

상기 제1비교전압 및 상기 제2비교전압을 이용하여 제1제어신호 및 제2제어신호를 출력하는 제1제어신호 발생블록;

상기 제1비교전압, 상기 제2비교전압, 상기 제1제어신호 및 상기 제2제어신호를 이용하여 제3제어신호 및 제4제어신호를 생성시키는 제어블록; 및

상기 제1비교전압, 상기 제2비교전압, 상기 제3제어신호 및 상기 제4제어신 호에 응답하여 상기 내부전압을 생성시키는 출력구동블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제25항에 있어서, 제1제어신호 발생블록은,

상기 제1비교전압의 위상을 반전시키는 제1인버터;

상기 제1인버터의 출력 및 상기 제2비교전압에 응답하여 상기 제1제어신호를 출력하는 EX-OR 게이트; 및

상기 제1제어신호의 위상을 반전시킨 상기 제2제어신호를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제25항에 있어서, 상기 제3제어신호 및 상기 제4제어신호는,

논리 하이 또는 논리 로우 상태가 서로 중복되지 않는 것을 특징으로 하는 내부전압 발생기.
제25항에 있어서, 상기 제어블록은,

상기 제1비교전압, 상기 제1제어신호 및 상기 제4제어신호에 응답하여 상기 제3제어신호를 출력하는 노어 게이트(NOR Gate); 및

상기 제2비교전압, 상기 제2제어신호 및 상기 제3제어신호에 응답하여 상기 제4제어신호를 출력하는 낸드 게이트(NAND Gate)를 구비하는 것을 특징으로 하는 내부전압 발생기.
제25항에 있어서, 상기 출력구동블록은,

상기 제3제어신호 및 상기 제4제어신호에 응답하여 동작하는 메인 출력구동블록; 및

상기 제1비교전압 및 상기 제2비교전압에 응답하여 동작하는 보조 출력구동블록을 구비하며,

상기 메인 출력구동블록 및 상기 보조 출력구동블록이 공통으로 상기 내부전압을 출력하는 것을 특징으로 하는 내부전압 발생기.
제29항에 있어서, 상기 메인 출력구동블록은,

일단이 높은 전원전압에 연결되고 게이트에 상기 제3제어신호가 인가되는 제1모스트랜지스터;

일단이 낮은 전원전압에 연결되고 게이트에 상기 제4제어신호가 인가되는 제2모스트랜지스터; 및

일단이 상기 제1모스트랜지스터 및 상기 제2모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 상기 낮은 전원전압에 연결된 커패시터를 구비하며,

상기 제1모스트랜지스터, 상기 제2모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 내부전압이 출력되는 것을 특징으로 하는 내부전압 발생기.
제29항에 있어서, 상기 보조 출력구동블록은,

일단이 높은 전원전압에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3모스트랜지스터; 및

일단이 낮은 전원전압에 연결되고 게이트에 상기 제2제어신호가 인가되는 제4모스트랜지스터를 구비하며,

상기 제3모스트랜지스터 및 상기 제4모스트랜지스터의 다른 일단이 공통으로 연결되어 상기 내부전압을 출력하는 것을 특징으로 하는 내부전압 발생기.
복수 개의 스위치 제어신호에 응답하여 제1기준전압, 제2기준전압 및 제 3기준전압을 출력하는 기준전압 발생블록;

내부전압과 상기 제3기준전압을 비교하여 생성시킨 제1비교전압 및 상기 내부전압과 상기 제2기준전압을 비교하여 생성시킨 제2비교전압을 출력하는 비교기블록;

상기 제1비교전압 및 상기 제2비교전압을 변형시킨 제1제어신호 및 제2제어신호를 출력하는 제1제어신호 발생블록;

상기 제1비교전압, 상기 제2비교전압, 상기 제1제어신호 및 상기 제2제어신호를 이용하여 제3제어신호 및 제4제어신호를 생성시키는 제어블록;

상기 제3제어신호 및 상기 제4제어신호에 응답하여 상기 내부전압을 생성시키는 출력구동블록; 및

상기 제1기준전압 내지 상기 제3기준전압 및 클럭신호에 응답하여 상기 복수 개의 스위치 제어신호들을 출력하는 오프셋구간 제어블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 기준전압 발생블록은,

높은 전원전압 및 낮은 전원전압 사이에 직렬 연결된 복수 개의 저항들;

상기 직렬 연결된 복수 개의 저항들 사이의 일정한 위치에 있는 2개의 저항 사이의 마디 전압인 제1기준전압;

상기 복수 개의 스위치 제어신호들 중의 일부 제어신호들에 응답하여, 상기 제1기준전압을 나타내는 마디와 상기 높은 전원전압 사이에 위치하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택한 상기 제2기준전압을 출력하는 제1스위치 블록; 및

상기 복수 개의 스위치 제어신호들 중의 나머지 제어신호들에 응답하여, 상기 제1기준전압을 나타내는 마디와 상기 낮은 전원전압 사이에 위치하는 저항들에 강하되는 복수 개의 마디 전압들 중에서 선택한 상기 제3기준전압을 출력하는 제2스위치 블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제33항에 있어서, 상기 일부 스위치제어신호들은,

제0(Zero)H스위치제어신호 내지 제NH(N은 정수)스위치제어신호를 구비하며,

상기 제1기준전압을 나타내는 마디와 상기 높은 전원전압 사이에 위치하는 저항들은,

일단이 상기 제1기준전압에 연결된 제0H저항;

일단이 상기 제0H저항의 다른 일단에 연결된 제1H저항;

일단이 상기 제1H저항의 다른 일단에 연결된 제2H저항; 내지

일단이 제N저항의 다른 일단에 연결되고, 다른 일단이 상기 높은 전원전압에 연결된 제(N+1)저항을 구비하고,

상기 제1스위치 블록은,

일단이 상기 제0H저항 및 상기 제1H저항의 공통단자에 연결되고, 상기 제0H스위치제어신호에 의하여 동작하는 제0H스위치;

일단이 상기 제1H저항 및 상기 제2H저항의 공통단자에 연결되고, 상기 제1H스위치제어신호에 의하여 동작하는 제1H스위치; 내지

일단이 상기 제N저항 및 상기 제(N+1)H저항의 공통단자에 연결되고, 상기 제NH스위치제어신호에 의하여 동작하는 제NH스위치를 구비하며,

상기 제0H스위치 내지 상기 제NH스위치의 다른 일단이 공통으로 연결되어 상기 제2기준전압을 선택적으로 출력하는 것을 특징으로 하는 내부전압 발생기.
제33항에 있어서, 상기 나머지 스위치 제어신호들은,

제0(Zero)L스위치제어신호 내지 제NL(N은 정수)스위치제어신호를 구비하며,

상기 제1기준전압을 나타내는 마디와 상기 낮은 전원전압 사이에 위치하는 저항들은,

일단이 상기 제1기준전압에 연결된 제0L저항;

일단이 상기 제0L저항의 다른 일단에 연결된 제1L저항;

일단이 상기 제1L저항의 다른 일단에 연결된 제2L저항; 내지

일단이 제NL저항의 다른 일단에 연결되고, 다른 일단이 상기 낮은 전원전압에 연결된 제(N+1)L저항을 구비하고,

상기 제2스위치 블록은,

일단이 상기 제0L저항 및 상기 제1L저항의 공통단자에 연결되고, 상기 제0L스위치제어신호에 의하여 동작하는 제0L스위치;

일단이 상기 제1L저항 및 상기 제2L저항의 공통단자에 연결되고, 상기 제1L스위치제어신호에 의하여 동작하는 제1스위치; 내지

일단이 상기 제NL저항 및 상기 제(N+1)L저항의 공통단자에 연결되고, 상기 제NL스위치제어신호에 의하여 동작하는 제NL스위치를 구비하며,

상기 제0L 위치 내지 상기 제NL스위치의 다른 일단이 공통으로 연결되어 상기 제3기준전압을 선택적으로 출력하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 제1제어신호 발생블록은,

상기 제1비교전압의 위상을 반전시키는 제1인버터;

상기 제1인버터의 출력 및 상기 제2비교전압에 응답하여 상기 제1제어신호를 출력하는 EX-OR 게이트; 및

상기 제1제어신호의 위상을 반전시킨 상기 제2제어신호를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 제어블록은,

상기 제1비교전압, 상기 제1제어신호 및 상기 제4제어신호에 응답하여 상기 제3제어신호를 출력하는 노어 게이트; 및

상기 제1비교전압, 상기 제2제어신호 및 상기 제3제어신호에 응답하여 상기 제4제어신호를 출력하는 낸드 게이트를 구비하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 출력구동블록은,

상기 제3제어신호 및 상기 제4제어신호에 응답하여 동작하는 메인 출력구동블록; 및

상기 제1비교전압 및 상기 제2비교전압에 응답하여 동작하는 보조 출력구동블록을 구비하며,

상기 메인 출력구동블록 및 상기 보조 출력구동블록이 공통으로 상기 내부전압을 출력하는 것을 특징으로 하는 내부전압 발생기.
제38항에 있어서, 상기 메인 출력구동블록은,

일단이 높은 전원전압에 연결되고 게이트에 상기 제3제어신호가 인가되는 제1모스트랜지스터;

일단이 낮은 전원전압에 연결되고 게이트에 상기 제4제어신호가 인가되는 제 2모스트랜지스터; 및

일단이 상기 제1모스트랜지스터 및 상기 제2모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 상기 낮은 전원전압에 연결된 커패시터를 구비하며,

상기 제1모스트랜지스터, 상기 제2모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 내부전압이 출력되는 것을 특징으로 하는 내부전압 발생기.
제38항에 있어서, 상기 보조 출력구동블록은,

일단이 높은 전원전압에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3모스트랜지스터; 및

일단이 낮은 전원전압에 연결되고 게이트에 상기 제2제어신호가 인가되는 제4모스트랜지스터를 구비하며,

상기 제3모스트랜지스터 및 상기 제4모스트랜지스터의 다른 일단이 공통으로 연결되어 상기 내부전압을 출력하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 오프셋구간 제어블록은,

상기 제1기준전압, 상기 제2기준전압 및 상기 클럭신호에 응답하여 제0(Zero)H스위치제어신호 내지 제NH스위치제어신호를 출력하는 제1오프셋구간 제어블록; 및

상기 제1기준전압, 상기 제3기준전압 및 상기 클럭신호에 응답하여 제0(Zero)L스위치제어신호 내지 제NL스위치제어신호를 출력하는 제2오프셋구간 제어블록을 구비하는 것을 특징으로 하는 내부전압 발생기.
제41항에 있어서, 상기 제1오프셋구간 제어블록은,

상기 제1기준전압 및 상기 제2기준전압을 비교한 제3비교전압을 출력하는 제3비교기;

상기 제3비교전압 및 소정의 클럭신호에 응답하여 상기 제3비교전압의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제1감지신호를 출력하는 제1턴오프전압감지회로;

상기 클럭신호에 응답하여 상기 제1감지신호를 변형시킨 제1제어신호를 출력하는 제1전달회로; 및

상기 제1제어신호에 응답하여 상기 제0(Zero)H스위치제어신호 내지 제NH스위치제어신호를 출력하는 제1스위치제어신호 발생장치를 구비하는 것을 특징으로 하는 내부전압 발생기.
제42항에 있어서, 상기 일정한 조건을 만족하는 전압은,

일단이 낮은 전원전압에 연결되고 게이트에 상기 제4제어신호가 인가되는 제2모스트랜지스터가 상기 출력구동블록에 구비되는 경우에, 상기 제2모스트랜지스터를 턴 오프 시킬 수 있는 전압인 것을 특징으로 하는 내부전압 발생기.
제42항에 있어서, 상기 제1턴오프전압감지회로는,

일단이 높은 전원전압에 연결되고 게이트에 상기 클럭신호가 인가되는 제3모스트랜지스터; 및

일단이 낮은 전원전압에 연결되고 게이트에 상기 제3비교전압(COMH)이 인가되는 제4모스트랜지스터; 및

일단이 상기 제3모스트랜지스터 및 상기 제4모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 낮은 전원전압에 연결된 제2커패시터를 구비하며,

상기 제3모스트랜지스터, 상기 제4모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 제1감지신호(DETH)를 출력하는 것을 특징으로 하는 내부전압 발생기.
제42항에 있어서, 상기 제1전달회로는,

상기 제1감지신호의 위상을 반전시키는 제1인버터;

상기 제1인버터의 출력 및 상기 클럭신호에 응답하여 상기 제1제어신호를 출력하는 제1노어 게이트를 구비하는 것을 특징으로 하는 내부전압 발생기.
제42항에 있어서, 상기 제1스위치제어신호 발생장치는,

셋 신호 및 리셋 신호를 더 수신하고,

상기 셋 신호에 따라 출력을 셋 시키고, 상기 제1제어신호에 응답하여 로우레벨 신호(또는 하이레벨 신호)를 저장하고 상기 제0(Zero)H스위치제어신호를 출력하는 제1H쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제1H쉬프트 레지스터의 출력신호를 저장하고 상기 제1H스위치제어신호를 출력하는 제2H쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제2H쉬프트 레지스터의 출력신호를 저장하고 상기 제2H스위치제어신호를 출력하는 제3H쉬프트 레지스터; 및

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제1제어신호에 응답하여 상기 제NH쉬프트 레지스터의 출력신호를 저장하고 상기 제NH스위치제어신호를 출력하는 제(N+1)H쉬프트 레지스터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제41항에 있어서, 상기 제2오프셋구간 제어블록은,

상기 제1기준전압 및 상기 제3기준전압을 비교한 제4비교전압을 출력하는 제4비교기;

상기 제4비교전압 및 소정의 클럭신호에 응답하여 상기 제4비교전압의 전압준위가 일정한 조건을 만족하는 전압인가를 감지한 제2감지신호를 출력하는 제2턴오프전압감지회로;

상기 클럭신호에 응답하여 상기 제2감지신호를 변형시킨 제2제어신호를 출력하는 제2전달회로; 및

상기 제2제어신호에 응답하여 상기 제0(Zero)L스위치제어신호 내지 제NL스위치제어신호를 출력하는 제2스위치제어신호 발생장치를 구비하는 것을 특징으로 하 는 내부전압 발생기.
제47항에 있어서, 상기 일정한 조건을 만족하는 전압은,

일단이 높은 전원전압에 연결되고 게이트에 상기 제3제어신호가 인가되는 제1모스트랜지스터가 상기 출력구동블록에 구비되는 경우에, 상기 제1모스트랜지스터를 턴 오프 시킬 수 있는 전압인 것을 특징으로 하는 내부전압 발생기.
제47항에 있어서, 상기 제2턴오프전압감지회로는,

일단이 높은 전원전압에 연결되고 게이트에 상기 제4비교전압이 인가되는 제5모스트랜지스터;

일단이 낮은 전원전압에 연결되고 게이트에 상기 클럭신호가 인가되는 제6모스트랜지스터; 및

일단이 상기 제5모스트랜지스터 및 상기 제6모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 낮은 전원전압에 연결된 제3커패시터를 구비하며,

상기 제5모스트랜지스터, 상기 제6모스트랜지스터 및 상기 커패시터의 공통단자를 통하여 상기 제2감지신호를 출력하는 것을 특징으로 하는 내부전압 발생기.
제47항에 있어서, 상기 제2전달회로는,

상기 제2감지신호의 위상을 반전시키는 제2인버터;

상기 제2인버터의 출력 및 상기 클럭신호에 응답하여 상기 제2제어신호를 출력하는 제2노어 게이트를 구비하는 것을 특징으로 하는 내부전압 발생기.
제47항에 있어서, 상기 제2스위치제어신호 발생장치는,

셋 신호 및 리셋 신호를 더 수신하고,

상기 셋 신호에 따라 출력을 셋 시키고, 상기 제2제어신호에 응답하여 로우레벨 신호(또는 하이레벨 신호)를 저장하고 상기 제0(Zero)L스위치제어신호를 출력하는 제1L쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제1L쉬프트 레지스터의 출력신호를 저장하고 상기 제1L스위치제어신호를 출력하는 제2L쉬프트 레지스터;

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제2L쉬프트 레지스터의 출력신호를 저장하고 상기 제2L스위치제어신호를 출력하는 제3L쉬프트 레지스터; 및

상기 리셋 신호에 따라 출력을 리셋 시키고, 상기 제2제어신호에 응답하여 상기 제NL쉬프트 레지스터의 출력신호를 저장하고 상기 제NL스위치제어신호를 출력하는 제(N+1)L쉬프트 레지스터를 구비하는 것을 특징으로 하는 내부전압 발생기.
제32항에 있어서, 상기 클럭신호는,

최소한 상기 복수 개의 스위치 제어신호를 모두 생성시킬 수 있을 정도의 시간 구간동안 클럭 동작을 유지하는 것을 특징으로 하는 내부전압 발생기.