KR100370168B1 - 비트라인 프리차지 회로 - Google Patents

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Abstract

본 발명은 향상된 응답 특성과 안정된 출력 전압을 갖도록 한 비트라인 프리차지 회로에 관한 것으로서, VDL을 1/2로 분배하는 제 1 전압분배부와, 상기 제 1 전압분배부의 출력신호를 입력으로 받아 다시 1/2로 분배하여 출력하는 제 2 전압분배부와, 비교전압을 발생시켜 출력하는 비교전압 발생부와, 상기 제 2 전압분배부의 출력신호를 입력으로 받아 비교전압과 비교하여 비트라인 프리차지 전압을 제어하는 차동 증폭기를 이용한 출력 드라이버와, 상기 출력 드라이버의 프리차지 동작을 빠르게 응답하도록 제어하는 프리차지 제어부와, 상기 비트라인 프리차지 전압의 레벨을 보상하는 전류 공급부와, 상기 비트라인 프리차지 전압의 상승분을 누전시키는 누전부를 포함하여 이루어지는 것을 특징으로 한다.

Description

비트라인 프리차지 회로 { Circuit for Precharging Bit Line}
본 발명은 반도체 회로에 관한 것으로 특히, 향상된 응답 특성과 안정된 출력 전압을 갖는 비트라인 프리차지 회로에 관한 것이다.
이하, 종래 기술에 따른 비트라인 프리차지 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래의 비트라인 프리차지 회로를 설명하기 위한 회로도이다.
도 1에 도시한 바와 같이, 비트라인 프리차지 회로는 복수개의 PMOS, 저항,캐패시터로 구성된 전압 분배부(11)와, 커렌트미러(Current mirror)(12), 제 1 PMOS 드라이버(PM1), 제 1 NMOS 드라이버(NM1)로 구성된 응답부로 구성된다.
먼저, 상기 전압 분배부(11)는 VDL 전압부(VDL)과 접지단(VSS) 사이에 4개의 PMOS가 직렬로 연결되며 2개의 저항이 PMOS 사이에 연결된다.
그리고, 상기 응답부는 VDL 전압부(VDL)와 접지단(VSS) 사이에 직렬로 연결되고 게이트로 각각 제 1 노드(N1), 제 2 노드(N2)가 연결된 제 1 PMOS 드라이버(PM1), 제 1 NMOS 드라이버(NM1)와, 각각 2개의 PMOS, NMOS로 이루어진 커렌트미러(12)로 구성된다.
여기서, 비트라인 프리차지 전압(VBLR)이 전압 분배부의 하프 VDL(half VDL) 전압보다 낮을 경우, 커렌트미러(12)의 Vgsn2가 커져서 제 2 NMOS(NM2)로 전류가 증가하게 되어 제 1 노드(N2)의 전압이 낮아진다.
따라서, 제 1 PMOS 드라이버(PM1)를 턴-온시켜 전류를 주입시키므로 출력단의 비트라인 프리차지 전압(VBLR)이 올라간다.
반대로, 비트라인 프리차지 전압(VBLR)이 전압 분배부(11)의 하프 VDL 전압보다 높을 경우, 커렌트미러(12)의 제 2 PMOS(PM2)로 전류가 증가하게 되어 제 2 노드(N2)의 전압이 높아진다.
따라서, 제 1 NMOS 드라이버(NM1)를 턴-온시켜 전류를 접지단으로 빼주므로 비트라인 프리차지 전압(VBLR)이 낮아지게 된다.
그러나, 상기와 같은 종래의 비트라인 프리차지 회로는 다음과 같은 문제점이 있다.
비트라인 프리차지시 많은 전류 소모가 발생할 경우, 커렌트미러의 응답특성이 둔화된다.
또한, 커렌트미러의 PMOS, NMOS의 전압 변화에 따라 비트라인 프리차지 전압 레벨의 변동이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 차동 증폭기를 갖는 출력 드라이버를 이용함으로써 향상된 응답 특성과 안정된 출력 전압을 갖는 비트라인 프리차지 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 비트라인 프리차지 회로를 나타낸 회로도
도 2는 본 발명에 의한 비트라인 프리차지 회로를 나타낸 회로도
도면의 주요 부분에 대한 부호 설명
21 : 제 1 전압분배부 22 : 제 2 전압분배부
23 : 출력 드라이버 24 : 프리차지 제어부
25 : 비교전압 발생부 26 : 전류 공급부
27 : 누전부
이와 같은 목적을 달성하기 위한 본 발명에 따른 비트라인 프리차지 회로는 VDL을 1/2로 분배하는 제 1 전압분배부와, 상기 제 1 전압분배부의 출력신호를 입력으로 받아 다시 1/2로 분배하여 출력하는 제 2 전압분배부와, 비교전압을 발생시켜 출력하는 비교전압 발생부와, 상기 제 2 전압분배부의 출력신호를 입력으로 받아 비교전압과 비교하여 비트라인 프리차지 전압을 제어하는 차동 증폭기를 이용한 출력 드라이버와, 상기 출력 드라이버의 프리차지 동작을 빠르게 응답하도록 제어하는 프리차지 제어부와, 상기 비트라인 프리차지 전압의 레벨을 보상하는 전류 공급부와, 상기 비트라인 프리차지 전압의 상승분을 누전시키는 누전부를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 비트라인 프리차지 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 비트라인 프리차지 회로를 설명하기 위한 회로도이다.
도 2에 도시한 바와 같이, 비트라인 프리차지 회로는 높은 레벨의 비트라인 프리차지 전압인 VDL을 1/2로 분배하는 제 1 전압분배부(21)와, 상기 제 1 전압분배부(21)의 출력신호(BLR)를 입력으로 받아 다시 1/2로 분배하여 출력하는 제 2 전압분배부(22)와, 비교전압을 발생시켜 출력하는 비교전압 발생부(25)와, 상기 제 2 전압분배부(22)의 출력신호(HBLR)를 입력으로 받아 비교전압과 비교하여 비트라인 프리차지 전압(VBLR)을 출력하는 차동 증폭기를 이용한 출력 드라이버(23)와, 상기 출력 드라이버(23)의 프리차지 동작을 빠르게 응답하도록 제어하는 프리차지 제어부(24)와, 상기 비트라인 프리차지 전압(VBLR)의 레벨을 보상하는 전류 공급부(26)와, 상기 비트라인 프리차지 전압(VBLR)의 상승분을 누전시키는 누전부(27)로 구성된다.
먼저, 상기 제 1 전압분배부(21)는 VDL 전압부(VDL)와 접지단(VSS) 사이에 제 10, 11 PMOS(PM10)(PM11), 2개의 저항, 제 12, 13 PMOS(PM12)(PM13)가 직렬로 연결되며 2개의 저항 사이로 비트라인 프리차지 전압을 1/2로 분배한 BLR을 출력한다.
그리고, 상기 제 10, 13 PMOS(PM10)(PM13)의 게이트는 반전된 VDL과 연결되고, 상기 제 11, 12 PMOS(PM11)(PM12)의 게이트는 각각 저항, 접지단(VSS)과 연결된다.
상기 제 2 전압분배부(22)는 직렬로 연결된 제 3 PMOS(PM3), 제 4 PMOS(PM4)로 구성되며, 상기 제 3 PMOS(PM3)는 상기 제 1 전압분배부(21)의 저항 사이에 연결되고 게이트는 제 4 PMOS(PM4)의 사이에 연결된다.
그리고, 상기 제 4 PMOS(PM4)는 접지단(VSS)과 연결되며 게이트로 상기 접지단(VSS)이 연결된다.
여기서, 상기 제 3, 4 PMOS(PM3)(PM4)는 다이오드형 PMOS를 이용한다.
출력 드라이버(23)는 제 5, 6 PMOS(PM5)(PM6), 제 3, 4 NMOS(NM3)(NM4)로 구성된 차동 증폭기 형태를 갖는다.
여기서, 상기 제 5 PMOS(PM5)는 외부전원(VDD)과 제 3 NMOS(NM3)에 연결되고 게이트는 제 6 PMOS(PM6)의 게이트에 연결된다.
그리고 상기 제 6 PMOS(PM6)는 외부전원(VDD)과 제 4 NMOS(NM4)에 연결된다.
상기 제 3 NMOS(NM3)는 제 4 NMOS(NM4)와 연결되고 게이트는 상기 제 2 전압분배부(22)의 제 3, 4 PMOS(PM3)(PM4) 사이에 연결된다.
프리차지 제어부(24)는 상기 제 3 NMOS(NM3)에 연결되며 게이트로 프리차지 동작신호(PRE)가 인가된 제 5 NMOS(NM5)와, 상기 제 5 NMOS(NM5)와 접지단(VSS)에 연결되며 게이트가 제 7 NMOS(NM7)의 게이트에 연결된 제 6 NMOS(NM6)와, 상기 제 4 NMOS(NM4)와 접지단(VSS)에 연결된 제 7 NMOS(NM7)로 구성된다.
전류 공급부(26)와 비교전압 발생부(25)는 외부전원(VDD)과 접지단(VSS) 사이에 제 7, 8, 9 PMOS(PM7)(PM8)(PM9)가 직렬로 연결되어 구성된다.
상기 전류 공급부(26)의 제 7 PMOS(PM7)는 외부전압(VDD)과 연결되며 게이트는 상기 제 5 PMOS(PM5)와 제 3 NMOS(NM3) 사이에 연결된다.
그리고, 상기 비교전압 발생부(25)의 제 8 PMOS(PM8)는 제 7 PMOS(PM7)와 제 9 PMOS(PM9)에 연결되고 게이트는 제 4 NMOS(NM4)의 게이트에 연결된다.
또한, 제 9 PMOS(PM9)는 접지단(VSS)과 연결되며 게이트로 상기 접지단(VSS)이 연결된다.
누전부(27)는 제 7 PMOS(PM7)와 제 8 PMOS(PM8) 사이에 연결된 프리차지 전압 출력단과 접지단(VSS) 사이에 제 8, 9 NMOS(NM8)(NM9)가 직렬로 연결되며 각각의 게이트로 외부전원(VDD), 프리차지 신호(PRE)가 연결된다.
상기와 같이 구성된 본 발명에 의한 비트라인 프리차지 회로의 동작을 설명하면 다음과 같다.
제 1 전압분배부(21)에 의해 1/2로 분배된 BLR을 제 2 전압분배부(22)를 통해 다시 1/2로 분배하여 HBLR을 얻는다.
출력 드라이버(23)는 상기 HBLR을 입력전압으로 하여 비교전압 발생부(25)의 출력신호인 비교전압과 비교하여 비트라인 프리차지 전압(VBLR)을 출력한다.
여기서, 상기 비트라인 프리차지 전압(VBLR)이 비교전압의 레벨보다 낮을 경우, 출력 드라이버(23)의 제 3 NMOS(NM3)로 전류가 증가하여 노드 N3의 레벨이 떨어진다.
따라서, 전류 공급부(26)의 제 7 PMOS(PM7)를 동작하여 비트라인 프리차지 전압(VBLR)을 보상한다.
이때, 프리차지 제어부(24)는 응답특성 향상을 위해 프리차지 동작시에는 제 5, 6 NMOS(NM5)(NM6)를 턴-온시켜 빨리 응답하도록 하고, 그외 동작시에는 전류 소모 감소를 위해 제 7 NMOS(NM7)만 턴-온된다.
반대로, 비트라인 프리차지 전압(VBLR)이 비교전압의 레벨보다 높을 경우, 누전부(27)의 제 8, 9 NMOS(NM8)(NM9)가 프리차지 동작시 비트라인 프리차지 전압(VBLR)의 상승분을 누전시킨다.
상기와 같은 본 발명의 비트라인 프리차지 회로는 다음과 같은 효과가 있다.
즉, 차동 증폭기를 갖는 출력 드라이버를 이용함으로써 하프 VDL 레벨의 변동을 최소화하고 비트라인 프리차지 전압의 레벨 변동에 대해 빠른 응답 특성을 제공할 수 있다.

Claims (3)

  1. VDL을 1/2로 분배하는 제 1 전압분배부와,
    상기 제 1 전압분배부의 출력신호를 입력으로 받아 다시 1/2로 분배하여 출력하는 제 2 전압분배부와,
    비교전압을 발생시켜 출력하는 비교전압 발생부와,
    상기 제 2 전압분배부의 출력신호를 입력으로 받아 비교전압과 비교하여 비트라인 프리차지 전압을 제어하는 차동 증폭기를 이용한 출력 드라이버와,
    상기 출력 드라이버의 프리차지 동작을 빠르게 응답하도록 제어하는 프리차지 제어부와,
    상기 비트라인 프리차지 전압의 레벨을 보상하는 전류 공급부와,
    상기 비트라인 프리차지 전압의 상승분을 누전시키는 누전부를 포함하여 이루어지는 것을 특징으로 하는 비트라인 프리차지 회로.
  2. 제 1 항에 있어서, 상기 출력 드라이버는 외부전원과 제 3 NMOS에 연결되고 게이트가 제 6 PMOS의 게이트에 연결되는 제 5 PMOS와, 외부전원과 제 4 NMOS에 연결되는 제 6 PMOS와, 제 4 NMOS와 제 5 PMOS에 연결되고 게이트는 상기 제 2 전압분배부의 제 3, 4 PMOS 사이에 연결되는 제 3 NMOS와, 상기 제 6 PMOS와 제 3 NMOS와 연결되고 게이트가 비교전압 발생부의 제 8 PMOS에 연결되는 제 4 NMOS로 구성되는 것을 특징으로 하는 비트라인 프리차지 회로.
  3. 제 1 항에 있어서, 상기 누전부는 프리차지 전압 출력단과 접지단 사이에 직렬로 연결되며 각각의 게이트로 외부전원, 프리차지 신호가 연결되는 제 8, 9 NMOS로 구성되는 것을 특징으로 하는 비트라인 프리차지 회로.
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