KR100891249B1 - 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자 - Google Patents

6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 6F2 DRAM(Dynamic Random Access Memory) 셀(Cell)을 구비한 반도체 메모리 소자에 관한 것으로, 특히 I 타입(Type)의 활성 영역이 비트 라인(Bit line)을 중심으로 20 ∼ 40도 틸트(Tilt)되어 파(Wave) 형상으로 형성되되, 이웃하는 비트 라인에 연결된 활성 영역간에 지그재그(Zigzag) 형태로 구성됨으로써, 상기 활성 영역이 비트 라인을 중심으로 형성되어 즉 비트 라인 콘택(Contact)이 활성 영역의 가운데에 형성되어 비트 라인 콘택 마진(Margin)을 증가시키고, 상기 비트 라인간의 간격이 최소 선폭인 F를 기준으로 1F에서 2F로 증가하여 비트 라인의 기생 캐패시턴스(Capacitance)가 감소됨으로써 센싱(Sensing) 마진을 증가시키며, 또한 상기 활성 영역간에 지그재그 형태로 구성되거나 워드 라인(Word line)이 파(Wave) 형상으로 형성되므로 상기 활성 영역의 간격도 증가하여 디자인 룰(Design rule)을 증가킴으로써 소자의 특성 및 집적화를 향상시키는 기술이다.

Description

6Ｆ2 ＤＲＡＭ 셀을 구비한 반도체 메모리 소자{A semiconductor device having 6F2 DRAM cell}
도 1은 종래 기술에 따른 DRAM 셀의 6F2 레이아웃도.
도 2는 본 발명의 제 1 실시 예에 따른 DRAM 셀의 6F2 레이아웃도.
도 3은 본 발명의 제 2 실시 예에 따른 DRAM 셀의 6F2 레이아웃도.
< 도면의 주요부분에 대한 부호의 설명 >
13,33 : 워드 라인 15,35 : 비트 라인
17,37 : 활성 영역
본 발명은 6F2 DRAM(Dynamic Random Access Memory) 셀(Cell)을 구비한 반도체 메모리 소자에 관한 것으로, 특히 I 타입(Type)의 활성 영역이 비트 라인(Bit line)을 중심으로 틸트(Tilt)되어 파(Wave) 형상으로 형성되되, 이웃하는 비트 라 인에 연결된 활성 영역간에 지그재그(Zigzag) 형태로 구성되어 소자의 특성 및 집적화를 향상시키는 6F2 DRAM 셀을 구비한 반도체 메모리 소자에 관한 것이다.
도 1은 종래 기술에 따른 DRAM 셀의 6F2 레이아웃도이다.
도 1을 참조하면, 반도체 기판(도시하지 않음), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판 상에 세로축 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(13)들, 상기 워드 라인(13)들 상측에 상기 가로축 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(15)들, 상기 비트 라인(15)들 사이의 반도체 기판의 표면에 상기 세로축 방향으로 서로 1F의 간격을 가지면서 T 타입으로 배열되어 형성되는 다수개의 활성영역(17)들로 구성된다.
여기서, 상기 DRAM 셀의 6F2 레이아웃에서의 활성영역(17)은 두 개의 상기워드 라인(13)과 교차하고 한 개의 비트 라인(15)에 전기적으로 연결된다.
종래의 6F2 DRAM 셀을 구비한 반도체 메모리 소자는 활성 영역간에 1F의 간격을 갖기 때문에 그 간격이 작아 소자의 디자인 룰이 감소되는 등 소자의 집적화가 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 I 타입의 활성 영 역이 비트 라인을 중심으로 틸트되어 파(Wave) 형상으로 형성되되, 이웃하는 비트 라인에 연결된 활성 영역간에 지그재그 형태로 구성되므로, 상기 활성 영역이 비트 라인을 중심으로 형성되어 즉 비트 라인 콘택이 활성 영역의 가운데에 형성되어 비트 라인 콘택 마진을 증가시키고, 또한 상기 활성 영역간에 지그재그 형태로 구성되거나 상기 워드 라인이 파(Wave) 형상으로 형성되므로 상기 활성 영역의 간격도 증가시키는 6F2 DRAM 셀을 구비한 반도체 메모리 소자를 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명은 제 1 방향으로 1F의 간격만큼 이격된 막대 형상의 워드 라인과,
상기 워드 라인 상측에 상기 제 1 방향과 수직한 제 2 방향으로 2F의 간격만큼 이격된 막대 형상의 비트 라인과,
상기 비트 라인을 중심으로 틸트된 파(Wave) 형상으로 활성 영역이 형성되되, 상기 활성 영역은 이웃하는 비트 라인에 연결된 활성 영역과 지그재그 형태로 형성되어 두 개의 상기 워드 라인과 교차하고 한 개의 비트 라인에 콘택되는 것을 포함하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자를 제공하는 것과,
상기 활성영역은 상기 비트 라인과 3F의 간격을 가지며 콘택되는 것과,
상기 활성영역은 상기 비트 라인을 중심으로 20 ∼ 40도 틸트되며 방향이 세 번 이상 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 형성되고, 하나의 활성영역과 이웃하는 활성영역 각각의 끝단부는 상기 비트 라인을 중심으로 좌우에 형성되되, 일 선상에 위치하게 되는 것과,
상기 활성 영역은 제 1 비트 라인과 활성 영역이 콘택된 부위와 상기 제 1 비트 라인과 이웃하는 제 2 비트 라인에 각각 콘택된 활성 영역의 끝단부가 일 선상에 위치한 지그재그 형태로 배열되는 것을 제 1 특징으로 한다.
그리고, 본 발명은 제 1 방향으로 1F의 간격만큼 이격된 파(Wave) 형상의 워드 라인과,
상기 워드 라인 상측에 상기 제 1 방향과 수직한 제 2 방향으로 2F의 간격만큼 이격된 막대 형상의 비트 라인과,
상기 비트 라인을 중심으로 틸트된 파(Wave) 형상으로 활성 영역이 형성되되, 상기 활성 영역이 이웃하는 비트 라인에 연결된 활성 영역과 지그재그 형태로 형성되어 두 개의 상기 워드 라인과 교차하고 한 개의 비트 라인에 콘택되는 것을 포함하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자를 제공하는 것을 제 2 특징으로 한다.
본 발명의 원리는 6F2 DRAM 셀에 있어서, I 타입의 활성 영역이 비트 라인을 중심으로 20 ∼ 40도 틸트되어 파(Wave) 형상으로 형성되되, 이웃하는 비트 라인에 연결된 활성 영역간에 지그재그 형태로 구성되므로, 상기 활성 영역이 비트 라인을 중심으로 형성되어 즉 비트 라인 콘택이 활성 영역의 가운데에 형성되어 비트 라인 콘택 마진을 증가시키고, 상기 비트 라인간의 간격이 최소 선폭인 F를 기준으로 1F에서 2F로 증가하여 비트 라인의 기생 캐패시턴스가 감소됨으로써 센싱 마진을 증가시키며, 또한 상기 활성 영역간에 지그재그 형태로 구성되거나 상기 워드 라인이 파(Wave) 형상으로 형성되므로 상기 활성 영역의 간격도 증가하여 디자인 룰을 증가시키기 위한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시 예에 따른 DRAM 셀의 6F2 레이아웃도이다.
도 2를 참조하면, 반도체 기판(도시하지 않음), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판 상에 세로축 방향으로 서로 1F의 간격을 가지면서 1F의 폭을 갖는 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(33)들, 상기 워드 라인(33)들 상측에 상기 가로축 방향으로 서로 2F의 간격을 가지면서 1F의 폭을 갖는 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(35)들, 상기 비트 라인(35)을 중심으로 20 ∼ 30도 틸트되며 방향이 4번 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 상기 반도체 기판에 형성된 다수개의 활성영역(37)들로 구성된다. 이때, 상기 하나의 비트 라인(35)에 각 활성영역(37)은 3F의 간격을 가지며 상기 비트 라인(35)과 콘택(A)된다.
상기 활성영역(37)은 상기 비트 라인(35)과 콘택된 부위(A)를 중심으로 상하 각각 2번씩 꺽인 파(Wave) 형상으로 형성된다. 즉, 상기 워드 라인(33) 사이에 형 성된 상기 활성영역(37)의 끝단부로부터 상기 비트 라인(35)과 콘택된 부위(A)로 경사각을 가지며 제 1 차 꺽인 후, 상기 비트 라인(35)과 콘택된 부위(A)로부터 상기 비트 라인(35)으로 제 2 차 꺽인 파(Wave) 형상으로 형성된다.
상기 하나의 비트 라인(35)에 각각 콘택된 활성영역(37)들에 있어서 하나의 활성영역과 이웃하는 활성영역 각각의 끝단부는 상기 비트 라인(35)을 중심으로 좌우에 형성되되, 일 선상에 위치하게 된다.
상기 하나의 비트 라인(35)에 각각 콘택된 활성영역(37)들과 이웃하는 비트 라인(35)에 각각 콘택된 활성 영역(37)들간에 지그재그 형태로 배열되되, 상기 비트 라인(35)과 활성 영역(37)이 콘택된 부위(A)와 일 선상에 이웃하는 비트 라인(35)에 각각 콘택된 활성 영역(37)의 끝단부가 위치한 지그재그 형태로 배열된다.
여기서, 상기 하나의 활성 영역(37)에 6F2의 DRAM 셀(100)이 두 개 형성되고, 상기 활성 영역(37)은 두 개의 상기 워드 라인(33)과 교차하고, 한 개의 비트 라인(35)에 전기적으로 연결된다.
도 3은 본 발명의 제 2 실시 예에 따른 DRAM 셀의 6F2 레이아웃도이다.
도 3을 참조하면, 반도체 기판(도시하지 않음), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판 상에 세로축 방향으로 서로 1F의 간격을 가지면서 2번 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 배열되어 형성되는 다수개의 워드 라인(33)들, 상기 워드 라인(33)들 상측에 상기 가로축 방향으로 서로 2F의 간격을 가지면 서 1F의 폭을 갖는 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(35)들, 상기 비트 라인(35)을 중심으로 20 ∼ 30도 틸트되며 방향이 4번 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 상기 반도체 기판에 형성되는 다수개의 활성영역(37)들로 구성된다. 이때, 상기 워드 라인(33)은 상기 비트 라인(35)과 교차된 부위(B)를 중심으로 상하 각각 1번씩 꺽인 파(Wave) 형상으로 형성된다.
또한, 상기 하나의 비트 라인(35)에 각 활성영역(37)은 3F의 간격을 가지며 상기 비트 라인(35)과 콘택(A)된다.
상기 활성영역(37)은 상기 비트 라인(35)과 콘택된 부위(A)를 중심으로 상하 각각 2번씩 꺽인 파(Wave) 형상으로 형성된다. 즉, 상기 워드 라인(33) 사이에 형성된 상기 활성영역(37)의 끝단부로부터 상기 비트 라인(35)과 콘택된 부위(A)로 경사각을 가지며 제 1 차 꺽인 후, 상기 비트 라인(35)과 콘택된 부위(A)로부터 상기 비트 라인(35)으로 제 2 차 꺽인 파(Wave) 형상으로 형성된다.
상기 하나의 비트 라인(35)에 각각 콘택된 활성영역(37)들에 있어서 하나의 활성영역과 이웃하는 활성영역 각각의 끝단부는 상기 비트 라인(35)을 중심으로 좌우에 형성되되, 일 선상에 위치하게 된다.
상기 하나의 비트 라인(35)에 각각 콘택된 활성영역(37)들과 이웃하는 비트 라인(35)에 각각 콘택된 활성 영역(37)들간에 지그재그 형태로 배열되되, 상기 비트 라인(35)과 활성 영역(37)이 콘택된 부위(A)와 일 선상에 상기 이웃하는 비트 라인(35)에 각각 콘택된 활성 영역(37)의 끝단부가 위치한 지그재그 형태로 배열된다.
여기서, 상기 하나의 활성 영역(37)에 6F2의 DRAM 셀(100)이 두 개 형성되고, 상기 활성 영역(37)은 두 개의 상기 워드 라인(33)과 교차하고, 한 개의 비트 라인(35)에 전기적으로 연결된다.
본 발명의 반도체 메모리 소자는 I 타입의 활성 영역이 비트 라인을 중심으로 20 ∼ 40도 틸트되어 파(Wave) 형상으로 형성되되, 이웃하는 비트 라인에 연결된 활성 영역간에 지그재그 형태로 구성되므로, 상기 활성 영역이 비트 라인을 중심으로 형성되어 즉 비트 라인 콘택이 활성 영역의 가운데에 형성되어 비트 라인 콘택 마진을 증가시키고, 상기 비트 라인간의 간격이 최소 선폭인 F를 기준으로 1F에서 2F로 증가하여 비트 라인의 기생 캐패시턴스가 감소됨으로써 센싱 마진을 증가시키며, 또한 상기 활성 영역간에 지그재그 형태로 구성되거나 상기 워드 라인이 파(Wave) 형상으로 형성되므로 상기 활성 영역의 간격도 증가하여 디자인 룰을 증가시켜 소자의 특성 및 집적화를 향상시키는 효과가 있다.

Claims (8)

  1. 제 1 방향으로 1F의 간격만큼 이격된 막대 형상의 워드 라인과,
    상기 워드 라인 상측에 상기 제 1 방향과 수직한 제 2 방향으로 2F의 간격만큼 이격된 막대 형상의 비트 라인과,
    상기 비트 라인을 중심으로 틸트된 파(Wave) 형상으로 형성되며, 상기 비트 라인과 3F의 간격으로 콘택되는 활성 영역을 포함하며, 상기 활성 영역은 이웃하는 비트 라인에 연결된 활성 영역과 지그재그 형태로 배열되어 두 개의 상기 워드 라인과 교차하고 한 개의 상기 비트 라인에 콘택되는 것을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 활성영역은 상기 비트 라인을 중심으로 20 ∼ 40도 틸트되며 방향이 네 번 이상 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 형성되고, 하나의 상기 활성영역과 이웃하는 상기 활성영역 각각의 끝단부는 상기 비트 라인을 중심으로 좌우에 형성되되, 일 선상에 위치하게 됨을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 활성 영역은 제 1 비트 라인과 상기 활성 영역이 콘택된 부위와 상기 제 1 비트 라인과 이웃하는 제 2 비트 라인에 각각 콘택된 상기 활성 영역의 끝단부가 일 선상에 위치한 지그재그 형태로 배열됨을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  5. 제 1 방향으로 1F의 간격만큼 이격된 파(Wave) 형상의 워드 라인과,
    상기 워드 라인 상측에 상기 제 1 방향과 수직한 제 2 방향으로 2F의 간격만큼 이격된 막대 형상의 비트 라인과,
    상기 비트 라인을 중심으로 틸트된 파(Wave) 형상으로 상기 활성 영역이 형성되되, 상기 활성 영역이 이웃하는 상기 비트 라인에 연결된 상기 활성 영역과 지그재그 형태로 형성되어 두 개의 상기 워드 라인과 교차하고 한 개의 상기 비트 라인에 콘택되는 것을 포함하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 활성영역은 상기 비트 라인과 3F의 간격을 가지며 콘택됨을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 활성영역은 상기 비트 라인을 중심으로 20 ∼ 40도 틸트되며 방향이 네 번 이상 꺽인 파(Wave) 형상으로 1F의 폭을 갖으며 형성되고, 하나의 상기 활성영역과 이웃하는 상기 활성영역 각각의 끝단부는 상기 비트 라인을 중심으로 좌우에 형성되되, 일 선상에 위치하게 됨을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
  8. 제 5 항에 있어서,
    상기 활성 영역은 제 1 비트 라인과 상기 활성 영역이 콘택된 부위와 상기 제 1 비트 라인과 이웃하는 제 2 비트 라인에 각각 콘택된 상기 활성 영역의 끝단부가 일 선상에 위치한 지그재그 형태로 배열됨을 특징으로 하는 6F2 DRAM 셀을 구비한 반도체 메모리 소자.
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