KR100320893B1 - 강유전체 기억 장치 - Google Patents

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KR100320893B1
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

강유전체 기억 장치는, 플레이트선 구동 회로, 더미 플레이트선 구동 회로, 정전압 발생 회로 및 가변 전압 발생 회로를 구비하고 있다. 상기 플레이트선 구동 회로는 데이터의 판독 시에, 선택된 메모리셀에 대응한 플레이트선을 펄스 구동한다. 상기 더미 플레이트선 구동 회로는 상기 선택된 메모리셀이 접속된 비트선과 상보 쌍을 이루는 기준용의 비트선에 접속된 더미셀에 대응한 더미 플레이트선을 펄스 구동한다. 상기 정전압 발생 회로는 외부 전원 전압이나 온도에 의존하지 않는 실질적으로 일정한 전압을 발생시켜, 상기 플레이트선 구동 회로에 전원으로서 공급한다. 상기 가변 전압 발생 회로는 외부 전원 전압이나 온도에 의존하지 않는 복수의 실질적으로 일정한 전압을 발생시켜, 비트선의 고레벨과 저레벨에 따라서 복수의 전압 레벨 중에서 선택한 전압을 상기 더미 플레이트선 구동 회로에 전원으로서 공급한다.

Description

강유전체 기억 장치{FERROELECTRIC MEMORY}
본 발명은 캐패시터의 전극 사이에 설치한 강유전체막의 분극의 상태에 따라 데이터를 기억하고, 이 강유전체막의 분극 상태에 따른 비트선 전위의 변화를 검지하여 기억 데이터를 판독하는 강유전체 기억 장치에 관한 것이다.
강유전체 기억 장치에 대해서는, 예를 들면 U. S. Patent Number 4,873,664 Eaton, Jr, 'Self Restoring Ferroelectric Memory'와 ISSCC 94, pp. 268-269, 1994 Tatsumi Sumi et al. 'A 256Kb Nonvolatile Ferroelectric Memory at 3V and 100ns' 등에 기재되어 있다.
상기 강유전체 기억 장치의 기본이 되는 회로부는, 예를 들면 도 1에 도시한 바와 같이 구성되어 있다. 여기서는, 강유전체 기억 장치에 있어서의 메모리셀, 더미셀, 감지 및 재기록용 증폭기(감지 앰프), 및 그 주변 회로의 주요부를 추출하여 나타내고 있다. 메모리셀 MC1, MC2는 각각 강유전체 캐패시터(10, 11)와 선택 트랜지스터(14, 15)로 구성되고, 더미셀 DCa, DCb는 각각 강유전체 캐패시터(12, 13)와 선택 트랜지스터(16, 17)로 구성되어 있다. 상기 메모리셀 MC1에 있어서의 선택 트랜지스터(14)의 게이트에는 i행째의 워드선(19)이 접속되고, 강유전체 캐패시터(10)의 플레이트 전극에는 i행째의 플레이트선(23)이 접속된다. 마찬가지로, 상기 메모리셀 MC2에 있어서의 선택 트랜지스터(15)의 게이트에는 (i+1)행째의 워드선(20)이 접속되고, 강유전체 캐패시터(11)의 플레이트 전극에는 (i+1)행째의 플레이트선(24)이 접속된다. 또한, 상기 더미셀 DCa에 있어서의 선택 트랜지스터(16)의 게이트에는 더미 워드선(a21)이 접속되고, 강유전체 캐패시터(12)의 플레이트 전극에는 더미 플레이트선(a25)이 접속된다. 또한, 상기 더미셀 DCb에 있어서의 선택 트랜지스터(17)의 게이트에는 더미 워드선(b22)이 접속되고, 강유전체 캐패시터(13)의 플레이트 전극에는 더미 플레이트선(b26)이 접속되어 있다.
상기 메모리셀 MC1의 선택 트랜지스터(14)와 상기 더미셀 DCb의 선택 트랜지스터(17)의 전류 통로의 일단은 각각 비트선(27)에 접속되고, 상기 메모리셀 MC2의 선택 트랜지스터(15)와 상기 더미셀 DCa의 선택 트랜지스터(16)의 전류 통로의 일단은 각각 /비트선('/'은 바아를 의미한다: 28)에 접속된다. 그리고, 메모리셀 MC1이 선택되었을 때에는 더미셀 DCa가 선택되고, 이 더미셀 DCa에서 생성된 기준 전위가 /비트선(28)에 인가됨으로써, /비트선(28)이 비트선(27)의 고레벨 또는 저레벨을 검출하기 위한 기준용의 비트선으로서 이용된다. 한편, 메모리셀 MC2가 선택되었을 때에는 더미셀 DCb가 선택되고, 이 더미셀 DCb에서 생성된 기준 전위가 비트선(27)에 인가됨으로써, 비트선(27)이 /비트선(28)의 고레벨 또는 저레벨을 검출하기 위한 기준용의 비트선으로서 이용된다.
상기 비트선쌍(27, 28) 사이에는, 감지 및 재기록용 증폭기(감지 앰프: 18)가 접속되고, 이들 비트선쌍(27, 28) 사이의 전위차가 증폭된다. 또한, 상기 비트선쌍(27, 28)은 각각, 열을 선택하기 위한 트랜지스터(300, 301)의 전류 통로를 통해 공통 판독 데이터선과 /데이터선(303, 304)에 접속된다. 상기 트랜지스터(300, 301)의 게이트는 각각 열 선택선(302)에 접속되고, 도시하지 않은 열 디코더로부터 공급되는 열 선택 신호에 의해 선택된 열의 감지 앰프(18)에 의한 증폭 신호가 공통 판독 데이터선과 /데이터선(303, 304)에 공급되도록 되어 있다.
상기한 바와 같은 구성에 있어서, 강유전체 캐패시터(10∼13)에 있어서의 강유전체막의 전계 및 분극의 방향(양자의 방향은 일치한다)을, 플레이트선(23, 24) 및 더미 플레이트선(25, 26)으로부터 비트선(27, 28) 방향을 플러스 방향이라고 정한다. 강유전체 기억 장치에서는, 데이터를 기억하고 있는 강유전체 캐패시터(10 또는 11)의 분극 상태(분극의 방향)에 따라서 비트선(27 또는 28)의 레벨에 고저의 차가 생긴다. 이 비트선(27 또는 28)의 레벨과 기준용의 비트선(28 또는 27)의 레벨을 감지 앰프(18)로 감지 및 증폭함으로써 기억 데이터를 판독한다. 구체적으로는, 도 2의 타이밍 차트에 도시한 바와 같이, 선택할 비트선을 미리 0(V)로 설정해 놓고, 선택할 메모리셀에 접속되어 있는 워드선과 플레이트선을 고레벨로 상승시켜 선택한다(시각 t1). 그리고, 상기 비트선의 전위가 변화한 후에 감지 앰프(18)를 활성화하고(시각 t2), 상기 강유전체 캐패시터의 분극의 방향에 따라서 비트선을 고레벨 또는 저레벨로 한다. 이 때, i행째의 워드선(19)을 선택했을 때에는 더미 워드선(a21)을 선택하고, (i+1)행째의 워드선(20)을 선택했을 때에는 더미 워드선(b22)을 각각 선택함으로써 기준 전위를 생성하고 있다.
여기서, 전원 전압을 3(V)라고 가정하고, 선택된 플레이트선은 최대 3(V)가 되는 것으로 가정한다. 또한, 선택된 워드선의 최대치는, 비트선의 고레벨이 강유전체 캐패시터에 전달되도록 선택 트랜지스터의 임계치 전압 결점을 보상하는 전압(예를 들면 4.5(V))으로 승압되는 것으로 한다.
선택된 메모리셀 MC에 있어서의 강유전체 캐패시터의 분극의 방향이 상향(플레이트선측으로부터 비트선측)인 경우에는, 분극과 전계의 방향이 동일하기 때문에 분극이 반전하지 않는다. 이 때의 셀의 분극의 변화를 도 3a에 도시한다. 이 경우에는 셀이 방출하는 전하량은 적기 때문에 비트선의 레벨은 낮다. 이것에 대해, 분극의 방향이 하향(비트선측으로부터 플레이트선측)인 경우에는, 분극과 전계의 방향이 반대이기 때문에 분극이 반전한다. 이 때의 셀의 분극의 변화를 도 3b에 도시한다. 이 경우에는 셀이 방출하는 전하량이 많기 때문에 비트선의 레벨은 높다. 따라서, 더미셀 DCa, DCb 중의 강유전체 캐패시터(12, 13)의 면적을 메모리셀 MC1, MC2 중의 강유전체 캐패시터(10, 11)의 m(>1) 배로 하여 기준 전위를 생성하고, 기준용의 비트선이 되는 한쪽의 비트선의 전위를 데이터가 판독되는 다른쪽의 비트선의 고레벨과 저레벨의 중간의 레벨이 발생하도록 설정하면, 감지 앰프(18)에 의해 비트선쌍(27, 28)의 레벨차를 감지할 수 있다. 단, 더미셀 DCa, DCb 중의 강유전체 캐패시터(12, 13)는 반드시 분극이 반전하지 않는 상태로 동작하도록, 더미 워드선(21, 22)과 더미 플레이트선(25, 26)의 구동 펄스를 발생시킬 필요가 있다.
또, 도 3a 및 도 3b에서는, 분극이 0이 될 때의 전압이 2개 존재하지만, 어느 것이나 항전압(抗電壓)이라고 한다. 또한, 전압이 0일 때의 분극도 2개 존재하지만, 어느것이나 잔류 분극이라 한다.
그런데, 상술한 바와 같은 종래의 강유전체 기억 장치에 있어서는, 웨이퍼내의 칩이 형성된 위치에 따라 강유전체 캐패시터의 특성이 변화하고, 분극 상태에 따른 비트선의 고레벨과 저레벨이 변동되는 것이 알려져 있다. 도 4는 웨이퍼 내의 다른 위치에 형성된 칩에 있어서의 비트선의 고레벨과 저레벨의 관계를 나타내고 있다. 도 4에서 알 수 있듯이, 비트선의 저레벨은 0.92(V)에서 1.12(V)까지 200(mV) 정도, 고레벨은 1.17(V)에서 1.34(V)까지 약 170(mV) 정도 각각 변동되고 있고, 비트선의 고레벨과 저레벨의 변동 방향이 다르다. 이 때문에, 더미셀을 이용하여 기준 전위를 생성할 때, 단순히 더미셀용의 강유전체 캐패시터(12, 13)의 면적을 메모리셀용의 강유전체 캐패시터(10, 11)의 m(>1)배로 하여, 비트선의 고레벨과 저레벨의 중간 레벨의 기준 전위를 생성하고자 하면, 기준 전위와 데이터를 판독한 비트선의 고레벨 혹은 저레벨과의 여유가 적어져서, 오판독이 일어날 우려가 있다. 더구나, 기준 전위가 도 4의 파선으로 도시한 바와 같이 웨이퍼 내의 모든 칩에서 일정한 값(일률 기준 전위)이 되었다고 해도, 기준 전위와 고레벨 혹은 저레벨과의 여유가 작아지는 영역이 발생하기 때문에, 상술한 여유의 저하를 확실하게 회피할 수는 없다.
또한, 강유전체 기억 장치에 있어서는, 메모리셀 MC1, MC2와 더미셀 DCa, DCb에서는, 강유전체 캐패시터에 있어서의 분극의 플레이트 전압에 대한 의존성이 다른 것이 알려져 있다. 도 3a 및 도 3b에서는, 플레이트선의 전위가 일정할 때의 분극의 모양을 나타내었지만, 도 5에서는 플레이트선의 전압(전원 전압)을 횡축으로 하여, 분극 반전하지 않은 경우(저레벨), 분극 반전하는 경우(고레벨), 및 더미셀에 의해 발생한 분극의 변화량(전하량)을 종축으로 하여 나타내고 있다. 고레벨과 저레벨의 차는 플러스의 잔류 분극과 마이너스의 잔류 분극의 차에 비례하므로, 플레이트선의 전압에는 의존하지 않는다. 플레이트선의 전압이 항전압 이하가 되면 분극 반전하지 않게 되므로, 도 5에 도시한 바와 같이 고레벨과 저레벨의 경우의 차가 없어진다. 더미셀에 의해 발생한 분극의 변화량은, 분극 반전하지 않는 경우의 m(>1)배이므로, 도 3a 및 도 3b에 도시한 바와 같이 된다.
도 5로부터 명백한 바와 같이, 메모리셀의 강유전체 캐패시터에 있어서의 분극과 더미셀의 강유전체 캐패시터에 있어서의 분극에서는, 플레이트 전압에 대한 의존성이 다르다. 한편, 제품을 실제로 사용하기 위해서는, 전원 전압에 어느 정도의 흔들림(변동)을 허용하고 있다. 예를 들면, 통상 3V 전원이라 불리우고 있는 전원에서는, 실제로는 2.7(V)에서 3.6(V)까지의 흔들림이 사용 상 허용되어 있다. 일반적으로 플레이트 전압은, 이 전원 전압과 같으므로 플레이트 전압도 이 범위에서 흔들리게 된다. 도 5로부터 알 수 있듯이, 낮은 전압에서는 더미셀과 분극 반전하지 않은 저레벨의 차가 작지만, 전압이 높을 때에는 오히려 더미셀과 고레벨의 차가 작아진다. 이 때문에 데이터 판독의 여유가 부족하여, 감지 동작이 불안정하게 되거나 데이터의 오판독이 일어난다고 하는 문제가 있다.
따라서, 본 발명의 목적은 웨이퍼 내의 칩이 형성된 위치에 따라 비트선의 고레벨과 저레벨이 변동되더라도, 기준 전위와 고레벨 혹은 저레벨과의 충분한 여유를 확보할 수 있고, 데이터의 오판독을 방지할 수 있는 강유전체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 감지하여야 할 비트선과 기준용의 비트선의 전위차가 전원 전압에 의존하여 변동하는 것을 방지하여 데이터의 오판독을 회피할 수 있는 강유전체 기억 장치를 제공하는 것이다.
본 발명의 상술한 목적은, 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 비트선에 발생하는 수단과, 상기 비트선과 상보 쌍을 이루는 기준용의 비트선에 기준 전위를 발생하는 수단과, 상기 비트선의 전위와 기준용의 비트선의 기준전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 수단과, 상기 비트선의 고레벨과 저레벨에 따라서 복수의 전압 레벨 중으로부터 상기 기준 전위를 설정하는 수단을 구비한 강유전체 기억 장치에 의해 달성된다.
이와 같은 구성에 의하면, 기준 전위를 설정하는 수단에 있어서 설정되는 기준 전위가 가변이고, 비트선의 고레벨과 저레벨에 따른 기준 전위를 설정하여 기준용의 비트선에 인가할 수 있으므로, 웨이퍼 사이에서 비트선의 고레벨과 저레벨이 다르더라도 칩마다 알맞는 기준 전위를 제공할 수 있다. 따라서, 기준 전위와 비트선의 고레벨 혹은 저레벨과의 충분한 여유를 확보할 수 있어, 데이터의 오판독을 방지할 수 있다. 이 결과, 안정된 감지 및 판독 동작이 가능해진다.
또한, 본 발명의 목적은, 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리셀로부터 비트선에 독출하고, 이 비트선과 상보 쌍을 이루는 기준용의 비트선에 더미셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용의 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서, 데이터의 판독 시에, 선택된 메모리셀에 대응한 플레이트선을펄스 구동하는 플레이트선 구동 회로와, 상기 선택된 메모리셀이 접속된 비트선과 상보 쌍을 이루는 기준용의 비트선에 접속된 더미셀에 대응한 더미 플레이트선을 펄스 구동하는 더미 플레이트선 구동 회로와, 상기 플레이트선 구동 회로 및 상기 더미 플레이트선 구동 회로에 전원을 제공하고, 밴드갭 기준 회로와, 비반전 입력단에 상기 밴드갭 기준 회로의 출력 전압이 인가되는 연산 증폭기와, 상기 연산 증폭기의 출력단의 전위를 분압하고, 상기 연산 증폭기의 반전 입력단에 공급하는 분압 회로를 구비하고, 상기 연산 증폭기의 출력단의 전위를 출력하는 정전압 발생기를 구비한 강유전체 기억 장치에 의해 달성된다.
상기한 바와 같은 구성에 의하면, 감지하여야 할 비트선의 고레벨과 저레벨및 기준용의 비트선의 기준 전위가 외부 전원 전압이나 온도에 의존하여 변화하지 않으므로, 외부 전원 전압의 변화나 온도 변화에 기인하는 데이터의 오판독을 회피할 수 있어, 안정된 감지 및 판독 동작이 얻어진다.
또한, 본 발명의 목적은, 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리셀로부터 비트선에 독출하고, 이 비트선과 상보 쌍을 이루는 기준용의 비트선에 더미셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용의 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서, 선택된 메모리셀에 대응한 플레이트선을 고정화하여 구동하는 플레이트선 구동 회로와, 상기 선택된 메모리셀이 접속된 비트선과 상보 쌍을 이루는 기준용의 비트선에 접속된 더미셀에 대응한 더미 플레이트선을 고정화하여 구동하는 더미 플레이트선 구동 회로와, 상기 플레이트선 구동 회로 및 상기 더미 플레이트선 구동 회로에 전원을 제공하고, 밴드갭 기준 회로와, 비반전 입력단에 상기 밴드갭 기준 회로의 출력 전압이 인가되는 연산 증폭기와, 상기 연산 증폭기의 출력단의 전위를 분압하고, 상기 연산 증폭기의 반전 입력단에 공급하는 분압 회로를 구비하고, 상기 연산 증폭기의 출력단의 전위를 출력하는 정전압 발생기를 구비한 강유전체 기억 장치에 의해 달성된다.
이와 같은 구성에 있어서도, 감지하여야 할 비트선의 고레벨과 저레벨 및 기준용의 비트선의 기준 전위가 외부 전원 전압이나 온도에 의존하여 변화하지 않으므로, 외부 전원 전압의 변화나 온도 변화에 기인하는 데이터의 오판독을 회피할 수 있어, 안정된 감지 및 판독 동작이 얻어진다.
도 1은 종래의 강유전체 기억 장치에 대해 설명하기 위한 것으로, 기본 구성의 주요부를 추출하여 나타낸 회로도.
도 2는 도 1에 도시한 회로에 있어서의 데이터의 판독 동작에 대해 설명하기위한 타이밍도.
도 3a는 강유전체막의 분극의 전하량과 전극 사이의 전압의 관계에 대해 설명하기 위한 것으로, 비트선 전위가 저레벨일 때의 관계를 나타낸 도면.
도 3b는 강유전체막의 분극의 전하량과 전극 사이의 전압의 관계에 대해 설명하기 위한 것으로, 비트선 전위가 고레벨일 때의 관계를 나타낸 도면.
도 4는 웨이퍼 내의 다른 위치에 형성된 칩에 있어서의 비트선의 고레벨과 저레벨의 관계를 나타낸 분포도.
도 5는 강유전체막의 분극의 전하량과 전원 전압의 관계를 나타낸 특성도.
도 6은 본 발명의 제1 실시 형태에 따른 강유전체 기억 장치의 개략 구성을 나타낸 블럭도.
도 7은 도 6에 도시한 회로에 있어서의 메모리셀 어레이, 더미셀, 감지 및 재기록용 증폭기, 및 열 선택 회로의 주요부의 구성예를 나타낸 회로도.
도 8은 도 6에 도시한 회로에 있어서의 더미 플레이트선 구동 회로의 구성예에 대해 설명하기 위한 회로도.
도 9는 도 8에 도시한 더미 플레이트선 구동 회로에 전원을 제공하는 가변 전압 발생 회로의 구성예를 나타낸 회로도.
도 10a는 도 9에 도시한 회로에 있어서의 트랜스퍼 게이트의 구성예에 대해설명하기 위한 심볼도.
도 10b는 도 9에 도시한 회로에 있어서의 트랜스퍼 게이트의 구성예에 대해 설명하기 위한 것으로, 도 10a의 구체적인 회로도.
도 11은 저항값의 선택을 행하는 동작 모드로 들어가기 위한 동작 모드 선택회로의 구성예를 나타낸 회로도.
도 12는 저항값을 선택하기 위한 신호를 입력하는 저항 선택 회로의 구성예를 나타낸 회로도.
도 13은 저항값을 기억하기 위한 퓨즈 회로의 구성예를 나타낸 회로도.
도 14는 도 6에 도시한 회로에 있어서의 외부 신호 또는 퓨즈의 선택 회로의 구성예를 나타낸 회로도.
도 15는 저항 선택을 외부 신호로 행하는 것인지 퓨즈의 절단에 의해 생성한 신호로 행하는 것인지를 후단에 전하여 전환하기 위한 플립플롭의 구성예를 나타낸 회로도.
도 16은 도 15에 도시한 회로에 있어서의 트랜스퍼 게이트를 제어하는 신호를 발생하는 플립플롭 제어 회로의 구성예를 나타낸 회로도.
도 17은 도 6에 도시한 회로에 있어서의 신호 발생 회로의 기능을 설명하기위한 타이밍도.
도 18은 도 6에 도시한 회로에 있어서의 디코더 회로의 구성예를 나타낸 회로도.
도 19는 도 6에 도시한 회로에 있어서의 플레이트선의 전압을 발생하는 플레이트 디코더의 구성예를 나타낸 회로도.
도 20은 도 6에 도시한 회로에 있어서의 정전압 발생 회로의 구성예를 나타낸 회로도.
도 21은 본 발명의 제2 실시 형태에 따른 강유전체 기억 장치에 대해 설명하기 위한 것으로, 더미셀부의 구성예를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 11 : 강유전체
14, 15, 16, 17 : 선택 트랜지스터
100 : 어드레스 버퍼 회로
101 : 행 디코더
102 : 열 디코더
103 : 더미 워드선 구동 회로
104 : 메모리 셀 어레이
105 : 더미 셀
107 : 열 선택 회로
108 : 감지 앰프
300, 301 : 트랜지스터
도 6은 본 발명의 제1 실시 양태에 따른 강유전체 기억 장치의 개략 구성을 나타내는 블럭도이다. 어드레스 신호 Add는 어드레스 버퍼 회로(100)에 공급되고, 이 어드레스 버퍼 회로(100)의 출력 신호가 행 디코더(101), 열 디코더(102), 더미 워드선 구동 회로(103), 및 플레이트 디코더(플레이트선 구동 회로 : 109)에 각각 공급된다. 상기 행 디코더(101)에 의한 디코더 출력은 메모리 셀 어레이(104)에 공급되고, 상기 더미 워드선 구동 회로(103)의 출력은 더미셀(105)에 공급된다. 상기 메모리 셀 어레이(104)의 각 비트선쌍마다 감지 및 재기록용 증폭기(106)와 열 선택 회로(107)가 설치되고, 열 선택 회로(107)에는 상기 열 디코더(102)에 의한 디코드 출력이 공급된다. 상기 메모리 셀 어레이(104)로부터 판독된 데이터는, 감지 및 재기록용 증폭기(감지 앰프: 106)에서 감지 및 증폭된 후, 선택된 열의 데이터가 열 선택 회로(107)를 통해 입출력 회로(108)에 공급되고, 판독 데이터 Dout로서 출력된다. 또한, 기록 데이터 Din은, 입출력 회로(108)에 공급되고, 열 선택 회로(107) 및 감지 앰프(106)를 통해 메모리 셀 어레이(104) 내의 선택된 메모리 셀에 기록된다.
상기 메모리 셀 어레이(104) 내의 강유전체 캐패시터의 플레이트 전극에는 플레이트 디코더(109)의 출력 신호가 공급되고, 이 플레이트 디코더(109)의 전원으로서 정전압 발생 회로(110)로부터 출력되는 정전압(2.7V)이 공급된다. 한편, 상기 더미 셀(105)에는 더미 플레이트선 구동 회로(111)의 출력 신호가 공급되고, 이 더미 플레이트선 구동 회로(111)에는 가변 전압 발생 회로(112)에서 생성된 전압(3)이 공급된다. 이 가변 전압 발생 회로(112)는, 디코더 회로(113)의 출력 신호(75, 76, …, 77)에 따라 다른 레벨의 전압을 출력한다. 상기 디코더 회로(113)는, 플립플롭(114)의 출력 신호(207, 208)를 디코드하여 가변 전압 발생 회로(112) 내의 분압 회로의 분압비를 선택함으로써, 최적의 출력 전압을 선택한다. 상기 플립플롭(114)에는, 저항 선택 회로(115)의 출력 신호(144), 퓨즈 회로(116)의 출력 신호(162), 플립플롭 제어 회로(117)의 출력 신호(205), 및 외부 신호 또는 퓨즈의 선택 회로(118)의 출력 신호(182, 183)가 공급되어 있다. 상기 저항 선택 회로(115)에는 외부 단자(패드 : 140)로부터의 신호와 동작 모드 선택 회로(119)의 출력 신호(126)가 공급된다. 상기 동작 모드 선택 회로(119)에는, 어드레스 신호 Add가 공급된다. 또한, 상기 동작 모드 선택 회로(119)와 퓨즈 회로(116)와 외부 신호 또는 퓨즈의 선택 회로(118)에는 각각, 신호(124)가 공급된다. 또한, 상기 플립플롭 제어 회로(117)에는, 신호 발생 회로(120)의 출력 신호(250)가 공급된다. 이 신호 발생 회로(120)는, 칩 인에이블 신호/CE에 기초하여 타이밍 신호(250)를 생성한다.
도 7은 상기 도 6에 도시된 회로에서의 메모리 셀 어레이, 더미 셀, 감지 및 재기록용 증폭기, 열 선택 회로의 주요부의 구성예를 나타내는 회로도이다. 메모리 셀 어레이(104), 감지 및 재기록용 증폭기(106), 열 선택 회로(107) 등은, 도 1에 도시된 종래의 강유전체 기억 장치와 동일하므로, 동일 구성부에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다. 이 회로부에서 종래의 강유전체 기억 장치와 다른 것은, 기준 전위를 생성하기 위한 더미 셀 DCa, DCb이다. 즉, 더미 셀 DCa는 선택 트랜지스터(16)와 더미 캐패시터(51)로 구성되고, 더미 셀 DCb는 선택 트랜지스터(17)와 더미 캐패시터(52)로 구성되어 있고, 상기 더미 캐패시터(51, 52)에는 MOS 트랜지스터의 게이트 산화막을 이용한 선형의 캐패시터를 이용하고 있다. 그리고, 더미 캐패시터(51, 52)의 선형성을 확보하기 위해, 채널 영역에 인이나 비소를 도핑한 공핍형 MOS 트랜지스터로 구성하고 있다. 게이트 산화막은 강유전체막과 달리, 수회 판독해도 피로하지 않고, 고온에서 방치해도 거의 열화하지 않는 특징이 있다. 더미 캐패시터(51, 52)의 정전 용량을 CD, 비트선의 기생 용량을 CB, 더미 플레이트선(25, 26)의 전위를 VDP라고 하면, 비트선의 기준 전위 VR은,
가 된다. 따라서, 더미 플레이트선(a25, b26)의 전위를 바꿈으로써 기준 전위를 변화시킬 수 있다.
도 8은, 상기 도 6에 도시된 회로에서의 더미 플레이트선 구동 회로(111)의 구성예에 대해 설명하기 위한 것으로, 더미 캐패시터(51)에 접속된 더미 플레이트선(a25)을 구동하는 회로부를 나타내고 있다. 더미 플레이트선(b26)을 구동하는 회로부도 마찬가지로 구성되어 있다. 이 회로는, P 채널형 MOS(PMOS) 트랜지스터(56), N 채널형 MOS(NMOS) 트랜지스터(57, 58), 및 인버터(55)를 포함하여 구성되어 있다. 부하 트랜지스터(56)의 소스는 전원(3)에 접속되고, 구동 트랜지스터(58)의 소스는 접지점(2)에 각각 접속되고, 이들 트랜지스터(56, 58)의 게이트와 드레인이 공통 접속되어 인버터가 구성되어 있다. 이들 트랜지스터(56, 58)의 게이트에는 제어 신호(53)가 공급되고, 이 신호(53)를 반전시켜 더미 플레이트선(a25)에 공급한다. 이 인버터에 부여되는 전원(3)의 레벨을 변화시킴으로써, 더미 플레이트선(a25)의 고레벨을 가변으로 할 수 있다. 단, 부하 트랜지스터(56)는, 전원(3)의 레벨이 저하하면 전류 구동 능력이 저하한다. 그래서, 이 때의 전류 구동 능력을 보충하기 위해 부하 트랜지스터(56)와 병렬로 부하 트랜지스터(57)를 설치하고, 인버터(55)에 의해 신호(53)의 반전 신호로 구동하도록 하고 있다. 상기 부하 트랜지스터(56), 부하 트랜지스터(57) 및 인버터(55)는, 전원(3)과 더미 플레이트선(a25)을 신호(53)에 따라 접속하기 위한 트랜스퍼 게이트를 구성하고 있다. 그리고, 이 트랜스퍼 게이트에서 더미 플레이트선(a25)을 구동함으로써, 전원(3)의 레벨의 저하에 따른 전류 구동 능력의 저하를 보상하고 있다.
도 9는, 상기 도 8에 도시된 더미 플레이트선 구동 회로(111)에 전원(3)을 부여하는 가변 전압 발생 회로(112)이다. 이 회로(112)는, 밴드 갭 기준 회로(70), 연산 증폭기(78), 분압 회로(82) 및 트랜스퍼 게이트(79, 80, …, 81)등으로 구성되어 있다. 연산 증폭기(78)는, 비반전 입력단(+)에 반전 입력점(-)보다 높은 전압이 입력되면 그 출력 전압(전원(3)의 전위)이 감소하고, 반대로 낮은 전압이 입력되면 상승한다. 이 연산 증폭기(78)는, 예를 들면 CMOS 형의 전류 미러 회로를 이용하여 용이하게 실현할 수 있다. 상기 연산 증폭기(78)의 비반전 입력단(+)에는 밴드 갭 기준 회로(70)의 출력 전압이 인가되고 있다. 이 밴드 갭 기준 회로(70)의 출력 전압은, 약 1.2V로 외부의 전원 전압이나 온도 변화에 의존하지 않는다. 연산 증폭기(78)의 출력단과 반전 입력단(-) 사이에는 분압 회로(82)가 설치되어 있다. 연산 증폭기(78)의 반전 입력단(-)의 전위는, 출력단의 전위를 분압 회로(82)로 저항 분할하여 부여하고 있고, 분압 회로(82)의 저항값(RT- R1)과 저항값 R1와의 비를 변화시킴으로써 출력단의 전위(전원 : 3)를 자유롭게 설정할 수 있다.
이므로, 연산 증폭기(78)의 반전 입력단(-)의 전위가 비반전 입력단(+)의 전위보다 조금이라도 높아지려고 하면, 출력단의 전위(전원 : 3)가 감소하고, 이에 따라 반전 입력단(-)의 전위가 감소한다. 한편, 반전 입력단(-)의 전위가 비반전입력단(+)보다 내려간 경우에는, 반대로 반전 입력단(-)의 전위가 증가하려고 한다. 이 결과, 반전 입력단(-)은, 비반전 입력단(+)의 전위(1.2V)로 고정되고, 반전 입력단(-)의 전위도 정상적으로 1.2V가 된다. 도 9에 도시된 바와 같이 분압 회로(82)의 저항값 RT를 일정하게 하여 트랜스퍼 게이트(79, 80, 81)를 선택적으로 온/오프 제어하여 저항값 R1을 전환하도록 하면, 출력단의 전위(전원(3)의 전위)는 R1/RT×1.2V가 되어, 자유롭게 설정할 수 있다. 또한, 이 분압 회로(82)는 저항 소자로 형성하고 있으므로, 온도 특성이나 제조 변동에 따른 분압비의 변화를 작게 할 수 있다.
도 10a와 도 10b는 각각, 상기 도 9에 도시된 회로에서의 트랜스퍼 게이트(79, 80, …, 81)의 구성예에 대해 설명하기 위한 것으로, 도 10a는 심볼도, 도 10b는 도 10a의 구체적인 회로도이다. 각 트랜스퍼 게이트(79, 80, …, 81)는, NMOS 트랜지스터(304), PMOS 트랜지스터(306) 및 인버터(305)로 구성되어 있다. 노드(302)가 고레벨일 때, NMOS 트랜지스터(304)가 도통된다. 노드(303)는, 인버터(305)에 의해 저레벨이 되므로, PMOS 트랜지스터(306)도 도통된다. 따라서, 노드(300)와 노드(301) 사이는 도통한다. 반대로 노드(302)가 저레벨일 때에는, 노드(300)와 노드(301) 사이는 비도통이 된다.
상기 트랜스퍼 게이트(79, 80, …, 81)에 의한 저항값 R1의 선택은, 웨이퍼 내의 칩의 형성 위치에 따라 변동되는 강유전체 캐패시터의 특성에 맞춰 행한다. 도 11은 이 선택을 행하는 동작 모드로 들어가기 위한 동작 모드 선택 회로(119)의구성예이다. 이 회로는, PMOS 트랜지스터(127, 128), NMOS 트랜지스터(129), 난드 게이트(130) 및 인버터(131)로 구성되어 있다. 이 선택을 행하는 동작 모드로 들어가기 위해서는, 패드(141)에 외부 전원(1)의 전압보다도 높은 전압을 인가할 필요가 있다. 이 패드(141)에 외부 전원(1)의 전압보다 적어도 PMOS 트랜지스터(127와 128)의 임계치 전압의 합계만큼 높은 전압을 인가하면, PMOS 트랜지스터(127와 128)는 모두 도통하므로, 노드(123)의 레벨은 높아진다. 통상 동작의 전원 상승으로 외부 전원 전압(1)이 낮은 단계에서, 패드(141)에 비교적 높은 레벨의 전압이 이미 인가되어 있으면, 노드(123)가 다음단의 난드 게이트(130)에서 고레벨로 판정되고, 잘못하여 테스트 모드라고 판정될 위험성이 있다. 그래서, 전원 상승시에 저레벨의 신호(124)를 입력하고, 노드(125)가 고레벨, 노드(126)가 저레벨이 되도록 함으로써, 이러한 오동작을 방지하고 있다.
또, 정규의 패드 이외에 저항값 R1의 선택을 행하는 동작 모드에 들어가는 것을 지시하기 위한 여분의 패드를 설치함으로써 동일한 기능을 실현할 수 있다.
도 12는, 저항값 R1을 선택하기 위한 신호를 입력하는 저항 선택 회로(115)이다. 이 회로(115)는, PMOS 트랜지스터(145, 146), NMOS 트랜지스터(147, 148) 및 인버터(149)를 포함하여 구성되고, 이 도 12의 회로를 필요한 수만큼 준비한다. 패드(140)에는, 저항값 R1을 선택하는데 필요한 신호가 입력된다. 저항값 R1를 선택하는 동작 모드로 들어가면, 여기서는 동작 모드 선택 회로(119)의 출력 신호(125)는 저레벨이 되고, MOS 트랜지스터(145)가 온상태, MOS 트랜지스터(148)가 오프 상태가 되고, 상기 패드(140)에 입력된 신호와 동일한 신호가 출력 신호(144)로서 출력된다. 이에 대해, 동작 모드 선택 회로(119)의 출력 신호(125)가 고레벨이 되면, MOS 트랜지스터(145)가 오프 상태, MOS 트랜지스터(148)가 온상태가 되고, 상기 패드(140)에 입력된 신호는 출력 신호(144)에는 전해지지 않는다.
도 13은, 선택해야하는 저항값 R1이 결정된 후에, 퓨즈를 절단함으로써, 이 저항값 R1을 기억하기 위한 퓨즈 회로(116)이다. 이 회로(116)는, 퓨즈(164), NMOS 캐패시터(165), PMOS 캐패시터(166), NMOS 트랜지스터(167), 난드 게이트(168), 및 인버터(169) 등으로 구성되고, 도 12의 회로와 마찬가지로 필요한 수만큼 준비되어 있다. 신호(124)는, 통상은 고레벨이고, 전원 상승시에 저레벨이 된다. 따라서, 퓨즈(164)를 절단하지 않으면 노드(160)가 외부 전원(1)에서 충전되어 고레벨이 되고, 노드(161)는 저레벨, 출력 신호(162)는 고레벨이 된다. 또한, 퓨즈(164)를 절단하면 노드(160)가 방전되어 저레벨이 되므로, 노드(161)는 고레벨, 출력 신호(162)는 저레벨이 된다.
도 14는, 선택해야 하는 저항값을 어드레스 신호와 같은 외부 신호에 의해 지정할 것인지, 선택해야 하는 저항값이 결정되어 도 13의 회로에서 설정된 저항값을 지정할 것인지를 선택하기 위한 신호를 출력하는 회로이고, 도 6에 도시된 회로에서의 외부 신호 또는 퓨즈의 선택 회로(118)에 대응한다. 이 회로(118)는, 퓨즈(184), NMOS 캐패시터(185), PMOS 캐패시터(186), NMOS 트랜지스터(187), 난드 게이트(188), 및 인버터(189, 190) 등으로 구성되어 있다. 선택해야 하는 저항값을 외부 신호로 지정하는 경우는, 퓨즈(184)를 절단하지 않으므로, 신호(183)는 저레벨로, 저항값이 결정되어 퓨즈(184)를 절단한 후에는 신호(183)는 고레벨이 된다.
도 13과 도 14에 도시된 회로에서, 퓨즈(164와 184)가 절단되기 전에는, 노드 (160와 180)는 퓨즈에 의해 고레벨로 기울고, 노드(161와 181)는 저레벨로 기운다. 이에 대해 퓨즈(164와 184)가 절단된 후에는, NMOS 캐패시터(165와 185)는 각각 노드(160와 180)를 저레벨측으로 기울어지게 하고, PMOS 캐패시터(166와 186)는 외부 전원(1)의 전압이 상승할 때에, 각각 노드(161과 181)를 고레벨측으로 기울어지게 한다. 퓨즈(164와 184)의 절단 후에, 퓨즈가 완전히 절단되지 않고 누설 전류가 흐르면, 외부 전원(1)을 매우 천천히 투입한 경우에는, 캐패시터(166와 186)에 흐르는 전류가 적어지므로, 기대한 대로의 동작을 하지 않는 경우가 있다. 그래서, 신호(124)를 전원 투입시에 저레벨로 하면, 캐패시터(166와 l86)가 작동하지 않아도 노드(161와 181)는 고레벨이 되고, 노드(160과 180)는 저레벨이 되어, 상기한 바와 같은 문제를 피할 수 있다.
도 15는, 저항 선택을 외부 신호로 행할 것인지, 퓨즈의 절단에 의해 생성한 신호로 행할 것인지를 후단으로 전하여 전환하기 위한 플립플롭(114)이다. 이 플립플롭(114)은, 트랜스퍼 게이트(209, 210, 211) 및 인버터(212, 213, 214)로 구성되어 있다. 상기 각 트랜스퍼 게이트(209, 210, 211)는, 도 10a와 도 10b와 동일하게 구성되어 있다. 또한, 상기 인버터(212와 213)는 입력단과 출력단이 상호 접속되어 래치 회로를 구성하고 있다. 만약, 도 14에 도시된 회로에서의 퓨즈(184)가 절단되지 않은 경우에는, 신호(182)는 고레벨이 되고, 신호(183)는 저레벨이 되므로, 퓨즈 절단전의 외부 입력 신호(144)가 트랜스퍼 게이트(209)를 통해 노드(204)에 나타난다. 퓨즈(184)가 절단되는 경우에는, 신호(182)는 저레벨이 되고, 신호(183)는 고레벨이 되므로, 도 13에 도시된 회로에서의 출력 신호(162)가 트랜스퍼 게이트(210)를 통해 노드(204)에 나타난다. 이 노드(204)의 전위는 신호(205)에 제어되어 인버터(212와 213)로 이루어지는 래치 회로에 기억되고, 신호(207)로서 출력됨과 동시에, 인버터(214)에서 반전되어 신호(208)로서 출력된다.
도 16은, 상기 도 15에 도시된 회로에서의 트랜스퍼 게이트(211)를 제어하는 신호(205)를 발생시키는 플립플롭 제어 회로(117)이다. 이 회로는, 짝수단의 인버터 지연 회로(261), 홀수단의 인버터 지연 회로(262), 난드 게이트(263), 인버터(264), 노어 게이트(265), 인버터(266, 267) 및 난드 게이트(268)등으로 구성되어 있다. 우선 퓨즈(164, 184)의 절단 전의 상태를 고려한다. 이 때, 도 14의 선택 회로(118)의 출력 신호(183)는 저레벨이므로, 인버터(267)의 출력 신호(259)는 고레벨이 된다. 따라서, 난드 게이트(268)는, 인버터(266)의 출력 신호(257)의 반전 신호를 출력 신호(205)로서 출력한다. 도 11에 도시된 저항 선택 회로(115)의 노드(141)에 인가하는 전압을 전원 전압보다 충분히 높게 하면, 이 회로의 출력 신호(126)는 고레벨이 되므로, 인버터(264)의 출력 신호(255)는 저레벨이 된다. 따라서, 노어 게이트(265)는, 난드 게이트(263)의 출력 신호(253)의 반전 신호를 출력 신호(256)로서 출력한다.
도 17은 이 때의 주된 신호의 타이밍도이고, 도 6에 도시된 회로에서의 신호발생 회로(120)의 기능을 나타내고 있다. 도 17에 도시된 바와 같이 칩 인에이블 신호/CE가 저레벨이 되고, 칩이 선택되면, 조금 지연되어 어드레스 버퍼 회로(100)를 활성화하는 신호(250)가 고레벨이 된다. 신호(250)는, 도 16의 짝수단의 인버터 지연 회로(261)에 의해 조금 지연되어 상승하고, 홀수단의 인버터 지연 회로(262)의 시간 폭 경과한 후에 상승하는 펄스 신호(205)를 발생시킨다. 따라서, 신호(205)가 고레벨인 동안에 도 15의 인버터(212와 213)로 구성되는 래치 회로에 도 12의 회로에서의 패드(140)로의 입력 신호와 동일한 신호(144)가 기억된다. 그 후, 도 11의 노드(141)에 부여하는 신호를 통상의 전위로 복귀하면, 플립플롭에 저항값을 지정하는 정보가 기억된 상태에서, 통상 동작을 행할 수 있게 된다. 이 때, 메모리 셀의 신호와 더미 셀의 신호를 비교함으로써 선택한 저항값 R1이 적당한지의 여부를 조사할 수 있다. 이러한 방식으로 적당한 저항값이 정해지면, 도 14의 퓨즈 (184)를 적절하게 절단한다. 이 때, 외부 신호 또는 퓨즈의 선택 회로(118)의 출력 신호(183)는 고레벨이 되므로, 노드(259)는 저레벨, 노드(205)는 노드(257)의 신호에 관계없이 고레벨이 된다 도 15의 플립플롭(114)에는, 도 13의 퓨즈 회로(116)에서 퓨즈(164)를 절단했는지의 여부로 기억된 신호(162)가 전해진다. 따라서, 퓨즈 회로(116)의 퓨즈(164)를 저항값에 맞춰 절단할지의 여부를 설정하면, 전원이 상승하고 있는 한 플립플롭(114)에는 퓨즈(164)로 선택된 신호가 축적된다.
플립플롭(114)에 축적된 저항 R1를 선택하기 위한 정보(신호 207a/208a,207b/208b, …, 207c/208c)는, 도 18에 도시된 바와 같은 디코더(113)에 공급되고, 하나의 신호만이 고레벨이 되고, 다른 신호는 전부 저레벨이 되는 출력 신호(75, 76, …, 77)로 변환된다.
또한, 저항값의 선택에 퓨즈의 절단 대신에 퓨즈의 용착을 이용하거나, 또는 다른 불휘발성의 기억 소자를 설치하고, 이 기억 소자에 기억한 데이터를 이용하여 동일한 선택을 행하는 것도 가능하다.
도 19는, 상기 도 6에 도시된 회로에서의 플레이트선의 전압을 발생시키는 플레이트 디코더(109)의 구성예를 나타내고 있다. 이 플레이트 디코더(109)는, PMOS 트랜지스터(64, 69, 79)와 NMOS 트랜지스터(65, 66)로 구성되고, 모든 워드선마다 하나씩 설치되어 있다. 이 플레이트 디코더(109)는, 워드선의 전위와 어드레스 버퍼 회로(100)로부터 출력되는 플레이트 클럭의 논리곱을 취하는 앤드게이트로 되어 있고, 워드선이 선택된 행의 플레이트선만이 선택적으로 플레이트 클럭에 의해 제어된다. 이 때의 플레이트선의 전위는 플레이트 디코더(109)의 전원(4)의 전압으로 결정된다.
여기서, 도 5에 도시된 바와 같이, 비트선(72)에 판독되는 전위는 플레이트선의 전위에 의존하지만, 이 플레이트 디코더(109)의 전원(4)의 전위를 외부의 전원 전압에 의존하지 않도록 설계하면 플레이트선의 전위는 외부 전원 전압에 의존하지 않게 된다. 마찬가지로 더미 워드선과 더미 플레이트 클럭의 논리곱을 취함으로써, 더미 플레이트 디코더를 형성한다. 도 8의 제어 신호(53)는, 이 논리곱의 부정 논리로 발생시킬 수가 있다. 그리고, 더미 플레이트 디코더의 전원을 외부 전원 전압에 의존하지 않도록 하면, 기준 전위도 외부 전원 전압에 의존하지 않는다. 또한, 이 때 전원(4) 대신에 도 9에 도시된 가변 전압 발생 회로로부터 공급되는 전원(3)을 가하면, 외부 전원 전압에 의존하지 않고, 또한 출력 레벨이 가변인 더미 플레이트선의 전위를 직접 얻을 수 있다.
도 20은, 상기 도 6에 도시된 회로에서의 정전압 발생 회로(110)의 구성예를 나타내고 있고, 상기 플레이트 디코더(109)에 외부 전원의 전압에 의존하지 않는 내부 전원 전압(4)을 발생시키는 회로이다. 이 회로(110)는, 밴드 갭 기준 회로(90), 연산 증폭기(94) 및 분압 회로(91)로 구성되어 있다. 연산 증폭기(94)의 비반전 입력단(+)에는 밴드 갭 기준 회로(90)의 출력 전압이 인가되고, 출력단과 반전 입력단(-) 사이에는 분압 회로(91)가 설치되어 있다. 여기서, 밴드 갭 기준 회로(90)의 출력 전압은 약 1.2V로 외부의 전원 전압이나 온도 변화에 의존하지 않는다. 분압 회로(9l)는, 연산 증폭기(94)의 출력단과 접지점 사이에 저항(92, 93)이 직렬 접속되어 구성되고, 저항(92, 93)의 접속점이 연산 증폭기(94)의 반전 입력단(-)에 접속되어 있다. 이와 같이, 분압 회로(91)를 저항 소자로 형성하면, 온도 특성이나 제조 변동에 따른 분압비의 변화를 적게 할 수 있다. 연산 증폭기(94)는, 반전 입력단(-)에 비반전 입력단(+)보다 높은 전압이 입력되면 그 출력 전압(전원(4)의 전압)이 감소하고, 반대로 낮은 전압이 입력되면 상승한다. 이 연산 증폭기(94)는, CMOS 전류 미러 회로를 이용하여 용이하게 실현할 수 있다. 이렇게 함으로써, 반전 입력단(-)의 전위는, 출력 전압(전원 4의 전압)을 저항 92와 저항 93의 저항 분할에 의해 소정치로 설정하고 있다. 즉,
여기서, R = 저항93/(저항 93 + 저항 92)
가 되므로, 반전 입력단(-)의 전위가 비반전 입력단(+) 전위보다 조금이라도 커지고자 하는 것과 반전 입력단(-)의 전위는 감소하여 출력 전위는 감소한다. 반전 입력단(-)의 전위가 비반전 입력단(+)보다 내려간 경우는, 반대로 반전 입력단(-)의 전위는 증가하려고 한다. 이러한 방식으로 해서, 연산 증폭기(94)의 반전 입력단(-)의 전위는 비반전 입력단(+)의 전위(1.2V)에 고정되며, 반전 입력단(-)의 전위도 정상적으로 1.2V가 된다. 여기서, 저항값의 비를 R=1.2/2.7로 설정하면 [식 3]에서부터 밝힌 바와 같이, 정전압 발생 회로(110)의 출력 전위(전원 4)는 외부의 전원 전압에 의존하지 않는 2.7V가 된다.
상기한 바와 같은 구성에 의하면, 가변 전압 발생 회로(112)로부터 더미 플레이트선 구동 회로(111)에 부여하는 전압을 가변으로 함으로써, 더미 셀(105)을 이용하여 기준용 비트선에 부여하는 기준 전위를 가변화할 수 있으므로, 웨이퍼 내의 칩이 형성되는 위치에 따라 비트선의 고레벨과 저레벨이 변동되어도 칩마다 알맞은 기준 전위를 부여할 수 있다. 따라서, 기준 전위와 비트선의 고레벨 혹은 저레벨과의 충분한 여유를 확보할 수 있으며 데이터의 오판독을 방지할 수 있다. 이 결과, 안정된 감지 및 판독 동작이 가능해진다.
또한, 정전압 발생 회로(110)에 의해서 전원 전압이나 온도에 의존하지 않는 전압을 플레이트 디코더(109)에 부여함으로써, 감지하여야 할 비트선과 기준용 비트선의 전위차가 전원 전압에 의존하여 변동하는 것을 방지할 수 있으며 데이터의 오판독을 피할 수 있다.
또한, 본 발명에 의해, 예를 들면 도 4에 파선으로 도시한 바와 같은 저레벨로부터 일정한 전압만큼 높은 기준 전위를 칩에 맞춰서 발생하는 것이 가능해지며 단순히 수율이 향상하는 것 뿐만아니라 전기적인 여유가 넓은 강유전체 기억 장치를 실현할 수가 있다.
또, 본 발명은 전술한 실시예에 한정되는 것은 아니고 요지를 벗어나지 않는 범위에서 여러가지 변형하여 실시하는 것이 가능하다. 예를 들면, 상기 실시예에서는 더미 캐피시터에 선형의 캐패시터(51, 52)를 이용하는 경우를 설명했지만, 도 21에 도시한 바와 같이 강유전체 캐패시터(286, 287)를 이용하여도 좋다. 이 경우에는 PMOS 트랜지스터(284, 285)를 설치하고, 칩 인에이블 신호/CE가 고레벨인 칩 비선택 시에 저레벨이 되는 더미 셀 프리차지 제어 신호(282, 283)에 의해서 더미 워드선(21, 22)이 폐쇄되어 있는 동안에 노드(280, 281)를 각각 내부 전원(3)의 레벨까지 충전해둔다. 그리고, 더미 워드선(21, 22)이 선택되었을 때 더미 셀(286, 287)에 축적되어 있던 전하를 기준용 비트선에 방출하여 비트선의 고레벨과 저레벨의 중간의 전압을 발생시킨다. 따라서, 내부 전원(3)의 전압을 조정함으로써, 이 축적된 전하량을 바꾸면 기준용 비트선의 레벨도 변화시킬 수 있다. 그 외, 어떠한 더미 셀에 대해서도 본 발명을 적용할 수 있는 것은 명백하다.
또한, 전술한 설명에서는 감지 동작 전의 기준용 비트선의 기준 전위를 더미 캐패시터를 이용하여 발생하였지만, 이 기준용 비트선의 기준 전위는 도 20과 마찬가지인 회로를 이용하여 칩 내부에서 직접 발생하는 것도 가능하다. 이 경우는, 도 7에 도시한 회로에서의 더미 셀 DCa, DCb의 노드(31, 32)에 생성한 고정 전위를 직접 인가한다. 단지, 감지 동작이 개시하기 전에는 일단 선택한 더미 워드선(21, 22)을 폐쇄하여, 이 전위가 감지 앰프의 동작을 방해하지 않도록 할 필요가 있다. 이 기준용 비트선의 기준 전위는 도 20의 회로와 동일하게 변화시키는 것은 물론 가능하다.
또한, 선택한 플레이트선에 펄스를 인가하여 셀의 분극에 따라서 비트선 전위를 추출하고 감지 및 재기록을 행하는 방식을 예로 들어 설명하였지만, DRAM과 동일하도록 플레이트 전압을 전원 전압의 약 반으로 고정 전위화하여, 판독하는 방식에도 적용 가능하다. 이 경우, 셀이 선택되어 있지 않을 때에는 셀에 전계를 인가하지 않도록 메모리 셀의 기억 노드, 즉 도 7의 노드(29, 30) 혹은 더미 셀의 기억 노드인 노드(31, 32)에도 플레이트 전극과 동일 전위를 인가할 필요가 있다. 또한, 기억 노드의 전하는 누설 전류에 의해 조금씩 소실되므로, DRAM과 마찬가지로 일정 기간 리프레시할 필요가 있다. 감지 전은 비트선을 0V로 설정해 둔다. 여기서, 워드선을 선택하여 선택 트랜지스터를 온하면, 분극 반전하는 쪽이 분극 반전하지 않는 쪽보다도 비트선의 전위가 커지므로, 지금까지 설명한 회로와 마찬가지인 강유전체 기억 장치의 동작이 가능해진다. 이 경우도 플레이트 전위를 2.7V로 고정화하면 전원 전압 의존성의 문제가 없어지는 것은 분명하다.
이상의 설명에서는 플레이트선이나 더미 플레이트선의 전위를 외부 전원 전압의 사양의 최소치로 설정하였다. 여기서, 내부의 고정화한 전압이 외부의 전원전압에 의존하지 않는 성질은 도 20의 회로에서는 밴드갭 기준 회로(90)의 출력이 외부의 전원 전압에 의존하지 않는 것에 기인한다. 따라서, 저항값의 비를 바꿈으로써 이 전압을 전원 전압의 사양의 최소치보다도 내리는 것도 가능하다. 단지, 도 5로부터도 알 수 있듯이 이 경우는 항전압 이하로는 내려가지 않는 것에 주의할 필요가 있다.
일반적으로, 주변 회로는 전원 전압이 높은 쪽이 고속성이 뛰어나다. 이 관점으로부터, 반대로 플레이트선이나 더미 플레이트선의 전위를 전원 전압보다도 승압하는 것도 생각할 수 있다. 이 경우는, 도 20의 연산 증폭기(94)의 전원에 칩의 내부 회로에서 승압된 전압을 인가하면 된다. 이 경우도, 밴드갭 기준 회로(90)의 출력에 의해, 승압된 전위가 전원 전압에 의존하지 않는 것이 보증된다. 또한, 강압 회로에서 생성한 전압을 공급하여도 된다.
이상 설명한 바와 같이, 본 발명에 따르면 웨이퍼 내의 칩이 형성된 위치에 따라 비트선의 고레벨과 저레벨이 변동되어도 기준 전위와 고레벨 혹은 저레벨과의 충분한 여유를 확보할 수 있으며, 데이터의 오판독을 방지할 수 있는 강유전체 기억 장치를 얻을 수 있다.
또한, 감지하여야 할 비트선과 기준용 비트선의 전위차가 전원 전압에 의존하여 변동하는 것을 방지하여 데이터의 오판독을 회피할 수 있는 강유전체 기억 장치를 얻을 수 있다.

Claims (27)

  1. 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 비트선에 발생시키는 수단과;
    상기 비트선과 상보쌍을 이루는 기준용 비트선에 기준 전위를 발생시키는 수단과;
    상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 수단과;
    상기 비트선의 고레벨과 저레벨에 따라 복수의 전위 레벨 중에서 상기 기준 전위를 설정하는 수단
    을 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  2. 제1항에 있어서, 상기 기준 전위를 설정하는 수단은, 웨이퍼 내의 칩 형성 위치에 따라 변동하는 강유전체 캐패시터의 특성에 대응한 전위에 상기 기준 전위를 설정하는 것을 특징으로 하는 강유전체 기억 장치.
  3. 제1항에 있어서, 상기 기준 전위를 설정하는 수단은, 캐패시터의 변위(變位) 전류를 상기 기준용 비트선에 공급함으로써 전위를 생성하고, 상기 기준 전위를 설정하는 것을 특징으로 하는 강유전체 기억 장치.
  4. 제3항에 있어서, 상기 캐패시터는 강유전체막 및 상유전체막 중 한쪽을 이용한 캐패시터인 것을 특징으로 하는 강유전체 기억 장치.
  5. 제1항에 있어서, 상기 기준 전위를 설정하는 수단은, 상기 감지 및 재기록을 행하는 수단에 의한 감지 전에, 캐패시터에 축적된 전하를 상기 기준용 비트선에 방출함으로써 전위를 생성하여 상기 기준 전위를 설정하는 것을 특징으로 하는 강유전체 기억 장치.
  6. 제5항에 있어서, 상기 캐패시터는 강유전체막 및 상유전체막 중 한쪽을 이용한 캐패시터인 것을 특징으로 하는 강유전체 기억 장치.
  7. 제1항에 있어서, 상기 기준 전위의 레벨은 칩 내에서 생성된 고정 전위에 기초하여 설정된 것을 특징으로 하는 강유전체 기억 장치.
  8. 제1항에 있어서, 상기 기준 전위를 설정하는 수단은, 불휘발성 기억 소자에 기억된 데이터에 기초하여 복수의 출력 레벨로부터 상기 비트선의 고레벨과 저레벨의 중간의 출력 레벨을 선택하여 고정화하는 것을 특징으로 하는 강유전체 기억 장치.
  9. 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보 쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    데이터의 판독 시에, 선택된 메모리 셀에 대응한 플레이트선을 펄스 구동하는 플레이트선 구동 회로와;
    상기 선택된 메모리 셀이 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 접속된 더미 셀에 대응한 더미 플레이트선을 펄스 구동하는 더미 플레이트선 구동 회로와;
    상기 플레이트선 구동 회로 및 상기 더미 플레이트선 구동 회로에 전원을 부여하는 정전압 발생기 - 상기 정전압 발생기는 밴드갭 기준 회로와, 비반전 입력단에 상기 밴드갭 기준 회로의 출력 전압이 인가되는 연산 증폭기와, 상기 연산 증폭기의 출력단의 전위를 분압하고, 상기 연산 증폭기의 반전 입력단에 공급하는 분압 회로를 구비하고, 상기 연산 증폭기의 출력단의 전위를 출력함 -
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  10. 제9항에 있어서, 상기 연산 증폭기의 전원으로서, 칩 내부에서 전원 전압을 승압하여 생성한 전압과, 전원 전압을 강압하여 생성한 전압 중 한쪽을 공급하는 것을 특징으로 하는 강유전체 기억 장치.
  11. 제9항에 있어서, 상기 더미 플레이트선 구동 회로에 전원을 부여하는 정전압발생기 중의 분압 회로는 상기 연산 증폭기의 출력단과 접지 전원 간에 직렬 접속된 3개 이상의 부하 소자를 구비하고, 상기 부하 소자의 접속점 중 어느 하나가 선택적으로 상기 연산 증폭기의 반전 입력단에 접속되는 것을 특징으로 하는 강유전체 기억 장치.
  12. 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    선택된 메모리 셀에 대응한 플레이트선을 고정화하여 구동하는 플레이트선 구동 회로와;
    상기 선택된 메모리 셀이 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 접속된 더미 셀에 대응한 더미 플레이트선을 고정화하여 구동하는 더미 플레이트선 구동 회로와;
    상기 플레이트선 구동 회로 및 상기 더미 플레이트선 구동 회로에 전원을 부여하는 정전압 발생기 - 상기 정전압 발생기는 밴드갭 기준 회로와, 비반전 입력단에 상기 밴드갭 기준 회로의 출력 전압이 인가되는 연산 증폭기와, 상기 연산 증폭기의 출력단의 전위를 분압하고, 상기 연산 증폭기의 반전 입력단에 공급하는 분압 회로를 구비하고, 상기 연산 증폭기의 출력단의 전위를 출력함 -
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  13. 제12항에 있어서, 상기 연산 증폭기의 전원으로서 칩 내부에서 전원 전압을 승압하여 생성한 전압과, 전원 전압을 강압하여 생성한 전압 중 한쪽을 공급하는 것을 특징으로 하는 강유전체 기억 장치.
  14. 제12항에 있어서, 상기 더미 플레이트선 구동 회로에 전원을 부여하는 정전압 발생기 중 분압 회로는, 상기 연산 증폭기의 출력단과 접지 전원 간에 직렬 접속된 3개 이상의 부하 소자를 구비하고, 상기 부하 소자의 접속점 중 어느 하나가 선택적으로 상기 연산 증폭기의 반전 입력단에 접속되는 것을 특징으로 하는 강유전체 기억 장치.
  15. 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    데이터의 판독 시에, 선택된 메모리 셀에 대응한 플레이트선을 펄스 구동하는 플레이트선 구동 회로와;
    상기 선택된 메모리 셀이 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 접속된 더미 셀에 대응한 더미 플레이트선을 펄스 구동하는 더미 플레이트선 구동 회로와;
    상기 플레이트선 구동 회로에 전원을 부여하는 정전압 발생 회로 - 상기 정전압 발생 회로는, 제1 밴드갭 기준 회로와, 비반전 입력단에 상기 제1 밴드갭 기준 회로의 출력 전압이 인가되는 제1 연산 증폭기와, 상기 제1 연산 증폭기의 출력단의 전위를 분압하고, 상기 제1 연산 증폭기의 반전 입력단에 공급하는 제1 분압 회로를 구비하고, 상기 제1 연산 증폭기의 출력단의 전위를 상기 플레이트선 구동 회로에 공급함 - 와;
    상기 더미 플레이트선 구동 회로에 전원을 부여하는 가변 전압 발생 회로 - 상기 가변 전압 발생 회로는, 제2 밴드갭 기준 회로와, 비반전 입력단에 상기 제2 밴드갭 기준 회로의 출력 전압이 인가되는 제2 연산 증폭기와, 상기 제2 연산 증폭기의 출력단의 전위를 복수로 분압하여 상기 제2 연산 증폭기의 반전 입력단에 선택적으로 공급하는 제2 분압 회로를 구비하고, 상기 제2 연산 증폭기의 출력단의 전위를 상기 더미 플레이트선 구동 회로에 공급함 -
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  16. 제15항에 있어서, 상기 제1 연산 증폭기의 전원으로서, 칩 내부에서 전원 전압을 승압하여 생성한 전압과, 전원 전압을 강압하여 생성한 전압 중 한쪽을 공급하는 것을 특징으로 하는 강유전체 기억 장치.
  17. 제15항에 있어서, 상기 제2 분압 회로는, 상기 제2 연산 증폭기의 출력단과 접지 전원 간에 직렬 접속된 3개 이상의 저항 소자와, 상기 저항 소자의 각 접속점과 상기 제2 연산 증폭기의 반전 입력단 간에 각각 접속되며, 어느 하나의 접속점을 선택하도록 온/오프 제어되는 복수의 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 강유전체 기억 장치.
  18. 강유전체막의 분극의 방향에 대응한 고레벨과 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    선택된 메모리 셀에 대응한 플레이트선을 고정화하여 구동하는 플레이트선 구동 회로와;
    상기 선택된 메모리 셀이 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 접속된 더미 셀에 대응한 더미 플레이트선을 고정화하여 구동하는 더미 플레이트선 구동 회로와;
    상기 플레이트선 구동 회로에 전원을 부여하는 정전압 발생 회로 - 상기 정전압 발생 회로는, 제1 밴드갭 기준 회로와, 비반전 입력단에 상기 제1 밴드갭 기준 회로의 출력 전압이 인가되는 제1 연산 증폭기와, 상기 제1 연산 증폭기의 출력단의 전위를 분압하고, 상기 제1 연산 증폭기의 반전 입력단에 공급하는 제1 분압 회로를 구비하고, 상기 제1 연산 증폭기의 출력단의 전위를 상기 플레이트 전위 발생 회로에 공급함 - 와;
    상기 더미 플레이트선 구동 회로에 전원을 부여하는 가변 전압 발생 회로 -상기 가변 전압 발생 회로는, 제2 밴드갭 기준 회로와, 비반전 입력단에 상기 제2 밴드갭 기준 회로의 출력 전압이 인가되는 제2 연산 증폭기와, 상기 제2 연산 증폭기의 출력단의 전위를 복수로 분압하고, 상기 제2 연산 증폭기의 반전 입력단에 선택적으로 공급하는 제2 분압 회로를 구비하고, 상기 연산 증폭기의 출력단의 전위를 상기 더미 플레이트선 구동 회로에 공급함 -
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  19. 제18항에 있어서, 상기 제1 연산 증폭기의 전원으로서, 칩 내부에서 전원 전압을 승압하여 생성한 전압과, 전원 전압을 강압하여 생성한 전압 중 한쪽을 공급하는 것을 특징으로 하는 강유전체 기억 장치.
  20. 제18항에 있어서, 상기 제2 분압 회로는, 상기 제2 연산 증폭기의 출력단과 접지 전원 간에 직렬 접속된 3개 이상의 저항 소자와, 상기 저항 소자의 각 접속점과 상기 제2 연산 증폭기의 반전 입력단 간에 각각 접속되며, 어느 하나의 접속점을 선택하도록 온/오프 제어되는 복수의 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 강유전체 기억 장치.
  21. 강유전체막의 분극의 방향에 대응한 고레벨 또는 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    데이타 판독시 선택된 메모리 셀과 연관된 플레이트선을 펄스 구동하기 위한 플레이트선 구동 회로;
    상기 선택된 메모리 셀로 연결된 비트선과 상보쌍을 이루는 기준용 비트선에 접속된 더미 셀과 연관된 더미 플레이트선을 펄스 구동하기 위한 더미 플레이트선 구동 회로; 및
    상기 플레이트선 구동 회로 및 상기 더미 플레이트선 구동 회로에 전원 전압을 인가하기 위한 정전압 발생기
    를 포함하고,
    상기 더미 셀은,
    상기 기준용 비트선에 한 단부가 연결된 전류 경로, 및 더미 워드선에 연결된 게이트를 가지는 선택 트랜지스터; 및
    상기 선택 트랜지스터의 상기 전류 경로의 타 단부에 연결된 게이트, 더미 플레이트선에 연결된 소스와 드레인, 및 게이트 절연막 역할을 하는 상유전체막을 가지는 MOS 트랜지스터로 이루어진 선형 캐패시터
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  22. 제21항에 있어서,
    상기 MOS 트랜지스터는 공핍형인 것을 특징으로 하는 강유전체 기억 장치.
  23. 제21항에 있어서,
    상기 정전압 발생기는,
    밴드갭 기준 회로;
    상기 밴드갭 기준 회로의 출력 전압이 가해지는 비반전 입력 단자를 갖는 연산 증폭기; 및
    상기 연산 증폭기의 출력 단자에서 전위를 분압하여 상기 연산 증폭기의 상기 비반전 입력 단자에 분압된 전압을 인가하기 위한 전압-분압 회로
    를 포함하고,
    상기 전압 발생기는 상기 연산 증폭기의 상기 출력 단자에 나타나는 전위를 출력하는 것을 특징으로 하는 강유전체 기억 장치.
  24. 강유전체막의 분극의 방향에 대응한 고레벨 또는 저레벨을 메모리 셀로부터 비트선에 독출하고, 이 비트선과 상보쌍을 이루는 기준용 비트선에 더미 셀로부터 기준 전위를 인가하고, 상기 비트선의 전위와 기준용 비트선의 기준 전위를 비교하여 기억 데이터의 감지 및 재기록을 행하는 강유전체 기억 장치에 있어서,
    상기 메모리 셀에 연결된 플레이트선;
    데이타 판독시 선택된 메모리 셀과 연관된 플레이트선을 펄스 구동하기 위한 플레이트선 구동 회로;
    상기 더미 셀에 연결된 더미 플레이트선; 및
    상기 선택된 메모리 셀로 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 연결된 더미 셀과 연관된 더미 플레이트선을 펄스 구동하기 위한 더미 플레이트선 구동 회로
    를 포함하고,
    상기 더미 셀은,
    상기 기준용 비트선에 한 단부가 연결된 전류 경로, 및 더미 워드선에 연결된 게이트를 가지는 선택 트랜지스터; 및
    상기 선택 트랜지스터의 상기 전류 경로의 타 단부에 연결된 게이트, 상기 더미 플레이트선에 연결된 소스와 드레인, 및 게이트 절연막 역할을 하는 상유전체막을 갖는 MOS 트랜지스터로 이루어진 선형 캐패시터
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  25. 제24항에 있어서,
    상기 MOS 트랜지스터는 공핍형인 것을 특징으로 하는 강유전체 기억 장치.
  26. 강유전체 기억 장치에 있어서,
    강유전체막의 분극방향에 대응한 고레벨 또는 저레벨을 기억하기 위한 메모리 셀;
    상기 메모리 셀내에 기억된 데이터가 판독되는 비트선;
    상기 비트선과 상보쌍을 이루는 기준용 비트선;
    상기 기준용 비트선에 기준 전압을 인가하기 위한 더미 셀 - 상기 더미 셀은 상기 기준용 비트선에 한 단부가 연결된 전류 경로, 및 더미 워드선에 연결된 게이트를 가지는 선택 트랜지스터; 상기 선택 트랜지스터의 상기 전류 경로의 타 단부에 연결된 게이트, 상기 더미 플레이트선에 연결된 소스와 드레인, 및 게이트 절연막 역할을 하는 상유전체막을 가지는 MOS 트랜지스터로 이루어진 선형 캐패시터를 포함함 - ;
    상기 비트선의 전위를 상기 기준용 비트선의 기준 전위와 비교하여 기억된 데이터를 감지 및 재기록하기 위한 감지 및 재기록 증폭기;
    데이터 판독시 선택된 메모리 셀과 연관된 플레이트선을 펄스 구동하기 위한 플레이트선 구동 회로; 및
    상기 선택된 메모리 셀이 접속된 비트선과 상보쌍을 이루는 기준용 비트선에 연결된 더미 셀과 연관된 더미 플레이트선을 펄스 구동하기 위한 더미 플레이트선 구동 회로
    를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
  27. 제26항에 있어서,
    상기 MOS 트랜지스터는 공핍형인 것을 특징으로 하는 강유전체 기억 장치.
KR1019990008890A 1998-03-17 1999-03-16 강유전체 기억 장치 KR100320893B1 (ko)

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