JPH07192476A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH07192476A JPH07192476A JP5330863A JP33086393A JPH07192476A JP H07192476 A JPH07192476 A JP H07192476A JP 5330863 A JP5330863 A JP 5330863A JP 33086393 A JP33086393 A JP 33086393A JP H07192476 A JPH07192476 A JP H07192476A
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Abstract
(57)【要約】
【目的】 本発明の目的は、製造が容易でＳＮ比が高く
高集積化に適した不揮発性強誘電体メモリを提供するこ
とにある。 【構成】 論理１，０の信号電位を基に参照電位生成部
１０２により参照電位を生成し、電位記憶部１０３に記
憶する。読み出し動作において、記憶した電位を基に電
位供給部１０４を介して参照電位を一方のデータ線に発
生させ、他方のデータ線に読み出した信号電位とを比較
することにより情報を検出する。このような構成とする
ことにより、読み出し動作時のダミーセルの分極反転を
回避できるので、膜疲労による劣化を抑制できる。また
参照電位生成においてメモリセルと同じ構造・サイズの
ダミーセルを適用できるので、製造が容易で特性ばらつ
きが小さくなり、高精度の参照電位を発生できる。
高集積化に適した不揮発性強誘電体メモリを提供するこ
とにある。 【構成】 論理１，０の信号電位を基に参照電位生成部
１０２により参照電位を生成し、電位記憶部１０３に記
憶する。読み出し動作において、記憶した電位を基に電
位供給部１０４を介して参照電位を一方のデータ線に発
生させ、他方のデータ線に読み出した信号電位とを比較
することにより情報を検出する。このような構成とする
ことにより、読み出し動作時のダミーセルの分極反転を
回避できるので、膜疲労による劣化を抑制できる。また
参照電位生成においてメモリセルと同じ構造・サイズの
ダミーセルを適用できるので、製造が容易で特性ばらつ
きが小さくなり、高精度の参照電位を発生できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリの構成に
係り、特に、高集積化に適した不揮発性の強誘電体メモ
リの構成に関するものである。
係り、特に、高集積化に適した不揮発性の強誘電体メモ
リの構成に関するものである。
【０００２】
【従来の技術】強誘電体は、ある強さの電界を印加する
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図３４
に示すように、印加電圧ＶＦＥと蓄積電荷ＱＦＥとの間
にヒステリシス特性を有する。
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図３４
に示すように、印加電圧ＶＦＥと蓄積電荷ＱＦＥとの間
にヒステリシス特性を有する。
【０００３】図３４は、強誘電体キャパシタの電圧電荷
特性を示す説明図である。本図に基づき、強誘電体キャ
パシタの特性について説明する。強誘電体キャパシタ
に、ある大きさの電圧ＶＭ１を印加すると、強誘電体の
分極方向が印加電界に沿ってほぼ一定の向きになり、強
誘電体キャパシタの状態は状態ｄ１に遷移する。次に印
加電圧を０Ｖにすると、残留分極を補償する電荷Ｑｒ１
が極板上に残るため、強誘電体キャパシタの状態は状態
ｓ１になる。さらに、ＶＭ１と逆向きに、ある大きさの
電圧−ＶＭ０を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態ｄ０となる。この後印加電圧を０
Ｖにすると、補償電荷−Ｑｒ０が極板上に残り、状態ｓ
０に遷移する。即ち、印加電圧が０Ｖの場合において、
強誘電体キャパシタは複数の状態をとることができる。
よって、例えば、状態ｓ１を論理１に対応させ、状態ｓ
０を論理０に対応させることにより、情報を記憶するこ
とができる。残留分極は、ある程度の強さの電界がかか
らない限り保持されるので、この記憶方式によれば、リ
フレッシュ動作が不要であり、電源を切った後も情報が
保持される不揮発性メモリを構成できる。
特性を示す説明図である。本図に基づき、強誘電体キャ
パシタの特性について説明する。強誘電体キャパシタ
に、ある大きさの電圧ＶＭ１を印加すると、強誘電体の
分極方向が印加電界に沿ってほぼ一定の向きになり、強
誘電体キャパシタの状態は状態ｄ１に遷移する。次に印
加電圧を０Ｖにすると、残留分極を補償する電荷Ｑｒ１
が極板上に残るため、強誘電体キャパシタの状態は状態
ｓ１になる。さらに、ＶＭ１と逆向きに、ある大きさの
電圧−ＶＭ０を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態ｄ０となる。この後印加電圧を０
Ｖにすると、補償電荷−Ｑｒ０が極板上に残り、状態ｓ
０に遷移する。即ち、印加電圧が０Ｖの場合において、
強誘電体キャパシタは複数の状態をとることができる。
よって、例えば、状態ｓ１を論理１に対応させ、状態ｓ
０を論理０に対応させることにより、情報を記憶するこ
とができる。残留分極は、ある程度の強さの電界がかか
らない限り保持されるので、この記憶方式によれば、リ
フレッシュ動作が不要であり、電源を切った後も情報が
保持される不揮発性メモリを構成できる。
【０００４】上述の特性を持つ予め情報を記憶した強誘
電体キャパシタに、ある大きさの電圧、例えば、ＶＭ１
を印加した時、状態ｓ１から状態ｄ１に遷移した場合
と、状態ｓ０から状態ｄ１に遷移した場合とでは、強誘
電体キャパシタのみかけの容量値が異なる。即ち、状態
ｓ０から状態ｄ１に遷移した場合、分極反転に伴い、状
態ｓ１からの遷移に比べ多量の電荷が強誘電体キャパシ
タに流入し、その結果、みかけの容量値が大きくなる。
つまり、分極反転が起こった場合、分極反転が起こらな
かった場合より容量値が等価的に大きくなる。この特性
を利用することにより、情報を読み出すことができる。
電体キャパシタに、ある大きさの電圧、例えば、ＶＭ１
を印加した時、状態ｓ１から状態ｄ１に遷移した場合
と、状態ｓ０から状態ｄ１に遷移した場合とでは、強誘
電体キャパシタのみかけの容量値が異なる。即ち、状態
ｓ０から状態ｄ１に遷移した場合、分極反転に伴い、状
態ｓ１からの遷移に比べ多量の電荷が強誘電体キャパシ
タに流入し、その結果、みかけの容量値が大きくなる。
つまり、分極反転が起こった場合、分極反転が起こらな
かった場合より容量値が等価的に大きくなる。この特性
を利用することにより、情報を読み出すことができる。
【０００５】このような特性を持つ強誘電体キャパシタ
を用いて構成した不揮発性メモリの例として、例えば、
米国特許第４，８７３，６６４号に開示されたものが挙
げられる。このメモリの構成を図３５を用いて説明す
る。図３５は、従来の強誘電体メモリの構成を示す回路
構成図である。本図において、強誘電体キャパシタＣＦ
Ｅｖ１とトランジスタＴＲｖ１により構成されたメモリ
セルＭＣｖ１、および、強誘電体キャパシタＣＦＥＢｖ
１とトランジスタＴＲＢｖ１により構成されたメモリセ
ルＭＢｖ１は、ワード線ＷＬｖ１により選択され、且
つ、プレート線ＰＬｖ１により駆動され、対のデータ線
ＤＬｖ１、ＤＢｖ１に信号電位を発生させる。以下、こ
のような信号電位の発生動作についてより具体的に述べ
る。
を用いて構成した不揮発性メモリの例として、例えば、
米国特許第４，８７３，６６４号に開示されたものが挙
げられる。このメモリの構成を図３５を用いて説明す
る。図３５は、従来の強誘電体メモリの構成を示す回路
構成図である。本図において、強誘電体キャパシタＣＦ
Ｅｖ１とトランジスタＴＲｖ１により構成されたメモリ
セルＭＣｖ１、および、強誘電体キャパシタＣＦＥＢｖ
１とトランジスタＴＲＢｖ１により構成されたメモリセ
ルＭＢｖ１は、ワード線ＷＬｖ１により選択され、且
つ、プレート線ＰＬｖ１により駆動され、対のデータ線
ＤＬｖ１、ＤＢｖ１に信号電位を発生させる。以下、こ
のような信号電位の発生動作についてより具体的に述べ
る。
【０００６】対のデータ線ＤＬｖ１、ＤＢｖ１、プレー
ト線ＰＬｖ１をローレベル（Ｌｏｗ）とし、ワード線Ｗ
Ｌｖ１をハイレベル（Ｈｉｇｈ）としてセルトランジス
タを導通させた状態において、プレート線ＰＬｖ１をＨ
ｉｇｈにすると、データ線ＤＬｖ１の電位は、Ｈｉｇｈ
とＬｏｗの電位差を、強誘電体キャパシタＣＦＥｖ１
と、データ線ＤＬｖ１の寄生容量ＣＤＬｖ１とで電圧分
割したものとなる。同様に、データ線ＤＢｖ１の電位
は、ＨｉｇｈとＬｏｗの電位差を、強誘電体キャパシタ
ＣＦＥＢｖ１と、データ線ＤＢｖ１の寄生容量ＣＤＢｖ
１とで電圧分割したものとなる。この動作において、強
誘電体キャパシタの分極が反転した場合、強誘電体キャ
パシタのみかけの容量が大きくなるため、データ線に発
生する信号電位は、分極が反転しなかった場合よりも高
くなる。よって、強誘電体キャパシタＣＦＥｖ１、ＣＦ
ＥＢｖ１の残留分極の向きを互いに逆方向に設定し、メ
モリセルＭＣｖ１、ＭＢｖ１の一方に論理１、他方に論
理０を書き込んでおくことにより、対のデータ線ＤＬｖ
１、ＤＢｖ１間に電位差が生じる。この電位差をセンス
アンプＳＡｖ１により感知し、情報を読み出す。
ト線ＰＬｖ１をローレベル（Ｌｏｗ）とし、ワード線Ｗ
Ｌｖ１をハイレベル（Ｈｉｇｈ）としてセルトランジス
タを導通させた状態において、プレート線ＰＬｖ１をＨ
ｉｇｈにすると、データ線ＤＬｖ１の電位は、Ｈｉｇｈ
とＬｏｗの電位差を、強誘電体キャパシタＣＦＥｖ１
と、データ線ＤＬｖ１の寄生容量ＣＤＬｖ１とで電圧分
割したものとなる。同様に、データ線ＤＢｖ１の電位
は、ＨｉｇｈとＬｏｗの電位差を、強誘電体キャパシタ
ＣＦＥＢｖ１と、データ線ＤＢｖ１の寄生容量ＣＤＢｖ
１とで電圧分割したものとなる。この動作において、強
誘電体キャパシタの分極が反転した場合、強誘電体キャ
パシタのみかけの容量が大きくなるため、データ線に発
生する信号電位は、分極が反転しなかった場合よりも高
くなる。よって、強誘電体キャパシタＣＦＥｖ１、ＣＦ
ＥＢｖ１の残留分極の向きを互いに逆方向に設定し、メ
モリセルＭＣｖ１、ＭＢｖ１の一方に論理１、他方に論
理０を書き込んでおくことにより、対のデータ線ＤＬｖ
１、ＤＢｖ１間に電位差が生じる。この電位差をセンス
アンプＳＡｖ１により感知し、情報を読み出す。
【０００７】上記のメモリでは、２個のメモリセルを用
いて１ビットの情報を記憶するため、高集積のメモリを
構成するのに不利である。より集積度を向上させるため
には、１個のメモリセルに１ビットの情報を記憶する方
式が望ましい。その場合、選択セルによりデータ線に発
生させた信号電位を検出するため、対をなすデータ線に
論理１または論理０に対応する信号電位の中間にある参
照電位を発生する手段が必要となる。その一つとして、
ダミーセルを用いる技術が挙げられる。このようなダミ
ーセル構成の一つの方式として、例えば、上記米国特許
第４，８７３，６６４号に併記されたもの、あるいは、
特開平２−３０１０９３号に開示されたものが挙げられ
る。即ち、ダミーセルの強誘電体キャパシタの面積をメ
モリセルのそれと異ならしめ、これを用いて参照電位を
発生させるものである。上記米国特許第４，８７３，６
６４号に開示された方式について、次の図３６を用いて
説明する。
いて１ビットの情報を記憶するため、高集積のメモリを
構成するのに不利である。より集積度を向上させるため
には、１個のメモリセルに１ビットの情報を記憶する方
式が望ましい。その場合、選択セルによりデータ線に発
生させた信号電位を検出するため、対をなすデータ線に
論理１または論理０に対応する信号電位の中間にある参
照電位を発生する手段が必要となる。その一つとして、
ダミーセルを用いる技術が挙げられる。このようなダミ
ーセル構成の一つの方式として、例えば、上記米国特許
第４，８７３，６６４号に併記されたもの、あるいは、
特開平２−３０１０９３号に開示されたものが挙げられ
る。即ち、ダミーセルの強誘電体キャパシタの面積をメ
モリセルのそれと異ならしめ、これを用いて参照電位を
発生させるものである。上記米国特許第４，８７３，６
６４号に開示された方式について、次の図３６を用いて
説明する。
【０００８】図３６は、従来のダミーセルを用いた強誘
電体メモリの構成を示す回路構成図である。本図におい
て、メモリセルＭＣｗ１は、ワード線ＷＬｗ１により選
択され且つプレート線ＰＬｗ１により駆動され、データ
線ＤＬｗ１に信号電位を発生させる。また、ダミーセル
ＤＭＣｗ１は、ダミーワード線ＤＷＬｗ１により選択さ
れ且つプレート線ＤＰＬｗ１により駆動され、データ線
ＤＤＬｗ１に参照電位を発生させる。ここで、上記米国
特許第４，８７３，６６４号に開示されたように、ダミ
ーセルＤＭＣｗ１の強誘電体キャパシタＤＣＦＥｗ１の
面積を、メモリセルＭＣｗ１の強誘電体キャパシタＣＦ
Ｅｗ１のそれよりも２倍以上大きくし、且つ参照電位を
発生させる際に分極反転が起こらないよう、分極の方向
を設定しておく。また、強誘電体キャパシタＣＦＥｗ１
には、分極反転時におけるみかけの容量が、ダミーセル
側の強誘電体キャパシタＤＣＦＥｗ１の分極非反転時の
容量より大きいものを用いる。その結果、ダミーセル側
の強誘電体キャパシタＤＣＦＥｗ１の容量は、強誘電体
キャパシタＣＦＥｗ１の分極非反転時の容量より大き
く、分極反転時の容量より小さくなる。従って、データ
線ＤＤＬｗ１に論理１、論理０に対応する信号電位の中
間にある電位を発生させることができる。
電体メモリの構成を示す回路構成図である。本図におい
て、メモリセルＭＣｗ１は、ワード線ＷＬｗ１により選
択され且つプレート線ＰＬｗ１により駆動され、データ
線ＤＬｗ１に信号電位を発生させる。また、ダミーセル
ＤＭＣｗ１は、ダミーワード線ＤＷＬｗ１により選択さ
れ且つプレート線ＤＰＬｗ１により駆動され、データ線
ＤＤＬｗ１に参照電位を発生させる。ここで、上記米国
特許第４，８７３，６６４号に開示されたように、ダミ
ーセルＤＭＣｗ１の強誘電体キャパシタＤＣＦＥｗ１の
面積を、メモリセルＭＣｗ１の強誘電体キャパシタＣＦ
Ｅｗ１のそれよりも２倍以上大きくし、且つ参照電位を
発生させる際に分極反転が起こらないよう、分極の方向
を設定しておく。また、強誘電体キャパシタＣＦＥｗ１
には、分極反転時におけるみかけの容量が、ダミーセル
側の強誘電体キャパシタＤＣＦＥｗ１の分極非反転時の
容量より大きいものを用いる。その結果、ダミーセル側
の強誘電体キャパシタＤＣＦＥｗ１の容量は、強誘電体
キャパシタＣＦＥｗ１の分極非反転時の容量より大き
く、分極反転時の容量より小さくなる。従って、データ
線ＤＤＬｗ１に論理１、論理０に対応する信号電位の中
間にある電位を発生させることができる。
【０００９】この技術では、ダミーセル側の強誘電体キ
ャパシタＤＣＦＥｗ１の面積を強誘電体キャパシタＣＦ
Ｅｗ１のそれより大きいものとしたが、特開平２−３０
１０９３号に開示されたように、強誘電体キャパシタＤ
ＣＦＥｗ１の面積を強誘電体キャパシタＣＦＥｗ１のそ
れより小さいものとし、且つ参照電位を発生させる際に
分極反転が常に起こるように分極の方向を設定すること
により、同様の効果を得ることが可能である。また、ダ
ミーセル構成に関する別の技術として、例えば、特開平
２−１１０８９３号公報、特開平２−１１０８９５号公
報、あるいは特開平５−８９６９２号公報に開示された
ものが挙げられる。即ち、２個の強誘電体キャパシタを
データ線に接続し、一方の分極を反転させ、他方の分極
を反転させないよう駆動することにより、参照電位を発
生させるものである。上記特開平２−１１０８９５号公
報に開示された方式について、図３７を用いて説明す
る。
ャパシタＤＣＦＥｗ１の面積を強誘電体キャパシタＣＦ
Ｅｗ１のそれより大きいものとしたが、特開平２−３０
１０９３号に開示されたように、強誘電体キャパシタＤ
ＣＦＥｗ１の面積を強誘電体キャパシタＣＦＥｗ１のそ
れより小さいものとし、且つ参照電位を発生させる際に
分極反転が常に起こるように分極の方向を設定すること
により、同様の効果を得ることが可能である。また、ダ
ミーセル構成に関する別の技術として、例えば、特開平
２−１１０８９３号公報、特開平２−１１０８９５号公
報、あるいは特開平５−８９６９２号公報に開示された
ものが挙げられる。即ち、２個の強誘電体キャパシタを
データ線に接続し、一方の分極を反転させ、他方の分極
を反転させないよう駆動することにより、参照電位を発
生させるものである。上記特開平２−１１０８９５号公
報に開示された方式について、図３７を用いて説明す
る。
【００１０】図３７は、従来の分極反転を利用して参照
電位を発生させる強誘電体メモリの構成を示す回路構成
図である。本図において、メモリセルＭＣｙ１は、ワー
ド線ＷＬｙ１により選択され、データ線ＤＬｙ１に信号
電位を発生させる。また、ダミーセルＤＭＣｙ１、ＤＭ
Ｃｙ２は、ダミーワード線ＤＷＬｙ１により選択され、
データ線ＤＤＬｙ１に参照電位を発生させる。メモリセ
ルＭＣｙ１のプレート電極ＰＣｙ１およびダミーセルＤ
ＭＣｙ２のプレート電極ＰＬｙ２は、ＨｉｇｈとＬｏｗ
の中間電位に接続され、ダミーセルＤＭＣｙ１のプレー
ト電極ＰＬｙ１はＬｏｗ電位（またはＨｉｇｈ電位）に
接続される。また、ダミーセルＤＭＣｙ１、ＤＭＣｙ２
の有する強誘電体キャパシタＤＣＦＥｙ１、ＤＣＦＥｙ
２の電極面積は、メモリセルＭＣｙ１の有する強誘電体
キャパシタＣＦＥｙ１の電極面積の１／２である。さら
に、ダミーセルキャパシタＤＣＦＥｙ２の分極方向は、
予めリセット信号ＲＥＳＥＴｙによってリセット電圧源
ＶＲＳｙからＨｉｇｈ電圧を与えることにより設定して
おく。
電位を発生させる強誘電体メモリの構成を示す回路構成
図である。本図において、メモリセルＭＣｙ１は、ワー
ド線ＷＬｙ１により選択され、データ線ＤＬｙ１に信号
電位を発生させる。また、ダミーセルＤＭＣｙ１、ＤＭ
Ｃｙ２は、ダミーワード線ＤＷＬｙ１により選択され、
データ線ＤＤＬｙ１に参照電位を発生させる。メモリセ
ルＭＣｙ１のプレート電極ＰＣｙ１およびダミーセルＤ
ＭＣｙ２のプレート電極ＰＬｙ２は、ＨｉｇｈとＬｏｗ
の中間電位に接続され、ダミーセルＤＭＣｙ１のプレー
ト電極ＰＬｙ１はＬｏｗ電位（またはＨｉｇｈ電位）に
接続される。また、ダミーセルＤＭＣｙ１、ＤＭＣｙ２
の有する強誘電体キャパシタＤＣＦＥｙ１、ＤＣＦＥｙ
２の電極面積は、メモリセルＭＣｙ１の有する強誘電体
キャパシタＣＦＥｙ１の電極面積の１／２である。さら
に、ダミーセルキャパシタＤＣＦＥｙ２の分極方向は、
予めリセット信号ＲＥＳＥＴｙによってリセット電圧源
ＶＲＳｙからＨｉｇｈ電圧を与えることにより設定して
おく。
【００１１】信号発生時において、データ線ＤＬｙ１、
ＤＤＬｙ１をＬｏｗ電位にプリチャージし、次いで、ワ
ード線ＷＬｙ１、ダミーワード線ＤＷＬｙ１を駆動し
て、メモリセルキャパシタＣＦＥｙ１をデータ線ＤＬｙ
１に、また、ダミーセルキャパシタＤＣＦＥｙ１、ＤＣ
ＦＥｙ２をデータ線ＤＤＬｙ１にそれぞれ接続する。こ
の時、ダミーセルキャパシタＤＣＦＥｙ２の分極は反転
するが、ダミーセルキャパシタＤＣＦＥｙ１の分極は反
転しない。このため、ダミーセルキャパシタＤＣＦＥｙ
１、ＤＣＦＥｙ２の容量の和は、メモリセルキャパシタ
ＣＦＥｙ１の分極反転時容量と、分極非反転時容量の中
間値になる。これを用いることにより、論理１、０に対
応する信号電位を判定するための参照電位を発生させる
ことができる。
ＤＤＬｙ１をＬｏｗ電位にプリチャージし、次いで、ワ
ード線ＷＬｙ１、ダミーワード線ＤＷＬｙ１を駆動し
て、メモリセルキャパシタＣＦＥｙ１をデータ線ＤＬｙ
１に、また、ダミーセルキャパシタＤＣＦＥｙ１、ＤＣ
ＦＥｙ２をデータ線ＤＤＬｙ１にそれぞれ接続する。こ
の時、ダミーセルキャパシタＤＣＦＥｙ２の分極は反転
するが、ダミーセルキャパシタＤＣＦＥｙ１の分極は反
転しない。このため、ダミーセルキャパシタＤＣＦＥｙ
１、ＤＣＦＥｙ２の容量の和は、メモリセルキャパシタ
ＣＦＥｙ１の分極反転時容量と、分極非反転時容量の中
間値になる。これを用いることにより、論理１、０に対
応する信号電位を判定するための参照電位を発生させる
ことができる。
【００１２】ここで、ダミーセルキャパシタＤＣＦＥｙ
２の分極をリセットする回路を設ける代わりに、特開平
５−８９６９２号公報に開示されたように、データ線Ｄ
ＤＬｙ１を駆動して、ダミーセルのリセットを行うこと
もできる。また、特開平２−１１０８９３号公報に開示
されたように、隣接する２対のデータ線にダミーセルを
共用することにより、メモリセルキャパシタに等しい電
極面積を持つダミーセルキャパシタを用いて参照電位を
発生させることもできる。この方式について、図３８を
用いて説明する。
２の分極をリセットする回路を設ける代わりに、特開平
５−８９６９２号公報に開示されたように、データ線Ｄ
ＤＬｙ１を駆動して、ダミーセルのリセットを行うこと
もできる。また、特開平２−１１０８９３号公報に開示
されたように、隣接する２対のデータ線にダミーセルを
共用することにより、メモリセルキャパシタに等しい電
極面積を持つダミーセルキャパシタを用いて参照電位を
発生させることもできる。この方式について、図３８を
用いて説明する。
【００１３】図３８は、従来の隣接する２対のデータ線
にダミーセルを共用して参照電位を発生させる強誘電体
メモリの構成を示す回路構成図である。本図において、
ダミーセルキャパシタＤＣＦＥｘ１、ＤＣＦＥｘ２の電
極面積は、メモリセルキャパシタのそれと等しい。ま
た、図３７と同様に、プレート電極ＰＬｘ２はＨｉｇｈ
とＬｏｗの中間電位に接続され、プレート電極ＰＬｘ１
はＬｏｗ電位（またはＨｉｇｈ電位）に接続される。信
号発生動作に先立って、リセット信号ＲＥＳＥＴｘによ
ってリセット電圧源ＶＲＳｘからＨｉｇｈ電圧を与え、
ダミーセルキャパシタＤＣＦＥｘ２の分極方向を設定す
る。そして信号発生時において、データ線ＤＤＬｘ１、
ＤＤＬｘ２をＬｏｗ電位にプリチャージし、次いでスイ
ッチＹＳＷｘ１、ＹＳＷｘ２を導通させると、データ線
ＤＤＬｘ１、ＤＤＬｘ２に参照電位が発生される。
にダミーセルを共用して参照電位を発生させる強誘電体
メモリの構成を示す回路構成図である。本図において、
ダミーセルキャパシタＤＣＦＥｘ１、ＤＣＦＥｘ２の電
極面積は、メモリセルキャパシタのそれと等しい。ま
た、図３７と同様に、プレート電極ＰＬｘ２はＨｉｇｈ
とＬｏｗの中間電位に接続され、プレート電極ＰＬｘ１
はＬｏｗ電位（またはＨｉｇｈ電位）に接続される。信
号発生動作に先立って、リセット信号ＲＥＳＥＴｘによ
ってリセット電圧源ＶＲＳｘからＨｉｇｈ電圧を与え、
ダミーセルキャパシタＤＣＦＥｘ２の分極方向を設定す
る。そして信号発生時において、データ線ＤＤＬｘ１、
ＤＤＬｘ２をＬｏｗ電位にプリチャージし、次いでスイ
ッチＹＳＷｘ１、ＹＳＷｘ２を導通させると、データ線
ＤＤＬｘ１、ＤＤＬｘ２に参照電位が発生される。
【００１４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来のダミーセルを用いたそれぞれのメモリ構成
で発生する以下の点である。第一のダミーセル、即ち図
３６に示したような、電極面積の異なるキャパシタを有
するダミーセルを用いた構成においては、分極非反転時
もしくは分極反転時のいずれか一方の容量値を基に参照
電位が決まるため、両方の容量値を用いて中間電位を発
生することは原理的に不可能である。よって、高精度の
参照電位を発生するためには、分極反転時および非反転
時におけるメモリセルキャパシタの容量値を予め見積も
り、これを基に決まる所望の容量特性を有するダミーセ
ルキャパシタを高精度に実現しなければならない。この
ためのダミーセル設計やプロセス条件設定が難しくなる
ことから、容量特性のばらつきや設計段階における見積
もり値とのずれ等により、安定な参照電位を発生できな
くなる危険性が高く、ＳＮ比や歩留りが低下する。ま
た、第二のダミーセル、即ち図３７または図３８に示し
たような、２個のキャパシタの一方の分極を反転させ、
他方の分極を反転させないダミーセルを用いた構成に関
しては、論理１、０の信号電位の中間電位を発生させる
ことが原理的には可能であるが、電極面積をメモリセル
キャパシタの１／２にする、あるいは、異なるプレート
電位を与えるためプレート電極を分離する、または、リ
セット信号線を設ける等、メモリセルと異なる構造のダ
ミーセルを用いなければならない。このため、メモリセ
ルアレイの連続的レイアウトパターン内にダミーセルを
作り込むことができず、ダミーセルを別に設計し、メモ
リセルアレイと離間して配置せざるを得ない。従って、
第一のダミーセルを用いた構成と同様に、ダミーセル設
計やプロセス条件設定が難しくなり、メモリセルキャパ
シタと同じ特性のダミーセルキャパシタを得ることが困
難になるため、安定な参照電位を発生できなくなる危険
性が高い。その上、ダミーセルのアクセス頻度はメモリ
セルのそれに比べ高いため、読み出し動作毎に分極反転
を起こすダミーセルにおいては、膜疲労による経時劣化
が懸念される。本発明の目的は、これら従来技術の課題
を解決し、製造が容易で信頼性が高く、かつ、高集積化
に適した強誘電体メモリを提供することである。
点は、従来のダミーセルを用いたそれぞれのメモリ構成
で発生する以下の点である。第一のダミーセル、即ち図
３６に示したような、電極面積の異なるキャパシタを有
するダミーセルを用いた構成においては、分極非反転時
もしくは分極反転時のいずれか一方の容量値を基に参照
電位が決まるため、両方の容量値を用いて中間電位を発
生することは原理的に不可能である。よって、高精度の
参照電位を発生するためには、分極反転時および非反転
時におけるメモリセルキャパシタの容量値を予め見積も
り、これを基に決まる所望の容量特性を有するダミーセ
ルキャパシタを高精度に実現しなければならない。この
ためのダミーセル設計やプロセス条件設定が難しくなる
ことから、容量特性のばらつきや設計段階における見積
もり値とのずれ等により、安定な参照電位を発生できな
くなる危険性が高く、ＳＮ比や歩留りが低下する。ま
た、第二のダミーセル、即ち図３７または図３８に示し
たような、２個のキャパシタの一方の分極を反転させ、
他方の分極を反転させないダミーセルを用いた構成に関
しては、論理１、０の信号電位の中間電位を発生させる
ことが原理的には可能であるが、電極面積をメモリセル
キャパシタの１／２にする、あるいは、異なるプレート
電位を与えるためプレート電極を分離する、または、リ
セット信号線を設ける等、メモリセルと異なる構造のダ
ミーセルを用いなければならない。このため、メモリセ
ルアレイの連続的レイアウトパターン内にダミーセルを
作り込むことができず、ダミーセルを別に設計し、メモ
リセルアレイと離間して配置せざるを得ない。従って、
第一のダミーセルを用いた構成と同様に、ダミーセル設
計やプロセス条件設定が難しくなり、メモリセルキャパ
シタと同じ特性のダミーセルキャパシタを得ることが困
難になるため、安定な参照電位を発生できなくなる危険
性が高い。その上、ダミーセルのアクセス頻度はメモリ
セルのそれに比べ高いため、読み出し動作毎に分極反転
を起こすダミーセルにおいては、膜疲労による経時劣化
が懸念される。本発明の目的は、これら従来技術の課題
を解決し、製造が容易で信頼性が高く、かつ、高集積化
に適した強誘電体メモリを提供することである。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、（１）図１に示すよう
に、参照電位を発生させる参照電位発生部１０１は、予
め、論理「１」に対応する信号電位と論理「０」に対応
する信号電位とに基づき参照電位を生成する参照電位生
成部１０２と、この参照電位生成部１０２で生成した参
照電位あるいはこの参照電位を再現するための情報を記
憶する電位記憶部１０３と、参照電位生成部１０２によ
る参照電位の生成後にメモリセルアレイ１０５のメモリ
セルＭＣ１１に書き込まれた論理「１」もしくは論理
「０」の読み出し時に、メモリセルＭＣ１１により発生
された信号電位の検出用に、電位記憶部１０３により再
現された参照電位あるいはこの参照電位を再現するため
の電位を出力する電位供給部１０４とを具備することを
特徴とする。また、（２）上記（１）に記載の強誘電体
メモリにおいて、図４に示すように、参照電位生成部１
０２は、それぞれ、メモリセルＭＣ１１と同じ構成で同
等の素子特性を有する第１、第２のダミーセルＲＭＣ１
１、ＲＭＣ０１を具備し、この第１、第２のダミーセル
ＲＭＣ１１、ＲＭＣ０１のいずれか一方に論理「１」
を、他方に論理「０」を書き込み、この第１、第２のダ
ミーセルＲＭＣ１１、ＲＭＣ０１の出力を短絡させて参
照電位を生成することを特徴とする。また、（３）上記
（２）に記載の強誘電体メモリにおいて、同図４に示す
ように、参照電位生成部１０２は、対をなす第１および
第２のデータ線ＤＬ１、ＤＢ１を具備し、第１のデータ
線ＤＬ１に第１のダミーセルＲＭＣ１１を、第２のデー
タ線ＤＢ１に第２のダミーセルＲＭＣ０１をそれぞれ接
続し、第１および第２のダミーセルＲＭＣ１１、ＲＭＣ
０１が接続された第１および第２のデータ線ＤＬ１、Ｄ
Ｂ１を短絡させて参照電位を生成することを特徴とす
る。また、（４）上記（１）から（３）のいずれかに記
載の強誘電体メモリにおいて、図５に示すように、参照
電位生成部１０２は、チップ上に隣接して配置される複
数のメモリセルのそれぞれに対応して生成した各参照電
位の平均値を出力する隣接電位平均化部（データ線短絡
スイッチＳＷＤＳ１、ＳＷＤＳ２）を具備し、電位記憶
部１０３は、この隣接電位平均化部が出力した参照電位
の平均値あるいはこの参照電位の平均値を再現するため
の情報を記憶することを特徴とする。また、（５）上記
（１）から（４）のいずれかに記載の強誘電体メモリに
おいて、図６〜図８に示すように、参照電位生成部１０
２は、チップ上に離間して分散配置される複数のメモリ
セルのそれぞれに対応して生成した各参照電位の平均値
を出力する離間電位平均化部（参照電位平均化部ＡＶＲ
１）を具備し、電位記憶部１０３は、この離間電位平均
化部が出力した参照電位の平均値あるいはこの参照電位
の平均値を再現するための情報を記憶することを特徴と
する。また、（６）上記（１）から（５）のいずれかに
記載の強誘電体メモリにおいて、図９に示すように、参
照電位生成部１０２は、チップ上に配置される複数のメ
モリセルのそれぞれに対応して生成した各参照電位の平
均値を、チップ上に配置される全てのメモリセルの読み
出しに共通に用いる参照電位として出力する共通電位平
均化部（参照電位平均化部ＡＶＲ１）を具備することを
特徴とする。また、（７）上記（１）から（５）のいず
れかに記載の強誘電体メモリにおいて、図１０に示すよ
うに、参照電位生成部１０２は、チップ上の所定の領域
毎に配置される複数のメモリセルのそれぞれに対応して
生成した各参照電位の平均値を、同じ所定領域に配置さ
れる各メモリセルの読み出しに共通に用いる参照電位と
して出力する領域別共通電位平均化部（参照電位平均化
部ＡＶＲ１）を具備し、電位記憶部１０３は、この領域
別共通電位平均化部が出力した各参照電位の平均値ある
いはこの参照電位の平均値を再現するための情報を、領
域別に記憶し、電位供給部１０４は、この電位記憶部１
０３で記憶した各参照電位の平均値あるいはこの参照電
位の平均値を再現するための電位を領域別に出力するこ
とを特徴とする。また、（８）上記（１）から（７）の
いずれかに記載の強誘電体メモリにおいて、図１１に示
すように、電位記憶部１０３は、参照電位生成部１０２
が出力した参照電位あるいはこの参照電位を再現するた
めの電位を蓄積する第一のキャパシタ（電位記憶用キャ
パシタＣＭＡ）を有する電位保持部ＭＶＲと、第一のキ
ャパシタと同等のリーク特性を持ちこの第一のキャパシ
タの参照電位あるいはこの参照電位を再現するための電
位の蓄積時に所定の定電位を蓄積する第二のキャパシタ
（リークモニタ用キャパシタＣＭＬ）およびこの第二の
キャパシタに蓄積した電位の変動を検出するリーク検出
部（コンパレータＤＴＬ）を有するリフレッシュ判定部
ＲＦＪとを具備し、このリフレッシュ判定部ＲＦＪで検
出した第二のキャパシタの蓄積電位の変動量が所定の値
に達した時点で、第一のキャパシタへの参照電位あるい
はこの参照電位を再現するための電位の再蓄積と第二の
キャパシタへの定電位の再蓄積を行ない、情報をリフレ
ッシュすることを特徴とする。また、（９）上記（１）
から（７）のいずれかに記載の強誘電体メモリにおい
て、図１２に示すように、電位記憶部１０３は、参照電
位あるいはこの参照電位を再現するための電位をディジ
タル信号に変換するＡＤ変換部（ＡＤ変換制御部ＡＤＣ
ＴＬ）と、このＡＤ変換部で変換したディジタル信号を
記憶するラッチ部ＬＭＤと、このラッチ部ＬＭＤに記憶
したディジタル信号をアナログ電位に変換するＤＡ変換
部（ＤＡコンバータＤＡＣ）とを具備することを特徴と
する。また、（１０）上記（９）に記載の強誘電体メモ
リにおいて、図１３に示すように、電位記憶部１０３
は、複数の参照電位生成部１０２が出力した参照電位あ
るいはこの参照電位を再現するための電位をＡＤ変換部
（ＡＤ変換制御部ＡＤＣＴＬ）に順次に入力する参照電
位入力制御部（スイッチＳＷＳＬ１，ＳＷＳＬ２）と、
ＡＤ変換部で順次に変換した複数の参照電位あるいはこ
の参照電位を再現するための電位に対応する各ディジタ
ル信号の平均値を算出して、ラッチ部ＬＭＤに出力する
平均値算出部ＤＣＡとを具備することを特徴とする。ま
た、（１１）上記（１）から（１０）のいずれかに記載
の強誘電体メモリにおいて、図１４に示すように、電位
供給部１０４は、データ線に比べ十分大きい静電容量を
有する電位供給用キャパシタ（電荷供給用キャパシタＣ
ＲＳ）と、この電位供給用キャパシタの蓄積電位と電位
記憶部１０３の参照電位あるいはこの参照電位を再現す
るための電位とを比較する電位変動検出部（コンパレー
タＤＲＳ）と、この電位変動検出部の比較結果に基づき
電位供給用キャパシタを参照電位あるいはこの参照電位
を再現するための電位に充電する充電部（トランジスタ
ＴＲＳ）とを具備することを特徴とする。また、（１
２）上記（３）に記載の強誘電体メモリにおいて、図１
５に示すように、メモリセルアレイ１０５は、それぞれ
同じ構成で同等の素子特性を有するメモリセルＭＣ１
１、ＭＣ１２、ＭＣ２１、ＭＣ２２および第１、第２の
ダミーセル（ダミーセルＤＭＣＢ１、ＤＭＣＢ２、ＤＭ
ＣＤ１、ＤＭＣＤ２）を２次元配置したレイアウトパタ
ーンで形成してなることを特徴とする。また、（１３）
上記（３）に記載の強誘電体メモリにおいて、図１８に
示すように、データ線ＤＬ１〜４、ＤＢ１〜４は、少な
くとも、読み出し動作において、隣接するデータ線を同
時に選択されないよう配置された区間を含んで配置さ
れ、読み出し動作において、少なくとも選択されたデー
タ線ＤＢ１に隣接する選択されないデータ線ＤＢ２、Ｄ
Ｌ２の電位を固定することを特徴とする。また、（１
４）上記（１）から（１３）のいずれかに記載の強誘電
体メモリにおいて、図２３に示すように、複数のメモリ
セルＭＨ１１、ＭＨ１２が共通接続され、データ線ＤＬ
１〜２、ＤＢ１〜２の動作振幅における最高電位と最低
電位の中間の定電位にある第１のプレート電極と、複数
のダミーセルＤＭＣＤ１〜２、ＤＭＣＢ１〜２が共通接
続され、少なくとも読み出し動作における選択されたダ
ミーセルが駆動される期間において、データ線の動作振
幅における最高電位以上あるいは最低電位以下にある第
２のプレート電極ＰＬＤＤ、ＰＬＢＢとを設けることを
特徴とする。また、（１５）上記（１）から（１４）の
いずれかに記載の強誘電体メモリにおいて、図２７に示
すように、複数のデータ線対ＤＬ１−ＤＢ１、ＤＬ２−
ＤＢ２に選択的に接続され、このデータ線対の電位差を
増幅して情報として出力する情報感知部（センスアンプ
ＳＡ０１）と、この情報感知部と複数のデータ線対との
接続を制御するデータ線選択部（列選択スイッチＹＳＷ
１、ＹＳＷ２）とを設けることを特徴とする。また、
（１６）上記（１５）に記載の強誘電体メモリにおい
て、図２８に示すように、情報感知部との接続に選択さ
れたデータ線対ＤＬ１−ＤＢ１に隣接する選択されない
データ線対ＤＬ２−ＤＢ２の電位を、所定の電位に固定
するデータ線電位固定部（プリチャージ回路ＴＰＮ１〜
４）を設けることを特徴とする。また、（１７）上記
（１）から（１６）のいずれかに記載の強誘電体メモリ
において、図３１に示すように、メモリセルアレイ１０
５の情報の読み出し時に参照電位を発生させるダミーセ
ルＤＭＣＢ１と、このダミーセルにより発生される参照
電位を参照電位生成部１０２で生成した参照電位と等し
くさせるダミーセルのプレート電極の電位を生成するダ
ミープレート線電位生成部１０７とを設け、電位記憶部
１０３は、ダミープレート線電位生成部１０７で生成し
たダミーセルのプレート電極の電位を、参照電位を再現
するための情報として記憶し、電位供給部１０４は、電
位記憶部１０３に記憶したダミーセルのプレート電極の
電位を出力することを特徴とする。
め、本発明の強誘電体メモリは、（１）図１に示すよう
に、参照電位を発生させる参照電位発生部１０１は、予
め、論理「１」に対応する信号電位と論理「０」に対応
する信号電位とに基づき参照電位を生成する参照電位生
成部１０２と、この参照電位生成部１０２で生成した参
照電位あるいはこの参照電位を再現するための情報を記
憶する電位記憶部１０３と、参照電位生成部１０２によ
る参照電位の生成後にメモリセルアレイ１０５のメモリ
セルＭＣ１１に書き込まれた論理「１」もしくは論理
「０」の読み出し時に、メモリセルＭＣ１１により発生
された信号電位の検出用に、電位記憶部１０３により再
現された参照電位あるいはこの参照電位を再現するため
の電位を出力する電位供給部１０４とを具備することを
特徴とする。また、（２）上記（１）に記載の強誘電体
メモリにおいて、図４に示すように、参照電位生成部１
０２は、それぞれ、メモリセルＭＣ１１と同じ構成で同
等の素子特性を有する第１、第２のダミーセルＲＭＣ１
１、ＲＭＣ０１を具備し、この第１、第２のダミーセル
ＲＭＣ１１、ＲＭＣ０１のいずれか一方に論理「１」
を、他方に論理「０」を書き込み、この第１、第２のダ
ミーセルＲＭＣ１１、ＲＭＣ０１の出力を短絡させて参
照電位を生成することを特徴とする。また、（３）上記
（２）に記載の強誘電体メモリにおいて、同図４に示す
ように、参照電位生成部１０２は、対をなす第１および
第２のデータ線ＤＬ１、ＤＢ１を具備し、第１のデータ
線ＤＬ１に第１のダミーセルＲＭＣ１１を、第２のデー
タ線ＤＢ１に第２のダミーセルＲＭＣ０１をそれぞれ接
続し、第１および第２のダミーセルＲＭＣ１１、ＲＭＣ
０１が接続された第１および第２のデータ線ＤＬ１、Ｄ
Ｂ１を短絡させて参照電位を生成することを特徴とす
る。また、（４）上記（１）から（３）のいずれかに記
載の強誘電体メモリにおいて、図５に示すように、参照
電位生成部１０２は、チップ上に隣接して配置される複
数のメモリセルのそれぞれに対応して生成した各参照電
位の平均値を出力する隣接電位平均化部（データ線短絡
スイッチＳＷＤＳ１、ＳＷＤＳ２）を具備し、電位記憶
部１０３は、この隣接電位平均化部が出力した参照電位
の平均値あるいはこの参照電位の平均値を再現するため
の情報を記憶することを特徴とする。また、（５）上記
（１）から（４）のいずれかに記載の強誘電体メモリに
おいて、図６〜図８に示すように、参照電位生成部１０
２は、チップ上に離間して分散配置される複数のメモリ
セルのそれぞれに対応して生成した各参照電位の平均値
を出力する離間電位平均化部（参照電位平均化部ＡＶＲ
１）を具備し、電位記憶部１０３は、この離間電位平均
化部が出力した参照電位の平均値あるいはこの参照電位
の平均値を再現するための情報を記憶することを特徴と
する。また、（６）上記（１）から（５）のいずれかに
記載の強誘電体メモリにおいて、図９に示すように、参
照電位生成部１０２は、チップ上に配置される複数のメ
モリセルのそれぞれに対応して生成した各参照電位の平
均値を、チップ上に配置される全てのメモリセルの読み
出しに共通に用いる参照電位として出力する共通電位平
均化部（参照電位平均化部ＡＶＲ１）を具備することを
特徴とする。また、（７）上記（１）から（５）のいず
れかに記載の強誘電体メモリにおいて、図１０に示すよ
うに、参照電位生成部１０２は、チップ上の所定の領域
毎に配置される複数のメモリセルのそれぞれに対応して
生成した各参照電位の平均値を、同じ所定領域に配置さ
れる各メモリセルの読み出しに共通に用いる参照電位と
して出力する領域別共通電位平均化部（参照電位平均化
部ＡＶＲ１）を具備し、電位記憶部１０３は、この領域
別共通電位平均化部が出力した各参照電位の平均値ある
いはこの参照電位の平均値を再現するための情報を、領
域別に記憶し、電位供給部１０４は、この電位記憶部１
０３で記憶した各参照電位の平均値あるいはこの参照電
位の平均値を再現するための電位を領域別に出力するこ
とを特徴とする。また、（８）上記（１）から（７）の
いずれかに記載の強誘電体メモリにおいて、図１１に示
すように、電位記憶部１０３は、参照電位生成部１０２
が出力した参照電位あるいはこの参照電位を再現するた
めの電位を蓄積する第一のキャパシタ（電位記憶用キャ
パシタＣＭＡ）を有する電位保持部ＭＶＲと、第一のキ
ャパシタと同等のリーク特性を持ちこの第一のキャパシ
タの参照電位あるいはこの参照電位を再現するための電
位の蓄積時に所定の定電位を蓄積する第二のキャパシタ
（リークモニタ用キャパシタＣＭＬ）およびこの第二の
キャパシタに蓄積した電位の変動を検出するリーク検出
部（コンパレータＤＴＬ）を有するリフレッシュ判定部
ＲＦＪとを具備し、このリフレッシュ判定部ＲＦＪで検
出した第二のキャパシタの蓄積電位の変動量が所定の値
に達した時点で、第一のキャパシタへの参照電位あるい
はこの参照電位を再現するための電位の再蓄積と第二の
キャパシタへの定電位の再蓄積を行ない、情報をリフレ
ッシュすることを特徴とする。また、（９）上記（１）
から（７）のいずれかに記載の強誘電体メモリにおい
て、図１２に示すように、電位記憶部１０３は、参照電
位あるいはこの参照電位を再現するための電位をディジ
タル信号に変換するＡＤ変換部（ＡＤ変換制御部ＡＤＣ
ＴＬ）と、このＡＤ変換部で変換したディジタル信号を
記憶するラッチ部ＬＭＤと、このラッチ部ＬＭＤに記憶
したディジタル信号をアナログ電位に変換するＤＡ変換
部（ＤＡコンバータＤＡＣ）とを具備することを特徴と
する。また、（１０）上記（９）に記載の強誘電体メモ
リにおいて、図１３に示すように、電位記憶部１０３
は、複数の参照電位生成部１０２が出力した参照電位あ
るいはこの参照電位を再現するための電位をＡＤ変換部
（ＡＤ変換制御部ＡＤＣＴＬ）に順次に入力する参照電
位入力制御部（スイッチＳＷＳＬ１，ＳＷＳＬ２）と、
ＡＤ変換部で順次に変換した複数の参照電位あるいはこ
の参照電位を再現するための電位に対応する各ディジタ
ル信号の平均値を算出して、ラッチ部ＬＭＤに出力する
平均値算出部ＤＣＡとを具備することを特徴とする。ま
た、（１１）上記（１）から（１０）のいずれかに記載
の強誘電体メモリにおいて、図１４に示すように、電位
供給部１０４は、データ線に比べ十分大きい静電容量を
有する電位供給用キャパシタ（電荷供給用キャパシタＣ
ＲＳ）と、この電位供給用キャパシタの蓄積電位と電位
記憶部１０３の参照電位あるいはこの参照電位を再現す
るための電位とを比較する電位変動検出部（コンパレー
タＤＲＳ）と、この電位変動検出部の比較結果に基づき
電位供給用キャパシタを参照電位あるいはこの参照電位
を再現するための電位に充電する充電部（トランジスタ
ＴＲＳ）とを具備することを特徴とする。また、（１
２）上記（３）に記載の強誘電体メモリにおいて、図１
５に示すように、メモリセルアレイ１０５は、それぞれ
同じ構成で同等の素子特性を有するメモリセルＭＣ１
１、ＭＣ１２、ＭＣ２１、ＭＣ２２および第１、第２の
ダミーセル（ダミーセルＤＭＣＢ１、ＤＭＣＢ２、ＤＭ
ＣＤ１、ＤＭＣＤ２）を２次元配置したレイアウトパタ
ーンで形成してなることを特徴とする。また、（１３）
上記（３）に記載の強誘電体メモリにおいて、図１８に
示すように、データ線ＤＬ１〜４、ＤＢ１〜４は、少な
くとも、読み出し動作において、隣接するデータ線を同
時に選択されないよう配置された区間を含んで配置さ
れ、読み出し動作において、少なくとも選択されたデー
タ線ＤＢ１に隣接する選択されないデータ線ＤＢ２、Ｄ
Ｌ２の電位を固定することを特徴とする。また、（１
４）上記（１）から（１３）のいずれかに記載の強誘電
体メモリにおいて、図２３に示すように、複数のメモリ
セルＭＨ１１、ＭＨ１２が共通接続され、データ線ＤＬ
１〜２、ＤＢ１〜２の動作振幅における最高電位と最低
電位の中間の定電位にある第１のプレート電極と、複数
のダミーセルＤＭＣＤ１〜２、ＤＭＣＢ１〜２が共通接
続され、少なくとも読み出し動作における選択されたダ
ミーセルが駆動される期間において、データ線の動作振
幅における最高電位以上あるいは最低電位以下にある第
２のプレート電極ＰＬＤＤ、ＰＬＢＢとを設けることを
特徴とする。また、（１５）上記（１）から（１４）の
いずれかに記載の強誘電体メモリにおいて、図２７に示
すように、複数のデータ線対ＤＬ１−ＤＢ１、ＤＬ２−
ＤＢ２に選択的に接続され、このデータ線対の電位差を
増幅して情報として出力する情報感知部（センスアンプ
ＳＡ０１）と、この情報感知部と複数のデータ線対との
接続を制御するデータ線選択部（列選択スイッチＹＳＷ
１、ＹＳＷ２）とを設けることを特徴とする。また、
（１６）上記（１５）に記載の強誘電体メモリにおい
て、図２８に示すように、情報感知部との接続に選択さ
れたデータ線対ＤＬ１−ＤＢ１に隣接する選択されない
データ線対ＤＬ２−ＤＢ２の電位を、所定の電位に固定
するデータ線電位固定部（プリチャージ回路ＴＰＮ１〜
４）を設けることを特徴とする。また、（１７）上記
（１）から（１６）のいずれかに記載の強誘電体メモリ
において、図３１に示すように、メモリセルアレイ１０
５の情報の読み出し時に参照電位を発生させるダミーセ
ルＤＭＣＢ１と、このダミーセルにより発生される参照
電位を参照電位生成部１０２で生成した参照電位と等し
くさせるダミーセルのプレート電極の電位を生成するダ
ミープレート線電位生成部１０７とを設け、電位記憶部
１０３は、ダミープレート線電位生成部１０７で生成し
たダミーセルのプレート電極の電位を、参照電位を再現
するための情報として記憶し、電位供給部１０４は、電
位記憶部１０３に記憶したダミーセルのプレート電極の
電位を出力することを特徴とする。
【００１６】
【作用】本発明においては、上記（１）の構成とするこ
とにより、参照電位を生成する参照電位生成動作時に、
一方に論理０を、他方に論理１を書き込んだ対をなすダ
ミーセルを用い、ダミーセルに書き込んだ情報を読み出
す際に、それぞれのダミーセルが接続されたデータ線を
短絡させ、データ線に論理０と論理１に対応する信号電
位の中間の参照電位を発生させる。そして、これを電位
記憶部に格納する。次に、読み出し動作においては、電
位記憶部に記憶した電位情報を基に、電位供給部を介し
て、対をなすデータ線の一方に発生させた参照電位と、
他方に接続されたメモリセルから読み出した論理０また
は論理１に対応する信号電位との比較により、信号を検
出し、情報を読み出す。このようにすることにより、読
み出し動作においてダミーセルの分極を反転させる必要
がないので、ダミーセルの強誘電体膜疲労による経時劣
化が軽減され、信頼性の高い強誘電体メモリを得ること
ができる。また、上記（２）、（３）、および、（１
２）の構成とすることにより、メモリセルと構造や素子
サイズの異なるダミーセルを特に用いることなしに、論
理１と論理０に対応する信号電位の中間にある参照電位
を生成できるので、メモリセルアレイに簡単な回路を付
加するだけで参照電位を発生できると共に、ダミーセル
をメモリセルアレイ内に作り込むことができ、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
ることができる。このことにより、ダミーセル設計やプ
ロセス条件設定が容易となり、素子特性の均一性が高く
なり、高精度の参照電位を生成することが可能となる。
また、上記（４）〜（７）の構成として、参照電位を平
均化する。このことにより、ダミーセル等の特性のバラ
ツキに強い、より安定性の高い参照電位を生成すること
ができる。また、上記（８）の構成とすることにより、
比較的簡単な回路で、参照電位を記憶することができ
る。また、上記（９）、（１０）の構成とすることによ
り、参照電位をディジタル信号で記憶することができ、
リーク等による消失を回避することができる。また、上
記（１１）により、電位供給部を簡素に構成できる。ま
た、上記（１３）の構成とすることにより、読み出し動
作においては、隣接するデータ線の電位が固定されてい
るので、データ線間の寄生容量による干渉雑音を低減で
きる。また、上記（１４）の構成とすることにより、プ
レート電極をプレート線として微細加工する必要がなく
なる。また、上記（１５）、（１６）の構成として、情
報感知部を共有する。このことにより、回路面積を削減
できると共に、メモリセルアレイにおいて必要な部分の
みを動作させるので、消費電力や電源等の雑音の低減等
が可能となる。また、上記（１７）の構成として、ダミ
ープレート線を介して、データ線に、参照電位を発生さ
せる。このことにより、電位供給部からメモリセルアレ
イに供給する電位の変動がデータ線電位に与える影響を
小さくすることができる。
とにより、参照電位を生成する参照電位生成動作時に、
一方に論理０を、他方に論理１を書き込んだ対をなすダ
ミーセルを用い、ダミーセルに書き込んだ情報を読み出
す際に、それぞれのダミーセルが接続されたデータ線を
短絡させ、データ線に論理０と論理１に対応する信号電
位の中間の参照電位を発生させる。そして、これを電位
記憶部に格納する。次に、読み出し動作においては、電
位記憶部に記憶した電位情報を基に、電位供給部を介し
て、対をなすデータ線の一方に発生させた参照電位と、
他方に接続されたメモリセルから読み出した論理０また
は論理１に対応する信号電位との比較により、信号を検
出し、情報を読み出す。このようにすることにより、読
み出し動作においてダミーセルの分極を反転させる必要
がないので、ダミーセルの強誘電体膜疲労による経時劣
化が軽減され、信頼性の高い強誘電体メモリを得ること
ができる。また、上記（２）、（３）、および、（１
２）の構成とすることにより、メモリセルと構造や素子
サイズの異なるダミーセルを特に用いることなしに、論
理１と論理０に対応する信号電位の中間にある参照電位
を生成できるので、メモリセルアレイに簡単な回路を付
加するだけで参照電位を発生できると共に、ダミーセル
をメモリセルアレイ内に作り込むことができ、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
ることができる。このことにより、ダミーセル設計やプ
ロセス条件設定が容易となり、素子特性の均一性が高く
なり、高精度の参照電位を生成することが可能となる。
また、上記（４）〜（７）の構成として、参照電位を平
均化する。このことにより、ダミーセル等の特性のバラ
ツキに強い、より安定性の高い参照電位を生成すること
ができる。また、上記（８）の構成とすることにより、
比較的簡単な回路で、参照電位を記憶することができ
る。また、上記（９）、（１０）の構成とすることによ
り、参照電位をディジタル信号で記憶することができ、
リーク等による消失を回避することができる。また、上
記（１１）により、電位供給部を簡素に構成できる。ま
た、上記（１３）の構成とすることにより、読み出し動
作においては、隣接するデータ線の電位が固定されてい
るので、データ線間の寄生容量による干渉雑音を低減で
きる。また、上記（１４）の構成とすることにより、プ
レート電極をプレート線として微細加工する必要がなく
なる。また、上記（１５）、（１６）の構成として、情
報感知部を共有する。このことにより、回路面積を削減
できると共に、メモリセルアレイにおいて必要な部分の
みを動作させるので、消費電力や電源等の雑音の低減等
が可能となる。また、上記（１７）の構成として、ダミ
ープレート線を介して、データ線に、参照電位を発生さ
せる。このことにより、電位供給部からメモリセルアレ
イに供給する電位の変動がデータ線電位に与える影響を
小さくすることができる。
【００１７】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の強誘電体メモリの本発明に
係わる構成の第１の実施例を示すブロック図である。本
例は、本発明における基本概念を示すもので、読み出し
動作時において、データ線に参照電位を与える参照電位
発生部のブロック構成を表す一例である。本図におい
て、参照電位発生部１０１は、参照電位生成部１０２、
電位記憶部１０３、電位供給部１０４、および、これら
を制御するコントローラ１０６を含んで構成される。ま
た、メモリセルアレイ１０５は、ワード線ＷＬ１、ダミ
ーワード線ＤＷＬＢ、データ線ＤＬ１，ＤＢ１、メモリ
セルＭＣ１１、ダミーセルＤＭＣＢ１およびセンスアン
プＳＡ１を含んで構成される。ダミーセルＤＭＣＢ１
は、センスアンプＳＡ１による信号検出時において、デ
ータ線ＤＬ１，ＤＢ１の容量バランスをとり、増幅動作
を安定に行うために設けたものである。
説明する。図１は、本発明の強誘電体メモリの本発明に
係わる構成の第１の実施例を示すブロック図である。本
例は、本発明における基本概念を示すもので、読み出し
動作時において、データ線に参照電位を与える参照電位
発生部のブロック構成を表す一例である。本図におい
て、参照電位発生部１０１は、参照電位生成部１０２、
電位記憶部１０３、電位供給部１０４、および、これら
を制御するコントローラ１０６を含んで構成される。ま
た、メモリセルアレイ１０５は、ワード線ＷＬ１、ダミ
ーワード線ＤＷＬＢ、データ線ＤＬ１，ＤＢ１、メモリ
セルＭＣ１１、ダミーセルＤＭＣＢ１およびセンスアン
プＳＡ１を含んで構成される。ダミーセルＤＭＣＢ１
は、センスアンプＳＡ１による信号検出時において、デ
ータ線ＤＬ１，ＤＢ１の容量バランスをとり、増幅動作
を安定に行うために設けたものである。
【００１８】参照電位生成部１０２は、読み出し動作時
において、選択されたメモリセルＭＣ１１等によりデー
タ線ＤＬ１等に発生される、論理１または論理０に対応
する信号電位に対して、その中間にある電位、即ち参照
電位を生成する。この参照電位は、例えばメモリセルア
レイ１０５を用いて論理１および論理０の信号電位を発
生させ、これを短絡する等の手法により生成することが
できる。電位記憶部１０３は、参照電位生成部１０２に
より生成された参照電位を記憶する。この記憶は、揮発
的、即ち電源を切った場合に情報が失われるような方式
でなされても構わない。また、参照電位そのものを記憶
するのではなく、読み出し動作においてデータ線に参照
電位を再現できるような電位やディジタル値等の情報を
記憶させても良い。電位供給部１０４は、読み出し動作
時において、選択されたメモリセルが接続されたデータ
線と対をなすデータ線に参照電位を与えるため、電位記
憶部１０３に記憶された参照電位あるいは参照電位を再
現するための電位を供給する。例えばメモリセルＭＣ１
１が選択された場合、これに接続されたデータ線ＤＬ１
と対をなすデータ線ＤＢ１に参照電位を供給する。
において、選択されたメモリセルＭＣ１１等によりデー
タ線ＤＬ１等に発生される、論理１または論理０に対応
する信号電位に対して、その中間にある電位、即ち参照
電位を生成する。この参照電位は、例えばメモリセルア
レイ１０５を用いて論理１および論理０の信号電位を発
生させ、これを短絡する等の手法により生成することが
できる。電位記憶部１０３は、参照電位生成部１０２に
より生成された参照電位を記憶する。この記憶は、揮発
的、即ち電源を切った場合に情報が失われるような方式
でなされても構わない。また、参照電位そのものを記憶
するのではなく、読み出し動作においてデータ線に参照
電位を再現できるような電位やディジタル値等の情報を
記憶させても良い。電位供給部１０４は、読み出し動作
時において、選択されたメモリセルが接続されたデータ
線と対をなすデータ線に参照電位を与えるため、電位記
憶部１０３に記憶された参照電位あるいは参照電位を再
現するための電位を供給する。例えばメモリセルＭＣ１
１が選択された場合、これに接続されたデータ線ＤＬ１
と対をなすデータ線ＤＢ１に参照電位を供給する。
【００１９】上記のメモリセルＭＣ１１およびダミーセ
ルＤＭＣＢ１等には、強誘電体の残留分極を利用して不
揮発的に情報を記憶するメモリセルが適用可能であり、
例えば図２に示す構成が適用できる。図２は、図１にお
けるメモリセルの構成例を示す回路構成図である。本図
において、メモリセルＭＣ１１は、セルトランジスタＴ
Ｒ１１と強誘電体キャパシタＣＦ１１よりなる。セルト
ランジスタＴＲ１１のソース・ドレイン端子の一方は、
強誘電体キャパシタＣＦ１１の一方の端子に、もう一方
は、データ線ＤＬ１に接続され、ゲート端子はワード線
ＷＬ１に接続される。強誘電体キャパシタＣＦ１１のも
う一方の端子（プレート電極ＰＬＣ）は、複数のメモリ
セルに共通接続され、プレート電位供給部（図では省
略）に接続される。強誘電体キャパシタＣＦ１１は、強
誘電体膜を電極間に挟んで形成されるものである。
ルＤＭＣＢ１等には、強誘電体の残留分極を利用して不
揮発的に情報を記憶するメモリセルが適用可能であり、
例えば図２に示す構成が適用できる。図２は、図１にお
けるメモリセルの構成例を示す回路構成図である。本図
において、メモリセルＭＣ１１は、セルトランジスタＴ
Ｒ１１と強誘電体キャパシタＣＦ１１よりなる。セルト
ランジスタＴＲ１１のソース・ドレイン端子の一方は、
強誘電体キャパシタＣＦ１１の一方の端子に、もう一方
は、データ線ＤＬ１に接続され、ゲート端子はワード線
ＷＬ１に接続される。強誘電体キャパシタＣＦ１１のも
う一方の端子（プレート電極ＰＬＣ）は、複数のメモリ
セルに共通接続され、プレート電位供給部（図では省
略）に接続される。強誘電体キャパシタＣＦ１１は、強
誘電体膜を電極間に挟んで形成されるものである。
【００２０】強誘電体の材料としては、例えばジルコン
酸チタン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢａＴｉ
Ｏ3）等のペロブスカイト酸化物が適用可能である。強
誘電体キャパシタＣＦ１１の分極は、データ線ＤＬ１に
より蓄積ノードＳＮ１１に与えられる電位と、プレート
電極ＰＬＣの電位差により制御される。この他、抵抗Ｒ
Ｆ１１は強誘電体キャパシタＣＦ１１のリークを表す抵
抗を、ダイオードＤＳ１１，ＤＤ１１はセルトランジス
タＴＲ１１のソース・ドレイン接合を表す。この他のメ
モリセルおよびダミーセルＤＭＣＢ１等も、メモリセル
ＭＣ１１と同じ構成をとり、構造および素子サイズもほ
ぼ同等であるとする。
酸チタン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢａＴｉ
Ｏ3）等のペロブスカイト酸化物が適用可能である。強
誘電体キャパシタＣＦ１１の分極は、データ線ＤＬ１に
より蓄積ノードＳＮ１１に与えられる電位と、プレート
電極ＰＬＣの電位差により制御される。この他、抵抗Ｒ
Ｆ１１は強誘電体キャパシタＣＦ１１のリークを表す抵
抗を、ダイオードＤＳ１１，ＤＤ１１はセルトランジス
タＴＲ１１のソース・ドレイン接合を表す。この他のメ
モリセルおよびダミーセルＤＭＣＢ１等も、メモリセル
ＭＣ１１と同じ構成をとり、構造および素子サイズもほ
ぼ同等であるとする。
【００２１】図１に示した構成に適用される読み出し動
作の流れについて、図３を用いて説明する。図３は、図
１における強誘電体メモリの本発明に係わる動作例を示
すフローチャートである。本例において、まず電源投入
（ステップ５０１）の後、参照電位を生成し（ステップ
５０２）、これを記憶する（ステップ５０３）。ここで
読み出し動作の要求があった場合（ステップ５０４にお
けるＹｅｓ判定）、読み出し動作を開始する。例とし
て、図１において、メモリセルＭＣ１１が選択された場
合、ワード線ＷＬ１およびダミーワード線ＤＷＬＢを選
択駆動する（ステップ５０５）。これにより、データ線
ＤＬ１には、論理１または論理０に対応する信号電位が
発生する（ステップ５０６）。この時、対をなすデータ
線ＤＢ１には、電位供給部１０４より参照電位が供給さ
れる（ステップ５０７）。この信号電位と参照電位との
差を、センスアンプＳＡ１により検出する（ステップ５
０８）ことにより、情報を読み出す。
作の流れについて、図３を用いて説明する。図３は、図
１における強誘電体メモリの本発明に係わる動作例を示
すフローチャートである。本例において、まず電源投入
（ステップ５０１）の後、参照電位を生成し（ステップ
５０２）、これを記憶する（ステップ５０３）。ここで
読み出し動作の要求があった場合（ステップ５０４にお
けるＹｅｓ判定）、読み出し動作を開始する。例とし
て、図１において、メモリセルＭＣ１１が選択された場
合、ワード線ＷＬ１およびダミーワード線ＤＷＬＢを選
択駆動する（ステップ５０５）。これにより、データ線
ＤＬ１には、論理１または論理０に対応する信号電位が
発生する（ステップ５０６）。この時、対をなすデータ
線ＤＢ１には、電位供給部１０４より参照電位が供給さ
れる（ステップ５０７）。この信号電位と参照電位との
差を、センスアンプＳＡ１により検出する（ステップ５
０８）ことにより、情報を読み出す。
【００２２】この読み出し動作を通じて、図１のダミー
セルＤＭＣＢ１の有する強誘電体キャパシタの分極を反
転させる必要はない。一方、図１の電位記憶部１０３に
記憶された参照電位の情報をリフレッシュする必要があ
る場合（ステップ５０９におけるＹｅｓ判定）、再びス
テップ５０２に戻り、参照電位を生成し、これを記憶す
る。リフレッシュの必要がないと判断される場合（ステ
ップ５０９におけるＮｏ判定）、読み出し要求が来るま
で待機状態を続ける。リフレッシュが必要とされるの
は、例えば、メモリへのアクセスがある回数行われた後
や、供給電圧・温度等の環境が変化した場合、あるいは
時間の経過等により、図１の電位記憶部１０３の記憶内
容が変化あるいは消失した場合等である。
セルＤＭＣＢ１の有する強誘電体キャパシタの分極を反
転させる必要はない。一方、図１の電位記憶部１０３に
記憶された参照電位の情報をリフレッシュする必要があ
る場合（ステップ５０９におけるＹｅｓ判定）、再びス
テップ５０２に戻り、参照電位を生成し、これを記憶す
る。リフレッシュの必要がないと判断される場合（ステ
ップ５０９におけるＮｏ判定）、読み出し要求が来るま
で待機状態を続ける。リフレッシュが必要とされるの
は、例えば、メモリへのアクセスがある回数行われた後
や、供給電圧・温度等の環境が変化した場合、あるいは
時間の経過等により、図１の電位記憶部１０３の記憶内
容が変化あるいは消失した場合等である。
【００２３】なお、長時間アクセス要求がない場合に
は、スリープモードとして、リフレッシュを行わず、場
合によっては、図１の電位記憶部１０３等への電源供給
も行わず、再度アクセスが行われる際に、再びステップ
５０２に戻って参照電位を生成し記憶する動作モードを
設ければ、待機時における消費電力を低減できる。本実
施例によれば、論理１および論理０に対応する信号電位
の中間にある参照電位を用い、なおかつダミーセルキャ
パシタの分極反転による膜疲労を伴わずに読み出し動作
を行うことができる。
は、スリープモードとして、リフレッシュを行わず、場
合によっては、図１の電位記憶部１０３等への電源供給
も行わず、再度アクセスが行われる際に、再びステップ
５０２に戻って参照電位を生成し記憶する動作モードを
設ければ、待機時における消費電力を低減できる。本実
施例によれば、論理１および論理０に対応する信号電位
の中間にある参照電位を用い、なおかつダミーセルキャ
パシタの分極反転による膜疲労を伴わずに読み出し動作
を行うことができる。
【００２４】次に、上記基本概念を構成する部を、より
具体化した実施例について述べる。図４は、本発明の強
誘電体メモリの本発明に係わる構成の第２の実施例を示
す回路構成図である。本例は、本発明に適用可能な参照
電位生成部の構成を示した一実施例であり、本図におい
て、参照電位生成部１０２は、メモリセルアレイ１０５
に含まれるデータ線ＤＬ１，ＤＢ１にそれぞれ接続され
た参照電位生成用ダミーセルＲＭＣ１１，ＲＭＣ０１
と、これらのダミーセルを選択するためのダミーワード
線ＲＷＬ１，ＲＷＬ０と、データ線対ＤＬ１−ＤＢ１
（対をなすデータ線をＤＬ−ＤＢのように表記するもの
とする）を短絡するデータ線短絡スイッチＳＷＤＳ１
と、ボルテージホロワＵＧＢ１により構成される。ダミ
ーセルＲＭＣ１１，ＲＭＣ０１は、メモリセルアレイ１
０５の有するダミーセルＤＭＣＢ１等と共用することも
可能である。
具体化した実施例について述べる。図４は、本発明の強
誘電体メモリの本発明に係わる構成の第２の実施例を示
す回路構成図である。本例は、本発明に適用可能な参照
電位生成部の構成を示した一実施例であり、本図におい
て、参照電位生成部１０２は、メモリセルアレイ１０５
に含まれるデータ線ＤＬ１，ＤＢ１にそれぞれ接続され
た参照電位生成用ダミーセルＲＭＣ１１，ＲＭＣ０１
と、これらのダミーセルを選択するためのダミーワード
線ＲＷＬ１，ＲＷＬ０と、データ線対ＤＬ１−ＤＢ１
（対をなすデータ線をＤＬ−ＤＢのように表記するもの
とする）を短絡するデータ線短絡スイッチＳＷＤＳ１
と、ボルテージホロワＵＧＢ１により構成される。ダミ
ーセルＲＭＣ１１，ＲＭＣ０１は、メモリセルアレイ１
０５の有するダミーセルＤＭＣＢ１等と共用することも
可能である。
【００２５】この構成による参照電位生成動作は、以下
のように行われる。まず、ダミーセルＲＭＣ１１，ＲＭ
Ｃ０１の一方に論理１、他方に論理０を書き込む。これ
は、例えば、センスアンプＳＡ１によりデータ線ＤＬ１
とデータ線ＤＢ１の電位差を増幅し、これを利用してダ
ミーセルＲＭＣ１１，ＲＭＣ０１への書き込みを行うこ
とにより容易に実行できる。次に、データ線短絡スイッ
チＳＷＤＳ１をオンにした状態でダミーワード線ＲＷＬ
１，ＲＷＬ０を選択する。すると、ダミーセルＲＭＣ１
１，ＲＭＣ０１の一方からは論理１、他方からは論理０
に対応する信号が発生される。この時、データ線対ＤＬ
１−ＤＢ１は短絡されているので、ボルテージホロワＵ
ＧＢ１の入力容量が十分小さいとすると、データ線対Ｄ
Ｌ１−ＤＢ１に発生する電位は、論理１，論理０に対応
する信号電位の中間電位となる。これを参照電位とし
て、ボルテージホロワＵＧＢ１を介して出力する。ボル
テージホロワＵＧＢ１を設けることにより、配線容量等
の影響による参照電位の変動を防止できる。
のように行われる。まず、ダミーセルＲＭＣ１１，ＲＭ
Ｃ０１の一方に論理１、他方に論理０を書き込む。これ
は、例えば、センスアンプＳＡ１によりデータ線ＤＬ１
とデータ線ＤＢ１の電位差を増幅し、これを利用してダ
ミーセルＲＭＣ１１，ＲＭＣ０１への書き込みを行うこ
とにより容易に実行できる。次に、データ線短絡スイッ
チＳＷＤＳ１をオンにした状態でダミーワード線ＲＷＬ
１，ＲＷＬ０を選択する。すると、ダミーセルＲＭＣ１
１，ＲＭＣ０１の一方からは論理１、他方からは論理０
に対応する信号が発生される。この時、データ線対ＤＬ
１−ＤＢ１は短絡されているので、ボルテージホロワＵ
ＧＢ１の入力容量が十分小さいとすると、データ線対Ｄ
Ｌ１−ＤＢ１に発生する電位は、論理１，論理０に対応
する信号電位の中間電位となる。これを参照電位とし
て、ボルテージホロワＵＧＢ１を介して出力する。ボル
テージホロワＵＧＢ１を設けることにより、配線容量等
の影響による参照電位の変動を防止できる。
【００２６】本実施例によれば、メモリセルアレイに簡
単な回路を付加するだけで参照電位を発生できる。ここ
で用いたダミーセルは、メモリセルと異なる特殊な構造
のものを用いる必要がないので、ダミーセルをメモリセ
ルアレイ内に作り込むことができる。従って、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
る等により、ダミーセル設計やプロセス条件設定が容易
で素子特性の均一性が高く、高精度の参照電位を生成す
ることが可能である。
単な回路を付加するだけで参照電位を発生できる。ここ
で用いたダミーセルは、メモリセルと異なる特殊な構造
のものを用いる必要がないので、ダミーセルをメモリセ
ルアレイ内に作り込むことができる。従って、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
る等により、ダミーセル設計やプロセス条件設定が容易
で素子特性の均一性が高く、高精度の参照電位を生成す
ることが可能である。
【００２７】図５は、本発明の強誘電体メモリの本発明
に係わる構成の第３の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、隣接する複数組のダミーセルを同
時に用いて参照電位を生成する構成をとる点で、図４に
示した実施例と異なる。本図５において、データ線対Ｄ
Ｌ１−ＤＢ１と隣接して配置されたデータ線対ＤＬ２−
ＤＢ２は、データ線対ＤＬ１−ＤＢ１と全く同様のアレ
イ構成を有する。即ち、メモリセルＭＣ１２、ダミーセ
ルＤＭＣＢ２、センスアンプＳＡ２を含んでなるメモリ
セルアレイに、参照電位生成用ダミーセルＲＭＣ１２，
ＲＭＣ０２と、データ線短絡スイッチＳＷＤＳ２を付加
して構成される。
に係わる構成の第３の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、隣接する複数組のダミーセルを同
時に用いて参照電位を生成する構成をとる点で、図４に
示した実施例と異なる。本図５において、データ線対Ｄ
Ｌ１−ＤＢ１と隣接して配置されたデータ線対ＤＬ２−
ＤＢ２は、データ線対ＤＬ１−ＤＢ１と全く同様のアレ
イ構成を有する。即ち、メモリセルＭＣ１２、ダミーセ
ルＤＭＣＢ２、センスアンプＳＡ２を含んでなるメモリ
セルアレイに、参照電位生成用ダミーセルＲＭＣ１２，
ＲＭＣ０２と、データ線短絡スイッチＳＷＤＳ２を付加
して構成される。
【００２８】各ワード線およびダミーワード線は、デー
タ線対ＤＬ１−ＤＢ１と共用される。データ線対ＤＬ１
−ＤＢ１，ＤＬ２−ＤＢ２を含む複数のデータ線対は、
本発明の隣接電位平均化部としてのデータ線短絡スイッ
チＳＷＤＳ１，ＳＷＤＳ２等を介してボルテージホロワ
ＵＧＢ１に共通接続される。参照電位生成動作において
は、これらのデータ線短絡スイッチが同時にオンにな
る。従って、ボルテージホロワＵＧＢ１には、データ線
対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ２等に発生した参照電
位を平均化した電位が与えられる。本実施例によれば、
複数組のダミーセルを同時に用いて参照電位を平均化す
ることにより、ダミーセル等の特性のばらつきに強く、
より安定性の高い参照電位を生成することが可能であ
る。
タ線対ＤＬ１−ＤＢ１と共用される。データ線対ＤＬ１
−ＤＢ１，ＤＬ２−ＤＢ２を含む複数のデータ線対は、
本発明の隣接電位平均化部としてのデータ線短絡スイッ
チＳＷＤＳ１，ＳＷＤＳ２等を介してボルテージホロワ
ＵＧＢ１に共通接続される。参照電位生成動作において
は、これらのデータ線短絡スイッチが同時にオンにな
る。従って、ボルテージホロワＵＧＢ１には、データ線
対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ２等に発生した参照電
位を平均化した電位が与えられる。本実施例によれば、
複数組のダミーセルを同時に用いて参照電位を平均化す
ることにより、ダミーセル等の特性のばらつきに強く、
より安定性の高い参照電位を生成することが可能であ
る。
【００２９】図６は、本発明の強誘電体メモリの本発明
に係わる構成の第４の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、離間された複数組のダミーセルを
同時に用いて参照電位を生成する構成をとる点で、図４
あるいは図５に示した実施例と異なる。本図６におい
て、図４あるいは図５に示したと同様の構成を用いて、
ｋ個のボルテージホロワＵＧＢ１，ＵＧＢ２，…，ＵＧ
Ｂｋに与えられた参照電位ＶＲＲ１，ＶＲＲ２，…，Ｖ
ＲＲｋは、本発明の離間電位平均化部としての参照電位
平均化部ＡＶＲ１に伝達される。参照電位平均化部ＡＶ
Ｒ１は、参照電位ＶＲＲ１，ＶＲＲ２，…，ＶＲＲｋの
平均値ＶＲＲＡ１を出力する。
に係わる構成の第４の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、離間された複数組のダミーセルを
同時に用いて参照電位を生成する構成をとる点で、図４
あるいは図５に示した実施例と異なる。本図６におい
て、図４あるいは図５に示したと同様の構成を用いて、
ｋ個のボルテージホロワＵＧＢ１，ＵＧＢ２，…，ＵＧ
Ｂｋに与えられた参照電位ＶＲＲ１，ＶＲＲ２，…，Ｖ
ＲＲｋは、本発明の離間電位平均化部としての参照電位
平均化部ＡＶＲ１に伝達される。参照電位平均化部ＡＶ
Ｒ１は、参照電位ＶＲＲ１，ＶＲＲ２，…，ＶＲＲｋの
平均値ＶＲＲＡ１を出力する。
【００３０】この参照電位平均化部ＡＶＲ１の構成とし
て、例えば、次の図７に示したものが挙げられる。図７
は、図６における参照電位平均化部の第１の構成例を示
す回路構成図である。本図７において、参照電位平均化
部ＡＶＲ１は、抵抗値Ｒを有するｋ本の抵抗ＲＢ１，Ｒ
Ｂ２，…，ＲＢｋと、ボルテージホロワＵＧＢＢにより
構成される。ボルテージホロワＵＧＢ１，ＵＧＢ２，
…，ＵＧＢｋより出力される参照電位ＶＲＲ１，ＶＲＲ
２，…，ＶＲＲｋは、抵抗ＲＢ１，ＲＢ２，…，ＲＢｋ
により平均化され、ボルテージホロワＵＧＢＢを介して
出力される。これによれば、比較的簡単な構成を用いて
参照電位を平均化することができる。
て、例えば、次の図７に示したものが挙げられる。図７
は、図６における参照電位平均化部の第１の構成例を示
す回路構成図である。本図７において、参照電位平均化
部ＡＶＲ１は、抵抗値Ｒを有するｋ本の抵抗ＲＢ１，Ｒ
Ｂ２，…，ＲＢｋと、ボルテージホロワＵＧＢＢにより
構成される。ボルテージホロワＵＧＢ１，ＵＧＢ２，
…，ＵＧＢｋより出力される参照電位ＶＲＲ１，ＶＲＲ
２，…，ＶＲＲｋは、抵抗ＲＢ１，ＲＢ２，…，ＲＢｋ
により平均化され、ボルテージホロワＵＧＢＢを介して
出力される。これによれば、比較的簡単な構成を用いて
参照電位を平均化することができる。
【００３１】また、参照電位平均化部ＡＶＲ１の別の構
成として、例えば、次の図８に示したものが挙げられ
る。図８は、図６における参照電位平均化部の第２の構
成例を示す回路構成図である。図８（ａ）に示すよう
に、参照電位平均化部ＡＶＲ１は、スイッチＳＷＩＮ
１，ＳＷＩＮ２，…，ＳＷＩＮｋおよびＳＷＧ１，ＳＷ
Ｇ２，ＳＷＴ，ＳＷＲＳと、容量値ＣのキャパシタＣＩ
Ｎ，容量値ｋＣのキャパシタＣＯＵＴと、演算増幅器Ｏ
ＰＡ１により構成される。各スイッチの動作タイミング
の一例を、図８（ｂ）に示した制御パルスを用いて説明
する。
成として、例えば、次の図８に示したものが挙げられ
る。図８は、図６における参照電位平均化部の第２の構
成例を示す回路構成図である。図８（ａ）に示すよう
に、参照電位平均化部ＡＶＲ１は、スイッチＳＷＩＮ
１，ＳＷＩＮ２，…，ＳＷＩＮｋおよびＳＷＧ１，ＳＷ
Ｇ２，ＳＷＴ，ＳＷＲＳと、容量値ＣのキャパシタＣＩ
Ｎ，容量値ｋＣのキャパシタＣＯＵＴと、演算増幅器Ｏ
ＰＡ１により構成される。各スイッチの動作タイミング
の一例を、図８（ｂ）に示した制御パルスを用いて説明
する。
【００３２】まず、スイッチＳＷＲＳをオンさせて、キ
ャパシタＣＯＵＴを放電する。次にスイッチＳＷＩＮ
１，ＳＷＧ１をオンさせて、キャパシタＣＩＮに参照電
位ＶＲＲ１を充電する。次に、スイッチＳＷＧ２，ＳＷ
Ｔをオンさせて、キャパシタＣＩＮに充電された電荷を
キャパシタＣＯＵＴに転送する。ここで、キャパシタＣ
ＯＵＴの容量はキャパシタＣＩＮのｋ倍なので、演算増
幅器ＯＰＡ１の利得が十分大きければ、キャパシタＣＯ
ＵＴ両端の電圧はＶＲＲ１／ｋとなる。次に、スイッチ
ＳＷＩＮ１に代えてスイッチＳＷＩＮ２を用いて同様の
動作を行う。すると、キャパシタＣＯＵＴ両端の電圧に
はＶＲＲ２／ｋが加算され、（ＶＲＲ１＋ＶＲＲ２）／
ｋとなる。以下、スイッチＳＷＩＮｋまで同様の動作を
行う。その結果、参照電位ＶＲＲ１，ＶＲＲ２，…，Ｖ
ＲＲｋの平均値ＶＲＲＡ１が出力される。この構成で
は、２個のキャパシタＣＩＮ，ＣＯＵＴの比精度によっ
て出力電圧が決定されるため、ｋ個の抵抗を用いる図７
の例に比べ、素子特性ばらつきの影響を受けにくい。ま
た、キャパシタの充電時間を適度に長くすれば、各ボル
テージホロワからの配線が長い場合においても、出力値
への配線抵抗の影響を小さくすることが可能である。
ャパシタＣＯＵＴを放電する。次にスイッチＳＷＩＮ
１，ＳＷＧ１をオンさせて、キャパシタＣＩＮに参照電
位ＶＲＲ１を充電する。次に、スイッチＳＷＧ２，ＳＷ
Ｔをオンさせて、キャパシタＣＩＮに充電された電荷を
キャパシタＣＯＵＴに転送する。ここで、キャパシタＣ
ＯＵＴの容量はキャパシタＣＩＮのｋ倍なので、演算増
幅器ＯＰＡ１の利得が十分大きければ、キャパシタＣＯ
ＵＴ両端の電圧はＶＲＲ１／ｋとなる。次に、スイッチ
ＳＷＩＮ１に代えてスイッチＳＷＩＮ２を用いて同様の
動作を行う。すると、キャパシタＣＯＵＴ両端の電圧に
はＶＲＲ２／ｋが加算され、（ＶＲＲ１＋ＶＲＲ２）／
ｋとなる。以下、スイッチＳＷＩＮｋまで同様の動作を
行う。その結果、参照電位ＶＲＲ１，ＶＲＲ２，…，Ｖ
ＲＲｋの平均値ＶＲＲＡ１が出力される。この構成で
は、２個のキャパシタＣＩＮ，ＣＯＵＴの比精度によっ
て出力電圧が決定されるため、ｋ個の抵抗を用いる図７
の例に比べ、素子特性ばらつきの影響を受けにくい。ま
た、キャパシタの充電時間を適度に長くすれば、各ボル
テージホロワからの配線が長い場合においても、出力値
への配線抵抗の影響を小さくすることが可能である。
【００３３】上記構成の各参照電位生成回路の本発明に
係わるチップ上での配置例を、次の図９、１０に示す。
図９は、本発明の強誘電体メモリの本発明に係わる構成
の第５の実施例を示す回路構成図である。本実施例は、
本発明の強誘電体メモリにおける参照電位生成回路の本
発明に係わるチップ上での第１の配置例を示すものであ
り、本図９において、ボルテージホロワＵＧＢ１，ＵＧ
Ｂ２，…，ＵＧＢ８は、チップＭＭＴ上に分散配置され
る。それぞれにおいて発生された参照電位は、チップ中
央の本発明の共通電位平均化部としての参照電位平均化
部ＡＶＲ１に供給される。参照電位平均化部ＡＶＲ１で
平均化された参照電位は、チップ内全体に供給される。
この構成によれば、１個の参照電位発生部をチップ全体
に共有できる。
係わるチップ上での配置例を、次の図９、１０に示す。
図９は、本発明の強誘電体メモリの本発明に係わる構成
の第５の実施例を示す回路構成図である。本実施例は、
本発明の強誘電体メモリにおける参照電位生成回路の本
発明に係わるチップ上での第１の配置例を示すものであ
り、本図９において、ボルテージホロワＵＧＢ１，ＵＧ
Ｂ２，…，ＵＧＢ８は、チップＭＭＴ上に分散配置され
る。それぞれにおいて発生された参照電位は、チップ中
央の本発明の共通電位平均化部としての参照電位平均化
部ＡＶＲ１に供給される。参照電位平均化部ＡＶＲ１で
平均化された参照電位は、チップ内全体に供給される。
この構成によれば、１個の参照電位発生部をチップ全体
に共有できる。
【００３４】図１０は、本発明の強誘電体メモリの本発
明に係わる構成の第６の実施例を示す回路構成図であ
る。本実施例は、本発明の強誘電体メモリにおける参照
電位生成回路の本発明に係わるチップ上での第２の配置
例を示すものであり、参照電位平均化部を分散配置した
点で図９に示した例と異なる。本図１０において、チッ
プＭＭＴは４つの領域ＭＭ１〜ＭＭ４に分割される。領
域ＭＭ１上には、ボルテージホロワＵＧＢ１〜ＵＧＢ４
が分散配置され、それぞれにおいて発生された参照電位
は、領域中央の本発明の領域共通電位平均化部としての
参照電位平均化部ＡＶＲ１に供給される。参照電位平均
化部ＡＶＲ１で平均化された参照電位は、領域ＭＭ１内
に供給される。他の領域ＭＭ２〜ＭＭ４も、同様の構成
を有する。このように領域を分割した構成によれば、近
接した領域内における参照電位を平均化することがで
き、特にチップ面内の信号電位ばらつきが比較的大きい
場合に有効である。本実施例によれば、チップ上で離れ
た位置にあるダミーセルを用いて参照電位の平均化を行
うことができる。これにより、領域内のダミーセルの一
部に不良が発生しても、参照電位を生成することが可能
である。
明に係わる構成の第６の実施例を示す回路構成図であ
る。本実施例は、本発明の強誘電体メモリにおける参照
電位生成回路の本発明に係わるチップ上での第２の配置
例を示すものであり、参照電位平均化部を分散配置した
点で図９に示した例と異なる。本図１０において、チッ
プＭＭＴは４つの領域ＭＭ１〜ＭＭ４に分割される。領
域ＭＭ１上には、ボルテージホロワＵＧＢ１〜ＵＧＢ４
が分散配置され、それぞれにおいて発生された参照電位
は、領域中央の本発明の領域共通電位平均化部としての
参照電位平均化部ＡＶＲ１に供給される。参照電位平均
化部ＡＶＲ１で平均化された参照電位は、領域ＭＭ１内
に供給される。他の領域ＭＭ２〜ＭＭ４も、同様の構成
を有する。このように領域を分割した構成によれば、近
接した領域内における参照電位を平均化することがで
き、特にチップ面内の信号電位ばらつきが比較的大きい
場合に有効である。本実施例によれば、チップ上で離れ
た位置にあるダミーセルを用いて参照電位の平均化を行
うことができる。これにより、領域内のダミーセルの一
部に不良が発生しても、参照電位を生成することが可能
である。
【００３５】図１１は、本発明の強誘電体メモリの本発
明に係わる構成の第７の実施例を示す回路構成図であ
る。本実施例は、本発明に係わる電位記憶部の構成を示
し、本図１１において、電位記憶部１０３は、電位記憶
部ＭＶＲと、リフレッシュ判定部ＲＦＪにより構成され
る。電位記憶部ＭＶＲは、本発明の第一のキャパシタと
しての電位記憶用キャパシタＣＭＡと、スイッチＳＷＭ
Ａにより構成される。生成された参照電位は、スイッチ
ＳＷＭＡを介してキャパシタＣＭＡに充電され、これに
より参照電位が記憶される。これと同時に、リフレッシ
ュ判定部ＲＦＪにおいて、スイッチＳＷＭＬを介して電
源電圧ＶＤＤを本発明の第二のキャパシタとしてのリー
クモニタ用キャパシタＣＭＬに充電する。キャパシタＣ
ＭＡとキャパシタＣＭＬに充電された電圧のリーク特性
は、ほぼ同等であるとする。
明に係わる構成の第７の実施例を示す回路構成図であ
る。本実施例は、本発明に係わる電位記憶部の構成を示
し、本図１１において、電位記憶部１０３は、電位記憶
部ＭＶＲと、リフレッシュ判定部ＲＦＪにより構成され
る。電位記憶部ＭＶＲは、本発明の第一のキャパシタと
しての電位記憶用キャパシタＣＭＡと、スイッチＳＷＭ
Ａにより構成される。生成された参照電位は、スイッチ
ＳＷＭＡを介してキャパシタＣＭＡに充電され、これに
より参照電位が記憶される。これと同時に、リフレッシ
ュ判定部ＲＦＪにおいて、スイッチＳＷＭＬを介して電
源電圧ＶＤＤを本発明の第二のキャパシタとしてのリー
クモニタ用キャパシタＣＭＬに充電する。キャパシタＣ
ＭＡとキャパシタＣＭＬに充電された電圧のリーク特性
は、ほぼ同等であるとする。
【００３６】キャパシタＣＭＬの充電電圧は、本発明の
リーク検出部としてのコンパレータＤＴＬにより、基準
電圧ＶＲＬと比較される。基準電圧ＶＲＬは、例えば電
源電圧ＶＤＤより数％低い電圧である。 キャパシタＣ
ＭＬの充電電圧がリークにより低下してＶＲＬに等しく
なった時、キャパシタＣＭＡの充電電圧も、ほぼ同じ割
合で低下していると見なせる。これにより、キャパシタ
ＣＭＡのリークが監視できる。コンパレータＤＴＬの出
力は、コントローラ１０６により監視され、リークによ
る電圧低下が検出されると、再び参照電位をキャパシタ
ＣＭＡに充電し、電位記憶部ＭＶＲのリフレッシュを行
う。リフレッシュ要求が頻繁に起こらないよう、リーク
による放電の時定数は、できるだけ大きい方が望まし
い。本実施例によれば、比較的簡単な回路を用いて、生
成した参照電位を記憶することができる。
リーク検出部としてのコンパレータＤＴＬにより、基準
電圧ＶＲＬと比較される。基準電圧ＶＲＬは、例えば電
源電圧ＶＤＤより数％低い電圧である。 キャパシタＣ
ＭＬの充電電圧がリークにより低下してＶＲＬに等しく
なった時、キャパシタＣＭＡの充電電圧も、ほぼ同じ割
合で低下していると見なせる。これにより、キャパシタ
ＣＭＡのリークが監視できる。コンパレータＤＴＬの出
力は、コントローラ１０６により監視され、リークによ
る電圧低下が検出されると、再び参照電位をキャパシタ
ＣＭＡに充電し、電位記憶部ＭＶＲのリフレッシュを行
う。リフレッシュ要求が頻繁に起こらないよう、リーク
による放電の時定数は、できるだけ大きい方が望まし
い。本実施例によれば、比較的簡単な回路を用いて、生
成した参照電位を記憶することができる。
【００３７】図１２は、本発明の強誘電体メモリの本発
明に係わる構成の第８の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位記憶部の構成
を示したものであり、参照電位をディジタル値として記
憶する点で、図１１に示した実施例と異なる。本図１２
において、電位記憶部１０３は、ラッチ部ＬＭＤと、本
発明のＤＡ変換部としてのＤＡコンバータＤＡＣと、コ
ンパレータＣＭＰにより構成される。ラッチ部ＬＭＤに
与えられたディジタル値は、ＤＡコンバータＤＡＣによ
りＤＡ変換され、アナログ電圧としてコンパレータＣＭ
Ｐに与えられる。コンパレータＣＭＰは、外部より入力
された参照電位とＤＡコンバータＤＡＣとの比較結果を
出力する。これを用いて、コントローラ１０６の本発明
のＡＤ変換部としてのＡＤ変換制御部ＡＤＣＴＬは、ラ
ッチ部ＬＭＤにラッチされたディジタル値を制御する。
これらの操作により参照電位のＡＤ変換が終了すると、
参照電位はラッチ部ＬＭＤにディジタル値として記憶さ
れる。記憶された参照電位は、ラッチ部ＬＭＤにラッチ
されたディジタル値をＤＡコンバータＤＡＣによってＤ
Ａ変換することにより得られる。
明に係わる構成の第８の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位記憶部の構成
を示したものであり、参照電位をディジタル値として記
憶する点で、図１１に示した実施例と異なる。本図１２
において、電位記憶部１０３は、ラッチ部ＬＭＤと、本
発明のＤＡ変換部としてのＤＡコンバータＤＡＣと、コ
ンパレータＣＭＰにより構成される。ラッチ部ＬＭＤに
与えられたディジタル値は、ＤＡコンバータＤＡＣによ
りＤＡ変換され、アナログ電圧としてコンパレータＣＭ
Ｐに与えられる。コンパレータＣＭＰは、外部より入力
された参照電位とＤＡコンバータＤＡＣとの比較結果を
出力する。これを用いて、コントローラ１０６の本発明
のＡＤ変換部としてのＡＤ変換制御部ＡＤＣＴＬは、ラ
ッチ部ＬＭＤにラッチされたディジタル値を制御する。
これらの操作により参照電位のＡＤ変換が終了すると、
参照電位はラッチ部ＬＭＤにディジタル値として記憶さ
れる。記憶された参照電位は、ラッチ部ＬＭＤにラッチ
されたディジタル値をＤＡコンバータＤＡＣによってＤ
Ａ変換することにより得られる。
【００３８】図１３は、本発明の強誘電体メモリの本発
明に係わる構成の第９の実施例を示す回路構成図であ
る。本実施例の構成とすることにより、参照電位の平均
化および記憶を両方行なうことができる。つまり、本発
明の参照電位入力制御部としてのスイッチＳＷＳＬ１，
ＳＷＳＬ２，…を切り替えて順次ＡＤ変換を行い、その
結果得られたディジタル値をレジスタＳＲＧに記憶させ
る。これを平均値算出部ＤＣＡに入力し、平均値を算出
した結果をラッチ部ＬＭＤに記憶させればよい。上記図
１２、図１３で示した第８、第９の実施例によれば、記
憶した値をリーク等により消失することなく保持するこ
とができる。なお、待機時においてラッチ部ＬＭＤ以外
のブロックの電源をオフにすることにより、待機時消費
電力を低減することも可能である。
明に係わる構成の第９の実施例を示す回路構成図であ
る。本実施例の構成とすることにより、参照電位の平均
化および記憶を両方行なうことができる。つまり、本発
明の参照電位入力制御部としてのスイッチＳＷＳＬ１，
ＳＷＳＬ２，…を切り替えて順次ＡＤ変換を行い、その
結果得られたディジタル値をレジスタＳＲＧに記憶させ
る。これを平均値算出部ＤＣＡに入力し、平均値を算出
した結果をラッチ部ＬＭＤに記憶させればよい。上記図
１２、図１３で示した第８、第９の実施例によれば、記
憶した値をリーク等により消失することなく保持するこ
とができる。なお、待機時においてラッチ部ＬＭＤ以外
のブロックの電源をオフにすることにより、待機時消費
電力を低減することも可能である。
【００３９】図１４は、本発明の強誘電体メモリの本発
明に係わる構成の第１０の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位供給部の構成
を示したものであり、本図１４において、電位記憶部１
０３に記憶された参照電位は、本発明の電位変動検出部
としてのコンパレータＤＲＳに印加される。コンパレー
タＤＲＳの出力により充電用トランジスタＴＲＳを制御
し、本発明の電位供給用キャパシタとしての電荷供給用
キャパシタＣＲＳに参照電位を充電する。読み出し動作
においては、キャパシタＣＲＳの参照電位をメモリセル
アレイに供給し、供給により失われた電荷は、トランジ
スタＴＲＳを通して補充される。この際、電位供給部の
出力インピーダンスを十分低くしてメモリセルアレイへ
の十分な電荷供給を行うため、キャパシタＣＲＳの容量
値は大きい方が望ましい。この値は、配線容量を利用し
たり、強誘電体キャパシタを接続することにより大きく
することができる。本実施例によれば、簡単な構成を用
いて、参照電位をメモリセルアレイに供給できる。
明に係わる構成の第１０の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位供給部の構成
を示したものであり、本図１４において、電位記憶部１
０３に記憶された参照電位は、本発明の電位変動検出部
としてのコンパレータＤＲＳに印加される。コンパレー
タＤＲＳの出力により充電用トランジスタＴＲＳを制御
し、本発明の電位供給用キャパシタとしての電荷供給用
キャパシタＣＲＳに参照電位を充電する。読み出し動作
においては、キャパシタＣＲＳの参照電位をメモリセル
アレイに供給し、供給により失われた電荷は、トランジ
スタＴＲＳを通して補充される。この際、電位供給部の
出力インピーダンスを十分低くしてメモリセルアレイへ
の十分な電荷供給を行うため、キャパシタＣＲＳの容量
値は大きい方が望ましい。この値は、配線容量を利用し
たり、強誘電体キャパシタを接続することにより大きく
することができる。本実施例によれば、簡単な構成を用
いて、参照電位をメモリセルアレイに供給できる。
【００４０】図１５は、本発明の強誘電体メモリの本発
明に係わる構成の第１１の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、本図１５において、データ
線ＤＬ１とデータ線ＤＢ１は対をなし、両者の電位差を
検出して信号を読み出す。また、データ線ＤＬ２とデー
タ線ＤＢ２は対をなす。以下、同様の構成を有するデー
タ線対が並べて配置されるが、図では省略する。ワード
線ＷＬ１とデータ線ＤＬ１との交差する位置には、図２
に示したものと同様の構成を有するメモリセルＭＣ１１
が接続される。ワード線ＷＬ１とデータ線ＤＬ２との交
差する位置には、メモリセルＭＣ１２が接続される。メ
モリセルＭＣ１１，ＭＣ１２のプレート電極は、プレー
ト線ＰＬ１に接続される。また、ワード線ＷＬ２とデー
タ線ＤＢ１との交差する位置には、メモリセルＭＣ２１
が接続され、ワード線ＷＬ２とデータ線ＤＢ２との交差
する位置には、メモリセルＭＣ２２が接続される。メモ
リセルＭＣ２１，ＭＣ２２のプレート電極は、プレート
線ＰＬ２に接続される。
明に係わる構成の第１１の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、本図１５において、データ
線ＤＬ１とデータ線ＤＢ１は対をなし、両者の電位差を
検出して信号を読み出す。また、データ線ＤＬ２とデー
タ線ＤＢ２は対をなす。以下、同様の構成を有するデー
タ線対が並べて配置されるが、図では省略する。ワード
線ＷＬ１とデータ線ＤＬ１との交差する位置には、図２
に示したものと同様の構成を有するメモリセルＭＣ１１
が接続される。ワード線ＷＬ１とデータ線ＤＬ２との交
差する位置には、メモリセルＭＣ１２が接続される。メ
モリセルＭＣ１１，ＭＣ１２のプレート電極は、プレー
ト線ＰＬ１に接続される。また、ワード線ＷＬ２とデー
タ線ＤＢ１との交差する位置には、メモリセルＭＣ２１
が接続され、ワード線ＷＬ２とデータ線ＤＢ２との交差
する位置には、メモリセルＭＣ２２が接続される。メモ
リセルＭＣ２１，ＭＣ２２のプレート電極は、プレート
線ＰＬ２に接続される。
【００４１】以下同様に、ワード線ＷＬｐ（ｐ＝１，
２，３，…，ｍ）とデータ線ＤＬｑまたはＤＢｑ（ｑ＝
１，２，…）との交差する位置に、メモリセルＭＣｐｑ
が接続されるが、図では省略する。一方、ダミーワード
線ＤＷＬＤとデータ線ＤＬｑとの交差する位置には、本
発明の第二のダミーセルとしてのダミーセルＤＭＣＤｑ
が接続される。ダミーセルＤＭＣＤｑのプレート電極
は、ダミープレート線ＰＬＤＤに接続される。また、ダ
ミーワード線ＤＷＬＢとデータ線ＤＢｑとの交差する位
置には、本発明の第一のダミーセルとしてのダミーセル
ＤＭＣＢｑが接続される。ダミーセルＤＭＣＢｑのプレ
ート電極は、ダミープレート線ＰＬＢＢに接続される。
２，３，…，ｍ）とデータ線ＤＬｑまたはＤＢｑ（ｑ＝
１，２，…）との交差する位置に、メモリセルＭＣｐｑ
が接続されるが、図では省略する。一方、ダミーワード
線ＤＷＬＤとデータ線ＤＬｑとの交差する位置には、本
発明の第二のダミーセルとしてのダミーセルＤＭＣＤｑ
が接続される。ダミーセルＤＭＣＤｑのプレート電極
は、ダミープレート線ＰＬＤＤに接続される。また、ダ
ミーワード線ＤＷＬＢとデータ線ＤＢｑとの交差する位
置には、本発明の第一のダミーセルとしてのダミーセル
ＤＭＣＢｑが接続される。ダミーセルＤＭＣＢｑのプレ
ート電極は、ダミープレート線ＰＬＢＢに接続される。
【００４２】全てのメモリセルおよびダミーセルは、共
通のレイアウトパターンを用いて形成され、同じ構造と
素子サイズのものを用いる。これにより、素子特性もほ
ぼ同等であるものとする。センスアンプＳＡｑは、ＣＭ
ＯＳフリップフロップを用いており、センスアンプ制御
線ＳＰ，ＳＮにより制御され、データ線対ＤＬｑ−ＤＢ
ｑに発生した信号を感知し増幅する。プリチャージ回路
ＴＰＮｑは、プリチャージ制御線ＰＣＮにより制御さ
れ、非選択時において、プリチャージ電位供給線ＰＣＶ
ＳＳの電位ＶＳＳをデータ線対ＤＬｑ−ＤＢｑに供給す
る。参照電位プリチャージスイッチＳＷＰＲＤｑは、Ｃ
ＭＯＳスイッチを用いており、プリチャージ制御線ＰＣ
ＲＤ，／ＰＣＲＤにより制御され、読み出し動作時にお
いて、図１もしくは図１４に示した電位供給部１０４か
らプリチャージ電位供給線ＰＣＶＲＤに供給された参照
電位ＶＲＤを、データ線ＤＬｑに供給する。
通のレイアウトパターンを用いて形成され、同じ構造と
素子サイズのものを用いる。これにより、素子特性もほ
ぼ同等であるものとする。センスアンプＳＡｑは、ＣＭ
ＯＳフリップフロップを用いており、センスアンプ制御
線ＳＰ，ＳＮにより制御され、データ線対ＤＬｑ−ＤＢ
ｑに発生した信号を感知し増幅する。プリチャージ回路
ＴＰＮｑは、プリチャージ制御線ＰＣＮにより制御さ
れ、非選択時において、プリチャージ電位供給線ＰＣＶ
ＳＳの電位ＶＳＳをデータ線対ＤＬｑ−ＤＢｑに供給す
る。参照電位プリチャージスイッチＳＷＰＲＤｑは、Ｃ
ＭＯＳスイッチを用いており、プリチャージ制御線ＰＣ
ＲＤ，／ＰＣＲＤにより制御され、読み出し動作時にお
いて、図１もしくは図１４に示した電位供給部１０４か
らプリチャージ電位供給線ＰＣＶＲＤに供給された参照
電位ＶＲＤを、データ線ＤＬｑに供給する。
【００４３】また、参照電位プリチャージスイッチＳＷ
ＰＲＢｑは、プリチャージ制御線ＰＣＲＢ，／ＰＣＲＢ
により制御され、読み出し動作時において、参照電位Ｖ
ＲＤをデータ線ＤＢｑに供給する。プリチャージ制御線
／ＰＣＲＤは、プリチャージ制御線ＰＣＲＤと対をな
し、一方がＨｉｇｈの時、他方がＬｏｗである等、対称
に駆動される。プリチャージ制御線／ＰＣＲＢについて
も同様に、プリチャージ制御線ＰＣＲＢと対称に駆動さ
れる。データ線短絡スイッチＳＷＤＳｑは、データ線短
絡制御線ＤＬＳＨにより制御され、データ線対ＤＬｑ−
ＤＢｑの短絡・開放を行う。ボルテージホロワＵＧＢ１
は、参照電位生成動作において活性化され、データ線対
ＤＬ１−ＤＢ１に発生された参照電位を、図１等に示し
た電位記憶部１０３に供給する。データ線対ＤＬ２−Ｄ
Ｂ２等、ボルテージホロワを接続されないデータ線対に
設けられたデータ線短絡スイッチは、データ線対ＤＬ１
−ＤＢ１等、ボルテージホロワを接続されたデータ線対
と同等のデータ線容量を得るために設けている。列選択
スイッチＹＳＷｑは、列選択線ＹＳｑにより制御され、
データ線対ＤＬｑ−ＤＢｑと入出力線Ｉ／Ｏとの接続・
分離を行う。
ＰＲＢｑは、プリチャージ制御線ＰＣＲＢ，／ＰＣＲＢ
により制御され、読み出し動作時において、参照電位Ｖ
ＲＤをデータ線ＤＢｑに供給する。プリチャージ制御線
／ＰＣＲＤは、プリチャージ制御線ＰＣＲＤと対をな
し、一方がＨｉｇｈの時、他方がＬｏｗである等、対称
に駆動される。プリチャージ制御線／ＰＣＲＢについて
も同様に、プリチャージ制御線ＰＣＲＢと対称に駆動さ
れる。データ線短絡スイッチＳＷＤＳｑは、データ線短
絡制御線ＤＬＳＨにより制御され、データ線対ＤＬｑ−
ＤＢｑの短絡・開放を行う。ボルテージホロワＵＧＢ１
は、参照電位生成動作において活性化され、データ線対
ＤＬ１−ＤＢ１に発生された参照電位を、図１等に示し
た電位記憶部１０３に供給する。データ線対ＤＬ２−Ｄ
Ｂ２等、ボルテージホロワを接続されないデータ線対に
設けられたデータ線短絡スイッチは、データ線対ＤＬ１
−ＤＢ１等、ボルテージホロワを接続されたデータ線対
と同等のデータ線容量を得るために設けている。列選択
スイッチＹＳＷｑは、列選択線ＹＳｑにより制御され、
データ線対ＤＬｑ−ＤＢｑと入出力線Ｉ／Ｏとの接続・
分離を行う。
【００４４】このような回路構成での参照電位生成動作
の一例を、次の図１６を用いて説明する。図１６は、図
１５のメモリセルアレイにおける参照電位生成動作例を
示すタイミングチャートである。初めに、待機時の状態
について説明する。各ワード線，ダミーワード線および
プレート線の電位はロー電位ＶＳＳである。また、セン
スアンプ制御線ＳＰ，ＳＮの電位はＶＳＳであり、各セ
ンスアンプは非活性状態である。さらにまた、プリチャ
ージ制御線ＰＣＮの電位はハイ電位ＶＤＤであり、各デ
ータ線対には電位ＶＳＳが供給される。さらにまた、プ
リチャージ制御線ＰＣＲＤおよびＰＣＲＢの電位はＶＳ
Ｓ、／ＰＣＲＤおよび／ＰＣＲＢの電位はＶＤＤであ
り、参照電位プリチャージスイッチはオフである。さら
にまた、データ線短絡制御線ＤＬＳＨの電位はＶＳＳで
あり、各データ線短絡スイッチはオフである。さらにま
た、各列選択線ＹＳ１，ＹＳ２，…の電位はＶＳＳであ
り、列選択スイッチＹＳＷ１，ＹＳＷ２，…はオフであ
って、入出力線Ｉ／Ｏと各データ線は分離されている。
の一例を、次の図１６を用いて説明する。図１６は、図
１５のメモリセルアレイにおける参照電位生成動作例を
示すタイミングチャートである。初めに、待機時の状態
について説明する。各ワード線，ダミーワード線および
プレート線の電位はロー電位ＶＳＳである。また、セン
スアンプ制御線ＳＰ，ＳＮの電位はＶＳＳであり、各セ
ンスアンプは非活性状態である。さらにまた、プリチャ
ージ制御線ＰＣＮの電位はハイ電位ＶＤＤであり、各デ
ータ線対には電位ＶＳＳが供給される。さらにまた、プ
リチャージ制御線ＰＣＲＤおよびＰＣＲＢの電位はＶＳ
Ｓ、／ＰＣＲＤおよび／ＰＣＲＢの電位はＶＤＤであ
り、参照電位プリチャージスイッチはオフである。さら
にまた、データ線短絡制御線ＤＬＳＨの電位はＶＳＳで
あり、各データ線短絡スイッチはオフである。さらにま
た、各列選択線ＹＳ１，ＹＳ２，…の電位はＶＳＳであ
り、列選択スイッチＹＳＷ１，ＹＳＷ２，…はオフであ
って、入出力線Ｉ／Ｏと各データ線は分離されている。
【００４５】次に参照電位生成動作について説明する。
ここではデータ線ＤＬ１，ＤＢ１に着目して説明する
が、他のデータ線の動作も以下と同様である。動作手順
を大別すると、第一に対をなすダミーセルの一方に論理
１を、他方に論理０を書き込み（時刻ｔｄ１〜ｔｄ
３）、第二にデータ線に参照電位を発生し（時刻ｔｄ４
〜ｔｄ５）、第三にダミーセルキャパシタの分極方向を
リセットして、読み出し動作時にダミーセルキャパシタ
の分極反転が起こらないようにする（時刻ｔｄ６〜ｔｄ
８）。これについて以下に詳述する。
ここではデータ線ＤＬ１，ＤＢ１に着目して説明する
が、他のデータ線の動作も以下と同様である。動作手順
を大別すると、第一に対をなすダミーセルの一方に論理
１を、他方に論理０を書き込み（時刻ｔｄ１〜ｔｄ
３）、第二にデータ線に参照電位を発生し（時刻ｔｄ４
〜ｔｄ５）、第三にダミーセルキャパシタの分極方向を
リセットして、読み出し動作時にダミーセルキャパシタ
の分極反転が起こらないようにする（時刻ｔｄ６〜ｔｄ
８）。これについて以下に詳述する。
【００４６】まず時刻ｔｄ１において、プリチャージ制
御線ＰＣＮの電位をＶＳＳにして、データ線対ＤＬ１−
ＤＢ１へのＶＳＳプリチャージを停止する。また、ダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨに、ダミ
ープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＤＤにし
て、ダミーセルＤＭＣＤ１，ＤＭＣＢ１を選択し、セル
トランジスタを導通させる。ここで、電位ＶＣＨは電位
ＶＤＤに比べ少なくともセルトランジスタのしきい値電
圧程度高い電位であり、トランジスタのゲート電極にＶ
ＣＨを印加することにより、ソース・ドレイン端子間で
電位ＶＤＤ程度の信号電位を十分伝達することができる
ものとする。さらに、センスアンプ制御線ＳＰの電位を
ＶＤＤにして、センスアンプＳＡ１を活性状態にする。
すると、センスアンプＳＡ１を構成するトランジスタの
特性ばらつき等により、データ線対ＤＬ１−ＤＢ１の一
方の電位がＶＤＤに、他方がＶＳＳに駆動されて定常状
態になる。この時、電位ＶＳＳ側のデータ線に接続され
たダミーセルキャパシタには、ＶＤＤとＶＳＳの電位差
が印加される。これにより設定される分極方向は、論理
０を書き込まれたメモリセルのそれと等しい。
御線ＰＣＮの電位をＶＳＳにして、データ線対ＤＬ１−
ＤＢ１へのＶＳＳプリチャージを停止する。また、ダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨに、ダミ
ープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＤＤにし
て、ダミーセルＤＭＣＤ１，ＤＭＣＢ１を選択し、セル
トランジスタを導通させる。ここで、電位ＶＣＨは電位
ＶＤＤに比べ少なくともセルトランジスタのしきい値電
圧程度高い電位であり、トランジスタのゲート電極にＶ
ＣＨを印加することにより、ソース・ドレイン端子間で
電位ＶＤＤ程度の信号電位を十分伝達することができる
ものとする。さらに、センスアンプ制御線ＳＰの電位を
ＶＤＤにして、センスアンプＳＡ１を活性状態にする。
すると、センスアンプＳＡ１を構成するトランジスタの
特性ばらつき等により、データ線対ＤＬ１−ＤＢ１の一
方の電位がＶＤＤに、他方がＶＳＳに駆動されて定常状
態になる。この時、電位ＶＳＳ側のデータ線に接続され
たダミーセルキャパシタには、ＶＤＤとＶＳＳの電位差
が印加される。これにより設定される分極方向は、論理
０を書き込まれたメモリセルのそれと等しい。
【００４７】時刻ｔｄ２において、ダミープレート線Ｐ
ＬＤＤ，ＰＬＢＢの電位をＶＳＳにする。この時、電位
ＶＤＤ側のデータ線に接続されたダミーセルキャパシタ
には、電位ＶＳＳ側のダミーセルキャパシタと逆の分極
方向が設定される。この方向は、論理１を書き込まれた
メモリセルのそれと等しい。時刻ｔｄ３において、セン
スアンプ制御線ＳＰの電位をＶＳＳに戻し、センスアン
プＳＡ１を非活性状態にする。また、プリチャージ制御
線ＰＣＮの電位をＶＤＤにして、データ線対ＤＬ１−Ｄ
Ｂ１の電位をＶＳＳに戻す。さらに、データ線短絡制御
線ＤＬＳＨの電位をＶＤＤにして、データ線対ＤＬ１−
ＤＢ１を短絡する。次に時刻ｔｄ４において、プリチャ
ージ制御線ＰＣＮの電位をＶＳＳにして、データ線対Ｄ
Ｌ１−ＤＢ１をフローティング状態にする。そして時刻
ｔｄ５において、ダミープレート線ＰＬＤＤ，ＰＬＢＢ
の電位をＶＤＤにする。この時、ダミーセルＤＭＣＤ
１，ＤＭＣＢ１のキャパシタには、ほぼＶＤＤ−ＶＳＳ
の電圧がかかる。すると、論理１を書き込まれたダミー
セルキャパシタの分極は反転し、これに伴い電荷ΔＱｒ
が流入する。ΔＱｒは、十分な分極反転が起こった時、
図３４に示した、残留分極を補償する電荷の差Ｑｒ１−
（−Ｑｒ０）に等しい。
ＬＤＤ，ＰＬＢＢの電位をＶＳＳにする。この時、電位
ＶＤＤ側のデータ線に接続されたダミーセルキャパシタ
には、電位ＶＳＳ側のダミーセルキャパシタと逆の分極
方向が設定される。この方向は、論理１を書き込まれた
メモリセルのそれと等しい。時刻ｔｄ３において、セン
スアンプ制御線ＳＰの電位をＶＳＳに戻し、センスアン
プＳＡ１を非活性状態にする。また、プリチャージ制御
線ＰＣＮの電位をＶＤＤにして、データ線対ＤＬ１−Ｄ
Ｂ１の電位をＶＳＳに戻す。さらに、データ線短絡制御
線ＤＬＳＨの電位をＶＤＤにして、データ線対ＤＬ１−
ＤＢ１を短絡する。次に時刻ｔｄ４において、プリチャ
ージ制御線ＰＣＮの電位をＶＳＳにして、データ線対Ｄ
Ｌ１−ＤＢ１をフローティング状態にする。そして時刻
ｔｄ５において、ダミープレート線ＰＬＤＤ，ＰＬＢＢ
の電位をＶＤＤにする。この時、ダミーセルＤＭＣＤ
１，ＤＭＣＢ１のキャパシタには、ほぼＶＤＤ−ＶＳＳ
の電圧がかかる。すると、論理１を書き込まれたダミー
セルキャパシタの分極は反転し、これに伴い電荷ΔＱｒ
が流入する。ΔＱｒは、十分な分極反転が起こった時、
図３４に示した、残留分極を補償する電荷の差Ｑｒ１−
（−Ｑｒ０）に等しい。
【００４８】これを用いて、データ線ＤＬ１，ＤＢ１に
発生される参照電位ＶＲＲ１は、雑音成分を無視すれば
以下の式で表される。
発生される参照電位ＶＲＲ１は、雑音成分を無視すれば
以下の式で表される。
【数１】 数１において、ＣＤＬはデータ線容量を表し、ＣＦ１１
Ｎはダミーセルキャパシタの非反転時容量を表す。但
し、対をなすデータ線の容量は等しく、また対をなすダ
ミーセルキャパシタの電圧電荷特性も等しいものとす
る。
Ｎはダミーセルキャパシタの非反転時容量を表す。但
し、対をなすデータ線の容量は等しく、また対をなすダ
ミーセルキャパシタの電圧電荷特性も等しいものとす
る。
【００４９】ここで、フローティング状態、つまりプリ
チャージ回路ＴＰＮ１のトランジスタがカットオフした
後の状態における、データ線ＤＬ１，ＤＢ１と、その周
辺の各駆動線との間の寄生容量による干渉雑音を考慮す
ると、データ線ＤＬ１，ＤＢ１に発生される参照電位Ｖ
ＲＲ１Ｎは以下の式で表される。
チャージ回路ＴＰＮ１のトランジスタがカットオフした
後の状態における、データ線ＤＬ１，ＤＢ１と、その周
辺の各駆動線との間の寄生容量による干渉雑音を考慮す
ると、データ線ＤＬ１，ＤＢ１に発生される参照電位Ｖ
ＲＲ１Ｎは以下の式で表される。
【数２】 数２において、−ΔＶＰＣＮは、プリチャージ制御線Ｐ
ＣＮの電位低下に伴うデータ線電位の変動量を表す。ま
た、ΔＶＰＬＴは、ダミーセルが接続された交差点での
寄生容量に起因する、プレート線電位の上昇によるデー
タ線電位の変動量を表す。さらにまた、ΔＶＰＬＢは、
ダミーセルが接続されない交差点での寄生容量に起因す
る、プレート線電位の上昇によるデータ線電位の変動量
を表す。全データ線が同時に参照電位を発生するので、
データ線間の寄生容量は影響を与えない。
ＣＮの電位低下に伴うデータ線電位の変動量を表す。ま
た、ΔＶＰＬＴは、ダミーセルが接続された交差点での
寄生容量に起因する、プレート線電位の上昇によるデー
タ線電位の変動量を表す。さらにまた、ΔＶＰＬＢは、
ダミーセルが接続されない交差点での寄生容量に起因す
る、プレート線電位の上昇によるデータ線電位の変動量
を表す。全データ線が同時に参照電位を発生するので、
データ線間の寄生容量は影響を与えない。
【００５０】参照電位を記憶すると、時刻ｔｄ６におい
て、データ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線ＰＣＮの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１に電位ＶＳＳを充電する。これにより、
ダミーセルキャパシタの分極は、論理０、即ち読み出し
動作時に分極が反転しない方向にリセットされる。そし
て、時刻ｔｄ７においてダミープレート線ＰＬＤＤ，Ｐ
ＬＢＢの電位をＶＳＳに戻し、次いで時刻ｔｄ８におい
てダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳに
戻す。以上により、参照電位生成動作を終了する。
て、データ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線ＰＣＮの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１に電位ＶＳＳを充電する。これにより、
ダミーセルキャパシタの分極は、論理０、即ち読み出し
動作時に分極が反転しない方向にリセットされる。そし
て、時刻ｔｄ７においてダミープレート線ＰＬＤＤ，Ｐ
ＬＢＢの電位をＶＳＳに戻し、次いで時刻ｔｄ８におい
てダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳに
戻す。以上により、参照電位生成動作を終了する。
【００５１】次に、図１５におけるメモリセルアレイの
読み出し動作の一例を、図１７を用いて説明する。図１
７は、図１５のメモリセルアレイにおける読み出し動作
例を示すタイミングチャートである。本例は、図１５に
おけるメモリセルＭＣ１１を選択した場合の読み出し動
作を表す。まず時刻ｔｒ１において、ワード線ＷＬ１お
よびダミーワード線ＤＷＬＢの電位をＶＣＨにして、メ
モリセルＭＣ１１、ダミーセルＤＭＣＢ１を選択し、セ
ルトランジスタを導通させる。次に時刻ｔｒ２におい
て、プリチャージ制御線ＰＣＮの電位をＶＳＳにして、
データ線対ＤＬ１−ＤＢ１へのＶＳＳプリチャージを停
止し、フローティング状態にする。次に時刻ｔｒ３にお
いて、プリチャージ制御線ＰＣＲＢの電位をＶＤＤに、
／ＰＣＲＢの電位をＶＳＳにして、データ線ＤＢ１に参
照電位ＶＲＤを充電する。
読み出し動作の一例を、図１７を用いて説明する。図１
７は、図１５のメモリセルアレイにおける読み出し動作
例を示すタイミングチャートである。本例は、図１５に
おけるメモリセルＭＣ１１を選択した場合の読み出し動
作を表す。まず時刻ｔｒ１において、ワード線ＷＬ１お
よびダミーワード線ＤＷＬＢの電位をＶＣＨにして、メ
モリセルＭＣ１１、ダミーセルＤＭＣＢ１を選択し、セ
ルトランジスタを導通させる。次に時刻ｔｒ２におい
て、プリチャージ制御線ＰＣＮの電位をＶＳＳにして、
データ線対ＤＬ１−ＤＢ１へのＶＳＳプリチャージを停
止し、フローティング状態にする。次に時刻ｔｒ３にお
いて、プリチャージ制御線ＰＣＲＢの電位をＶＤＤに、
／ＰＣＲＢの電位をＶＳＳにして、データ線ＤＢ１に参
照電位ＶＲＤを充電する。
【００５２】参照電位ＶＲＤは、先に参照電位生成動作
において発生した電位ＶＲＲ１を基に発生され、図１等
に示した電位供給部１０４からプリチャージ電位供給線
ＰＣＶＲＤを通して供給されるものであり、ＶＲＲ１に
ほぼ等しい。また、プレート線ＰＬ１，ダミープレート
線ＰＬＢＢの電位をＶＤＤにする。この時、図１５のメ
モリセルＭＣ１１のキャパシタには、ほぼＶＤＤ−ＶＳ
Ｓの電圧がかかる。図１５のメモリセルＭＣ１１に論理
０が書き込まれていた場合、メモリセルキャパシタの分
極は反転しない。よって、データ線ＤＬ１に発生した信
号電位ＶＳＤ０は、雑音成分を無視すれば以下の式で表
される。
において発生した電位ＶＲＲ１を基に発生され、図１等
に示した電位供給部１０４からプリチャージ電位供給線
ＰＣＶＲＤを通して供給されるものであり、ＶＲＲ１に
ほぼ等しい。また、プレート線ＰＬ１，ダミープレート
線ＰＬＢＢの電位をＶＤＤにする。この時、図１５のメ
モリセルＭＣ１１のキャパシタには、ほぼＶＤＤ−ＶＳ
Ｓの電圧がかかる。図１５のメモリセルＭＣ１１に論理
０が書き込まれていた場合、メモリセルキャパシタの分
極は反転しない。よって、データ線ＤＬ１に発生した信
号電位ＶＳＤ０は、雑音成分を無視すれば以下の式で表
される。
【数３】 但し、メモリセルキャパシタの電圧電荷特性は、ダミー
セルキャパシタのものと同等であるとする。この時の波
形を、図１７にＤＬ１（０）と記した。
セルキャパシタのものと同等であるとする。この時の波
形を、図１７にＤＬ１（０）と記した。
【００５３】これに対して、図１５におけるメモリセル
ＭＣ１１に論理１が書き込まれていた場合、データ線Ｄ
Ｌ１の信号電位ＶＳＤ１は以下の式で表される。
ＭＣ１１に論理１が書き込まれていた場合、データ線Ｄ
Ｌ１の信号電位ＶＳＤ１は以下の式で表される。
【数４】 この時の波形を、図１７にＤＬ１（１）と記した。数１
〜数４より、参照電位生成動作において生成された参照
電位ＶＲＲ１は、信号電位ＶＳＤ０，ＶＳＤ１の中間レ
ベルにある。従って、ここで供給された参照電位ＶＲＤ
もまた、信号電位ＶＳＤ０，ＶＳＤ１の中間電位とな
り、信号電位と比較することにより検出ができる。
〜数４より、参照電位生成動作において生成された参照
電位ＶＲＲ１は、信号電位ＶＳＤ０，ＶＳＤ１の中間レ
ベルにある。従って、ここで供給された参照電位ＶＲＤ
もまた、信号電位ＶＳＤ０，ＶＳＤ１の中間電位とな
り、信号電位と比較することにより検出ができる。
【００５４】ここで、フローティング状態における、デ
ータ線ＤＬ１と、その周辺の各駆動線との間の寄生容量
による干渉雑音を考慮すると、データ線ＤＬ１に発生さ
れる論理０に対応する信号電位ＶＳＤ０Ｎおよび論理１
に対応する信号電位ＶＳＤ１Ｎは以下の式で表される。
ータ線ＤＬ１と、その周辺の各駆動線との間の寄生容量
による干渉雑音を考慮すると、データ線ＤＬ１に発生さ
れる論理０に対応する信号電位ＶＳＤ０Ｎおよび論理１
に対応する信号電位ＶＳＤ１Ｎは以下の式で表される。
【数５】
【数６】 ここで、ΔＶＤＢＤＬ０，ΔＶＤＢＤＬ１は、データ線
ＤＢ１への参照電位充電に伴うデータ線電位の変動量を
表す。プリチャージ制御線ＰＣＲＢ，／ＰＣＲＢの電位
は互いに逆方向に変動するので、その影響による雑音は
相殺される。数２，数５，数６より、ΔＶＤＢＤＬ０，
ΔＶＤＢＤＬ１を除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。
ＤＢ１への参照電位充電に伴うデータ線電位の変動量を
表す。プリチャージ制御線ＰＣＲＢ，／ＰＣＲＢの電位
は互いに逆方向に変動するので、その影響による雑音は
相殺される。数２，数５，数６より、ΔＶＤＢＤＬ０，
ΔＶＤＢＤＬ１を除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。
【００５５】次に時刻ｔｒ４において、プリチャージ制
御線ＰＣＲＢの電位をＶＳＳに、／ＰＣＲＢの電位をＶ
ＤＤに戻して、データ線ＤＢ１をフローティング状態に
する。次に時刻ｔｒ５において、センスアンプ制御線Ｓ
Ｐの電位をＶＤＤにし、センスアンプＳＡ１を活性化し
てデータ線対ＤＬ１−ＤＢ１の電位差を増幅する。次に
時刻ｔｒ７において、プレート線ＰＬ１の電位をＶＳＳ
に戻す。論理１を読み出した場合、この動作によりメモ
リセルキャパシタの分極が再び反転し、再書き込みが行
われる。読み出した情報は、時刻ｔｒ６〜ｔｒ７におい
て、列選択線ＹＳ１の電位をＶＤＤにして、列選択スイ
ッチＹＳＷ１をオンにすることにより入出力線Ｉ／Ｏに
出力する。この間に入出力線Ｉ／Ｏから書き込み信号を
与え、情報を書き込むこともできる。また、列選択線を
切り替え、異なる列選択スイッチをオンさせることによ
り、異なる列アドレスの情報を連続的に読み出すことも
できる。
御線ＰＣＲＢの電位をＶＳＳに、／ＰＣＲＢの電位をＶ
ＤＤに戻して、データ線ＤＢ１をフローティング状態に
する。次に時刻ｔｒ５において、センスアンプ制御線Ｓ
Ｐの電位をＶＤＤにし、センスアンプＳＡ１を活性化し
てデータ線対ＤＬ１−ＤＢ１の電位差を増幅する。次に
時刻ｔｒ７において、プレート線ＰＬ１の電位をＶＳＳ
に戻す。論理１を読み出した場合、この動作によりメモ
リセルキャパシタの分極が再び反転し、再書き込みが行
われる。読み出した情報は、時刻ｔｒ６〜ｔｒ７におい
て、列選択線ＹＳ１の電位をＶＤＤにして、列選択スイ
ッチＹＳＷ１をオンにすることにより入出力線Ｉ／Ｏに
出力する。この間に入出力線Ｉ／Ｏから書き込み信号を
与え、情報を書き込むこともできる。また、列選択線を
切り替え、異なる列選択スイッチをオンさせることによ
り、異なる列アドレスの情報を連続的に読み出すことも
できる。
【００５６】次に時刻ｔｒ８において、センスアンプ制
御線ＳＰの電位をＶＳＳに戻してセンスアンプＳＡ１を
非活性化し、プリチャージ制御線ＰＣＮの電位をＶＤＤ
に戻してプリチャージ回路ＴＰＮ１をオンにして、デー
タ線対ＤＬ１−ＤＢ１の電位をＶＳＳにする。また、ダ
ミープレート線ＰＬＢＢの電位をＶＳＳに戻して、ダミ
ーセルＤＭＣＢ１のキャパシタを放電させる。次に時刻
ｔｒ９において、ワード線ＷＬ１およびダミーワード線
ＤＷＬＢの電位をＶＳＳに戻す。以上により、読み出し
動作を終了する。
御線ＳＰの電位をＶＳＳに戻してセンスアンプＳＡ１を
非活性化し、プリチャージ制御線ＰＣＮの電位をＶＤＤ
に戻してプリチャージ回路ＴＰＮ１をオンにして、デー
タ線対ＤＬ１−ＤＢ１の電位をＶＳＳにする。また、ダ
ミープレート線ＰＬＢＢの電位をＶＳＳに戻して、ダミ
ーセルＤＭＣＢ１のキャパシタを放電させる。次に時刻
ｔｒ９において、ワード線ＷＬ１およびダミーワード線
ＤＷＬＢの電位をＶＳＳに戻す。以上により、読み出し
動作を終了する。
【００５７】本実施例によれば、メモリセルと同じ素子
特性を有するダミーセルを含んでなるメモリセルアレイ
を用いて、参照電位の生成および情報の読み出しができ
る。ここで、メモリセルとダミーセルの回路構成が同じ
であることから、両者の構造と素子サイズをも等しく
し、連続的レイアウトパターン内に配置することが可能
である。これより、ダミーセル設計やプロセス条件設定
が容易になり、メモリセルとの特性ずれの小さいダミー
セルを用いて、精度の高い参照電位を発生させることが
可能になる。また、論理１，論理０に対応する信号電位
を共に用いて参照電位を発生させ、かつ読み出し動作に
おいてはダミーセルキャパシタの分極を反転させず、ダ
ミーセルへの集中アクセスによる強誘電体膜疲労を軽減
できる。
特性を有するダミーセルを含んでなるメモリセルアレイ
を用いて、参照電位の生成および情報の読み出しができ
る。ここで、メモリセルとダミーセルの回路構成が同じ
であることから、両者の構造と素子サイズをも等しく
し、連続的レイアウトパターン内に配置することが可能
である。これより、ダミーセル設計やプロセス条件設定
が容易になり、メモリセルとの特性ずれの小さいダミー
セルを用いて、精度の高い参照電位を発生させることが
可能になる。また、論理１，論理０に対応する信号電位
を共に用いて参照電位を発生させ、かつ読み出し動作に
おいてはダミーセルキャパシタの分極を反転させず、ダ
ミーセルへの集中アクセスによる強誘電体膜疲労を軽減
できる。
【００５８】図１８は、本発明の強誘電体メモリの本発
明に係わる構成の第１２の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、隣接するデータ線対を独立
に駆動する構成をとり、また、隣接するデータ線対を一
部交差配置する点で、図１５に示した例と異なる。本図
１８において、センスアンプ制御線ＳＰ１，ＳＮ１はセ
ンスアンプＳＡ１，ＳＡ３，…を制御し、センスアンプ
制御線ＳＰ２，ＳＮ２はセンスアンプＳＡ２，ＳＡ４，
…を制御する。プリチャージ制御線ＰＣＮ１は、プリチ
ャージ電位供給線ＰＣＶＳＳの電位ＶＳＳをデータ線対
ＤＬ１−ＤＢ１，ＤＬ３−ＤＢ３，…に供給し、プリチ
ャージ制御線ＰＣＮ２は、電位ＶＳＳをデータ線対ＤＬ
２−ＤＢ２，ＤＬ４−ＤＢ４，…に供給する。
明に係わる構成の第１２の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、隣接するデータ線対を独立
に駆動する構成をとり、また、隣接するデータ線対を一
部交差配置する点で、図１５に示した例と異なる。本図
１８において、センスアンプ制御線ＳＰ１，ＳＮ１はセ
ンスアンプＳＡ１，ＳＡ３，…を制御し、センスアンプ
制御線ＳＰ２，ＳＮ２はセンスアンプＳＡ２，ＳＡ４，
…を制御する。プリチャージ制御線ＰＣＮ１は、プリチ
ャージ電位供給線ＰＣＶＳＳの電位ＶＳＳをデータ線対
ＤＬ１−ＤＢ１，ＤＬ３−ＤＢ３，…に供給し、プリチ
ャージ制御線ＰＣＮ２は、電位ＶＳＳをデータ線対ＤＬ
２−ＤＢ２，ＤＬ４−ＤＢ４，…に供給する。
【００５９】プリチャージ制御線ＰＣＲＤ１は、プリチ
ャージ電位供給線ＰＣＶＲＤの参照電位ＶＲＤをデータ
線ＤＬ１，ＤＬ３，…に供給し、プリチャージ制御線Ｐ
ＣＲＤ２は、参照電位ＶＲＤをデータ線ＤＬ２，ＤＬ
４，…に供給する。またプリチャージ制御線ＰＣＲＢ１
は、参照電位ＶＲＤをデータ線ＤＢ１，ＤＢ３，…に供
給し、プリチャージ制御線ＰＣＲＢ２は、参照電位ＶＲ
Ｄをデータ線ＤＢ２，ＤＢ４，…に供給する。ここで、
参照電位プリチャージスイッチＳＷＰＲＤ１等は、図１
５に示したと同様の構成をとるが、本図１８では簡略化
して示す。これらの構成をとることにより、データ線対
を１つおきに駆動し、隣接するデータ線対を独立に制御
することが可能になる。また、メモリセルアレイ内にお
いて、隣接するデータ線対ＤＬ１−ＤＢ１とＤＬ２−Ｄ
Ｂ２は、データ線ＤＢ１，ＤＢ２を入れ換えて配置され
る。同様に、隣接するデータ線対ＤＬ３−ＤＢ３とＤＬ
４−ＤＢ４においても、データ線ＤＢ３，ＤＢ４を入れ
換えて配置される。それ以降のデータ線対についても同
様である。
ャージ電位供給線ＰＣＶＲＤの参照電位ＶＲＤをデータ
線ＤＬ１，ＤＬ３，…に供給し、プリチャージ制御線Ｐ
ＣＲＤ２は、参照電位ＶＲＤをデータ線ＤＬ２，ＤＬ
４，…に供給する。またプリチャージ制御線ＰＣＲＢ１
は、参照電位ＶＲＤをデータ線ＤＢ１，ＤＢ３，…に供
給し、プリチャージ制御線ＰＣＲＢ２は、参照電位ＶＲ
Ｄをデータ線ＤＢ２，ＤＢ４，…に供給する。ここで、
参照電位プリチャージスイッチＳＷＰＲＤ１等は、図１
５に示したと同様の構成をとるが、本図１８では簡略化
して示す。これらの構成をとることにより、データ線対
を１つおきに駆動し、隣接するデータ線対を独立に制御
することが可能になる。また、メモリセルアレイ内にお
いて、隣接するデータ線対ＤＬ１−ＤＢ１とＤＬ２−Ｄ
Ｂ２は、データ線ＤＢ１，ＤＢ２を入れ換えて配置され
る。同様に、隣接するデータ線対ＤＬ３−ＤＢ３とＤＬ
４−ＤＢ４においても、データ線ＤＢ３，ＤＢ４を入れ
換えて配置される。それ以降のデータ線対についても同
様である。
【００６０】ワード線ＷＬ１，ＷＬ２，ＷＬ３，…と各
データ線対のいずれか一方には、ＭＣ１１，ＭＣ１２，
ＭＣ２１等のメモリセルが接続される。また、ダミーワ
ード線ＤＷＬＤとデータ線ＤＬ１，ＤＬ２，ＤＬ３，Ｄ
Ｌ４，…との交点には、ＤＭＣＤ１等のダミーセルが接
続され、ダミーワード線ＤＷＬＢとデータ線ＤＢ１，Ｄ
Ｂ２，ＤＢ３，ＤＢ４，…との交点には、ＤＭＣＢ１等
のダミーセルが接続される。ダミーワード線ＤＷＬＤに
接続されるダミーセルは、プレート線ＰＬＤＤ，ＰＬＤ
１に交互に接続される。例えば、ダミーセルＤＭＣＤ１
はＰＬＤＤに接続され、ダミーセルＤＭＣＤ２はＰＬＤ
１に接続される。また、ワード線ＷＬ１に接続されるメ
モリセルは、プレート線ＰＬＤ１，ＰＬ１２に交互に接
続される。例えば、メモリセルＭＣ１１はＰＬ１２に接
続され、メモリセルＭＣ１２はＰＬＤ１に接続される。
以下同様に、ワード線ＷＬ２に接続されるメモリセルは
プレート線ＰＬ１２，ＰＬ２３に、ワード線ＷＬ３に接
続されるメモリセルはプレート線ＰＬ２３，ＰＬ３４に
交互に接続される、というように繰り返され、最後にダ
ミーワード線ＤＷＬＢに接続されるダミーセルがプレー
ト線ＰＬｍＢ，ＰＬＢＢに交互に接続される。
データ線対のいずれか一方には、ＭＣ１１，ＭＣ１２，
ＭＣ２１等のメモリセルが接続される。また、ダミーワ
ード線ＤＷＬＤとデータ線ＤＬ１，ＤＬ２，ＤＬ３，Ｄ
Ｌ４，…との交点には、ＤＭＣＤ１等のダミーセルが接
続され、ダミーワード線ＤＷＬＢとデータ線ＤＢ１，Ｄ
Ｂ２，ＤＢ３，ＤＢ４，…との交点には、ＤＭＣＢ１等
のダミーセルが接続される。ダミーワード線ＤＷＬＤに
接続されるダミーセルは、プレート線ＰＬＤＤ，ＰＬＤ
１に交互に接続される。例えば、ダミーセルＤＭＣＤ１
はＰＬＤＤに接続され、ダミーセルＤＭＣＤ２はＰＬＤ
１に接続される。また、ワード線ＷＬ１に接続されるメ
モリセルは、プレート線ＰＬＤ１，ＰＬ１２に交互に接
続される。例えば、メモリセルＭＣ１１はＰＬ１２に接
続され、メモリセルＭＣ１２はＰＬＤ１に接続される。
以下同様に、ワード線ＷＬ２に接続されるメモリセルは
プレート線ＰＬ１２，ＰＬ２３に、ワード線ＷＬ３に接
続されるメモリセルはプレート線ＰＬ２３，ＰＬ３４に
交互に接続される、というように繰り返され、最後にダ
ミーワード線ＤＷＬＢに接続されるダミーセルがプレー
ト線ＰＬｍＢ，ＰＬＢＢに交互に接続される。
【００６１】上記のメモリセルアレイ構成を実現する平
面レイアウトの例を、次の図１９に示す。図１９は、図
１８におけるメモリセルアレイのレイアウト例を示す平
面図である。本図１９においては、素子分離領域２に囲
まれたソース・ドレイン領域６と、ワード線４との交差
する領域に、セルトランジスタが形成される。隣り合う
２個のセルトランジスタのソース・ドレイン領域の一方
は共通接続され、データ線コンタクトＤＬＣＴにおいて
データ線８に接続される。もう一方は、それぞれ蓄積ノ
ードコンタクトＳＴＣＴにおいて下部電極１２に接続さ
れる。下部電極１２とプレート線１４の層間に強誘電体
膜が設けられ、重なりの部分にキャパシタが形成され
る。このメモリセルアレイを構成するセルの一部を、ダ
ミーセルとして使用する。
面レイアウトの例を、次の図１９に示す。図１９は、図
１８におけるメモリセルアレイのレイアウト例を示す平
面図である。本図１９においては、素子分離領域２に囲
まれたソース・ドレイン領域６と、ワード線４との交差
する領域に、セルトランジスタが形成される。隣り合う
２個のセルトランジスタのソース・ドレイン領域の一方
は共通接続され、データ線コンタクトＤＬＣＴにおいて
データ線８に接続される。もう一方は、それぞれ蓄積ノ
ードコンタクトＳＴＣＴにおいて下部電極１２に接続さ
れる。下部電極１２とプレート線１４の層間に強誘電体
膜が設けられ、重なりの部分にキャパシタが形成され
る。このメモリセルアレイを構成するセルの一部を、ダ
ミーセルとして使用する。
【００６２】次の本図１９に示した直線Ａ−ＡＡに沿っ
た断面図の例を、図２０に示す。図２０は、図１９にお
けるメモリセルアレイの断面の構成例を示す側断面図で
ある。本図２０を用いて、メモリセルアレイの形成手順
を説明する。まず、半導体基板１上に、選択酸化技術に
より素子分離領域２を形成し、ゲート絶縁膜３、ワード
線４、層間絶縁膜５、ソース・ドレイン領域６を順に形
成し、セルトランジスタを形成する。次に、蓄積ノード
コンタクトＳＴＣＴの部分に、コンタクトプラグ７を形
成する。次に、データ線コンタクトＤＬＣＴの部分に接
続するよう、データ線８を形成し、その上に層間絶縁膜
９を形成する。さらに、表面を絶縁膜１０により平坦化
した後、コンタクトプラグ１１、下部電極１２、強誘電
体膜１３を形成する。その上に上部電極を兼ねるプレー
ト線１４を形成する。材料としては、例えば半導体基板
１にはｐ型シリコン、ソース・ドレイン領域６にはｎ型
シリコン、ワード線４，コンタクトプラグ７，データ線
８にはｎ型ポリシリコン、絶縁膜２，３，５，９，１０
にはシリコン酸化物、コンタクトプラグ１１にはタング
ステン、プレート線１４にはアルミニウム、タングステ
ンあるいは白金、下部電極１２には白金あるいは酸化ル
テニウム等の導電性酸化物、強誘電体膜１３にはＰＺＴ
等を用いる。
た断面図の例を、図２０に示す。図２０は、図１９にお
けるメモリセルアレイの断面の構成例を示す側断面図で
ある。本図２０を用いて、メモリセルアレイの形成手順
を説明する。まず、半導体基板１上に、選択酸化技術に
より素子分離領域２を形成し、ゲート絶縁膜３、ワード
線４、層間絶縁膜５、ソース・ドレイン領域６を順に形
成し、セルトランジスタを形成する。次に、蓄積ノード
コンタクトＳＴＣＴの部分に、コンタクトプラグ７を形
成する。次に、データ線コンタクトＤＬＣＴの部分に接
続するよう、データ線８を形成し、その上に層間絶縁膜
９を形成する。さらに、表面を絶縁膜１０により平坦化
した後、コンタクトプラグ１１、下部電極１２、強誘電
体膜１３を形成する。その上に上部電極を兼ねるプレー
ト線１４を形成する。材料としては、例えば半導体基板
１にはｐ型シリコン、ソース・ドレイン領域６にはｎ型
シリコン、ワード線４，コンタクトプラグ７，データ線
８にはｎ型ポリシリコン、絶縁膜２，３，５，９，１０
にはシリコン酸化物、コンタクトプラグ１１にはタング
ステン、プレート線１４にはアルミニウム、タングステ
ンあるいは白金、下部電極１２には白金あるいは酸化ル
テニウム等の導電性酸化物、強誘電体膜１３にはＰＺＴ
等を用いる。
【００６３】次に、図１８のメモリセルアレイにおける
参照電位生成動作を説明する。図２１は、図１８のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。本図において、データ線対ＤＬ１
−ＤＢ１は、図１６と同様に駆動される。そのため、セ
ンスアンプ制御線ＳＰ１は図１６に示したセンスアンプ
制御線ＳＰと同様の動作を行い、プリチャージ制御線Ｐ
ＣＮ１は、図１６に示したプリチャージ制御線ＰＣＮと
同様の動作を行う。しかし、データ線対ＤＬ１−ＤＢ１
に隣接するデータ線対ＤＬ２−ＤＢ２の電位は、待機状
態と同じＶＳＳに保たれる。そのため、センスアンプ制
御線ＳＰ２の電位はＶＳＳ、プリチャージ制御線ＰＣＮ
２の電位はＶＤＤに固定される。このような動作を行う
ことにより、駆動されるデータ線が、電位ＶＳＳに固定
されたデータ線に挟まれることになる。従って、データ
線間の寄生容量のほとんどは対地容量と見なすことがで
き、データ線間の干渉雑音を大幅に低減できる。
参照電位生成動作を説明する。図２１は、図１８のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。本図において、データ線対ＤＬ１
−ＤＢ１は、図１６と同様に駆動される。そのため、セ
ンスアンプ制御線ＳＰ１は図１６に示したセンスアンプ
制御線ＳＰと同様の動作を行い、プリチャージ制御線Ｐ
ＣＮ１は、図１６に示したプリチャージ制御線ＰＣＮと
同様の動作を行う。しかし、データ線対ＤＬ１−ＤＢ１
に隣接するデータ線対ＤＬ２−ＤＢ２の電位は、待機状
態と同じＶＳＳに保たれる。そのため、センスアンプ制
御線ＳＰ２の電位はＶＳＳ、プリチャージ制御線ＰＣＮ
２の電位はＶＤＤに固定される。このような動作を行う
ことにより、駆動されるデータ線が、電位ＶＳＳに固定
されたデータ線に挟まれることになる。従って、データ
線間の寄生容量のほとんどは対地容量と見なすことがで
き、データ線間の干渉雑音を大幅に低減できる。
【００６４】この動作により生成される参照電位ＶＲＲ
１ＮＤは以下の式で表される。
１ＮＤは以下の式で表される。
【数７】 ここで、ＶＲＲ１Ｄは干渉雑音成分を除いた参照電位で
あり、データ線間容量を含めたデータ線容量をＣＤＬＤ
とおくと、以下の式で表される。
あり、データ線間容量を含めたデータ線容量をＣＤＬＤ
とおくと、以下の式で表される。
【数８】 一方、駆動されないデータ線対ＤＬ２−ＤＢ２に接続さ
れるメモリセルおよびダミーセルについては、ワード線
とプレート線を同時に選択されるものは存在しない。従
って、セルキャパシタにはほとんど電圧がかからず、分
極反転により情報が破壊される恐れはない。
れるメモリセルおよびダミーセルについては、ワード線
とプレート線を同時に選択されるものは存在しない。従
って、セルキャパシタにはほとんど電圧がかからず、分
極反転により情報が破壊される恐れはない。
【００６５】次に、図１８におけるメモリセルアレイの
読み出し動作を説明する。図２２は、図１８のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本図で示す場合においても、データ線対Ｄ
Ｌ１−ＤＢ１は図１７と同様に駆動され、データ線対Ｄ
Ｌ２−ＤＢ２の電位は、待機状態と同じＶＳＳに保たれ
る。そのため、センスアンプ制御線ＳＰ２の電位はＶＳ
Ｓ、プリチャージ制御線ＰＣＮ２の電位はＶＤＤに固定
される。この動作により発生される論理０および論理１
に対応する信号電位ＶＳＤ０ＮＤおよびＶＳＤ１ＮＤ
は、それぞれ以下の式で表される。
読み出し動作を説明する。図２２は、図１８のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本図で示す場合においても、データ線対Ｄ
Ｌ１−ＤＢ１は図１７と同様に駆動され、データ線対Ｄ
Ｌ２−ＤＢ２の電位は、待機状態と同じＶＳＳに保たれ
る。そのため、センスアンプ制御線ＳＰ２の電位はＶＳ
Ｓ、プリチャージ制御線ＰＣＮ２の電位はＶＤＤに固定
される。この動作により発生される論理０および論理１
に対応する信号電位ＶＳＤ０ＮＤおよびＶＳＤ１ＮＤ
は、それぞれ以下の式で表される。
【数９】
【数１０】
【００６６】ここで、ＶＳＤ０ＤおよびＶＳＤ１Ｄは、
それぞれ干渉雑音成分を除いた論理０および論理１に対
応する信号電位であり、上に述べたＣＤＬＤを用いて以
下の式で表される。
それぞれ干渉雑音成分を除いた論理０および論理１に対
応する信号電位であり、上に述べたＣＤＬＤを用いて以
下の式で表される。
【数１１】
【数１２】 プリチャージ制御線ＰＣＲＢ１は、図１５と同様に、対
をなすプリチャージ制御線／ＰＣＲＢ１（図１８では省
略）と対称駆動されるので、その影響による雑音は相殺
される。数７，数９，数１０より、干渉雑音成分は同相
成分であるため、電位差を検出する上で問題にはならな
い。本実施例によれば、データ線間の寄生容量による干
渉雑音を大幅に低減でき、より信頼性の高い動作が可能
である。また、半数のデータ線は駆動されないため、消
費電力を低減できる。
をなすプリチャージ制御線／ＰＣＲＢ１（図１８では省
略）と対称駆動されるので、その影響による雑音は相殺
される。数７，数９，数１０より、干渉雑音成分は同相
成分であるため、電位差を検出する上で問題にはならな
い。本実施例によれば、データ線間の寄生容量による干
渉雑音を大幅に低減でき、より信頼性の高い動作が可能
である。また、半数のデータ線は駆動されないため、消
費電力を低減できる。
【００６７】図２３は、本発明の強誘電体メモリの本発
明に係わる構成の第１３の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、メモリセルのプレート電極
をプレート線として分離せず、Ｈｉｇｈ，Ｌｏｗの中間
にある定電位としており、また待機時データ線電位を上
記定電位としている点で、図１５に示した例と異なる。
本図２３において、ワード線ＷＬ１とデータ線ＤＬ１に
接続されたメモリセルＭＨ１１や、ワード線ＷＬ１とデ
ータ線ＤＬ２に接続されたメモリセルＭＨ１２等は、図
１５に示したメモリセルＭＣ１１等と同様の回路構成が
適用可能であり、それぞれのプレート電極は、プレート
電位ＶＰＬを発生する電圧源（図では省略）に共通接続
される。電位ＶＰＬは、電位ＶＤＤと電位ＶＳＳの中間
にある定電位である。
明に係わる構成の第１３の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、メモリセルのプレート電極
をプレート線として分離せず、Ｈｉｇｈ，Ｌｏｗの中間
にある定電位としており、また待機時データ線電位を上
記定電位としている点で、図１５に示した例と異なる。
本図２３において、ワード線ＷＬ１とデータ線ＤＬ１に
接続されたメモリセルＭＨ１１や、ワード線ＷＬ１とデ
ータ線ＤＬ２に接続されたメモリセルＭＨ１２等は、図
１５に示したメモリセルＭＣ１１等と同様の回路構成が
適用可能であり、それぞれのプレート電極は、プレート
電位ＶＰＬを発生する電圧源（図では省略）に共通接続
される。電位ＶＰＬは、電位ＶＤＤと電位ＶＳＳの中間
にある定電位である。
【００６８】ここで、メモリセルＭＨ１１，ＭＨ１２等
の有する強誘電体キャパシタの分極方向は、ＶＤＤとＶ
ＰＬの電位差およびＶＰＬとＶＳＳの電位差により制御
可能であるものとする。一方、ダミーワード線ＤＷＬＤ
とデータ線ＤＬ１，ＤＬ２，…に接続されたダミーセル
ＤＭＣＤ１，ＤＭＣＤ２，…は、プレート線ＰＬＤＤに
接続され、ダミーワード線ＤＷＬＢとデータ線ＤＢ１，
ＤＢ２，…に接続されたダミーセルＤＭＣＢ１，ＤＭＣ
Ｂ２，…は、プレート線ＰＬＢＢに接続される。プリチ
ャージ制御線ＰＣＮにより制御されるプリチャージ回路
ＴＰＮ１，ＴＰＮ２，…は、プレート電位ＶＰＬを供給
するプリチャージ電位供給線ＰＣＶＰＬに接続される。
また、プリチャージ制御線ＰＣＲＲにより制御されるプ
リチャージ回路ＴＰＲ１，ＴＰＲ２，…は、電位ＶＳＳ
を供給するプリチャージ電位供給線ＰＣＶＳＳに接続さ
れる。プリチャージ回路ＴＰＮ１，ＴＰＮ２，…は待機
時において活性化され、プリチャージ回路ＴＰＲ１，Ｔ
ＰＲ２，…は読み出し動作時におけるＶＳＳプリチャー
ジ動作に用いられる。
の有する強誘電体キャパシタの分極方向は、ＶＤＤとＶ
ＰＬの電位差およびＶＰＬとＶＳＳの電位差により制御
可能であるものとする。一方、ダミーワード線ＤＷＬＤ
とデータ線ＤＬ１，ＤＬ２，…に接続されたダミーセル
ＤＭＣＤ１，ＤＭＣＤ２，…は、プレート線ＰＬＤＤに
接続され、ダミーワード線ＤＷＬＢとデータ線ＤＢ１，
ＤＢ２，…に接続されたダミーセルＤＭＣＢ１，ＤＭＣ
Ｂ２，…は、プレート線ＰＬＢＢに接続される。プリチ
ャージ制御線ＰＣＮにより制御されるプリチャージ回路
ＴＰＮ１，ＴＰＮ２，…は、プレート電位ＶＰＬを供給
するプリチャージ電位供給線ＰＣＶＰＬに接続される。
また、プリチャージ制御線ＰＣＲＲにより制御されるプ
リチャージ回路ＴＰＲ１，ＴＰＲ２，…は、電位ＶＳＳ
を供給するプリチャージ電位供給線ＰＣＶＳＳに接続さ
れる。プリチャージ回路ＴＰＮ１，ＴＰＮ２，…は待機
時において活性化され、プリチャージ回路ＴＰＲ１，Ｔ
ＰＲ２，…は読み出し動作時におけるＶＳＳプリチャー
ジ動作に用いられる。
【００６９】このようなメモリセルアレイ構成を実現す
る平面レイアウトを説明する。図２４は、図２３におけ
るメモリセルアレイのレイアウト例を示す平面図であ
る。本図２４におけるレイアウトは、基本的には図１９
と同様のパターンを用いているが、プレート電極をプレ
ート線として分離加工せず、メモリセルプレート１５
と、ダミープレート線１６との間のみ分離されている。
これにより、メモリセルとダミーセルを連続パターンと
してレイアウトできる。また、メモリセル部分とダミー
セル部分との間に不使用のセルを挿入すると、プレート
の分離加工精度に関して余裕が生じ、素子の微細化に有
利である。
る平面レイアウトを説明する。図２４は、図２３におけ
るメモリセルアレイのレイアウト例を示す平面図であ
る。本図２４におけるレイアウトは、基本的には図１９
と同様のパターンを用いているが、プレート電極をプレ
ート線として分離加工せず、メモリセルプレート１５
と、ダミープレート線１６との間のみ分離されている。
これにより、メモリセルとダミーセルを連続パターンと
してレイアウトできる。また、メモリセル部分とダミー
セル部分との間に不使用のセルを挿入すると、プレート
の分離加工精度に関して余裕が生じ、素子の微細化に有
利である。
【００７０】以下、上記のメモリセルＭＨ１１等の非選
択時における状態および情報保持の方法を、図２に示し
た回路構成例を用いて説明する。まず、待機時において
メモリセルの分極情報を保持するためには、逆バイアス
されたダイオードＤＳ１１の接合リーク電流がリーク抵
抗ＲＦ１１およびセルトランジスタＴＲ１１のサブスレ
ッショルドリーク電流を通して供給されている状態、即
ち定常状態において、蓄積ノードＳＮ１１の電位がほぼ
ＶＰＬであり、この時の蓄積ノードＳＮ１１とプレート
電極ＰＬＣの電位差によって、強誘電体キャパシタＣＦ
１１の分極反転による情報破壊が起こらなければよい。
この状態を維持できるような特性を持つ素子を用いてメ
モリセルを形成すればよい。
択時における状態および情報保持の方法を、図２に示し
た回路構成例を用いて説明する。まず、待機時において
メモリセルの分極情報を保持するためには、逆バイアス
されたダイオードＤＳ１１の接合リーク電流がリーク抵
抗ＲＦ１１およびセルトランジスタＴＲ１１のサブスレ
ッショルドリーク電流を通して供給されている状態、即
ち定常状態において、蓄積ノードＳＮ１１の電位がほぼ
ＶＰＬであり、この時の蓄積ノードＳＮ１１とプレート
電極ＰＬＣの電位差によって、強誘電体キャパシタＣＦ
１１の分極反転による情報破壊が起こらなければよい。
この状態を維持できるような特性を持つ素子を用いてメ
モリセルを形成すればよい。
【００７１】ここで、待機時におけるデータ線ＤＬ１の
電位をＶＰＬとすると、定常状態における蓄積ノードＳ
Ｎ１１の電位は、リーク抵抗ＲＦ１１とセルトランジス
タＴＲ１１のオフ抵抗Ｒｏｆｆの並列合成抵抗と、ダイ
オードＤＳ１１の抵抗との比で決定される。通常、ダイ
オードＤＳ１１の逆バイアス抵抗は上記の並列合成抵抗
に比べ十分高くすることが可能である。また、その状態
でワード線ＷＬ１に生じた雑音によりトランジスタＴＲ
１１が導通しても、強誘電体キャパシタＣＦ１１に電圧
がかからないので、ワード線の雑音にも強くなる。よっ
て、待機時データ線電位をＶＰＬとすることにより、情
報保持が容易になる。
電位をＶＰＬとすると、定常状態における蓄積ノードＳ
Ｎ１１の電位は、リーク抵抗ＲＦ１１とセルトランジス
タＴＲ１１のオフ抵抗Ｒｏｆｆの並列合成抵抗と、ダイ
オードＤＳ１１の抵抗との比で決定される。通常、ダイ
オードＤＳ１１の逆バイアス抵抗は上記の並列合成抵抗
に比べ十分高くすることが可能である。また、その状態
でワード線ＷＬ１に生じた雑音によりトランジスタＴＲ
１１が導通しても、強誘電体キャパシタＣＦ１１に電圧
がかからないので、ワード線の雑音にも強くなる。よっ
て、待機時データ線電位をＶＰＬとすることにより、情
報保持が容易になる。
【００７２】一方、動作時においてデータ線ＤＬ１が駆
動される場合、オフ抵抗Ｒｏｆｆがリーク抵抗ＲＦ１１
に比べ十分高ければ、あるいはデータ線ＤＬ１からオフ
抵抗Ｒｏｆｆを通して行われる強誘電体キャパシタＣＦ
１１への充電の時定数が動作時間に比べ十分大きく、動
作中に強誘電体キャパシタＣＦ１１にほとんど電圧がか
からなければ、情報が破壊されることはない。さらに、
リーク抵抗ＲＦ１１が、セルトランジスタＴＲ１１のオ
ン抵抗Ｒｏｎに比べ十分高ければ、選択時において強誘
電体キャパシタＣＦ１１に十分な大きさの電圧がかか
る。メモリセルの素子特性として、以上に述べた関係を
満たすものを実現することにより、安定に情報が保持さ
れる。
動される場合、オフ抵抗Ｒｏｆｆがリーク抵抗ＲＦ１１
に比べ十分高ければ、あるいはデータ線ＤＬ１からオフ
抵抗Ｒｏｆｆを通して行われる強誘電体キャパシタＣＦ
１１への充電の時定数が動作時間に比べ十分大きく、動
作中に強誘電体キャパシタＣＦ１１にほとんど電圧がか
からなければ、情報が破壊されることはない。さらに、
リーク抵抗ＲＦ１１が、セルトランジスタＴＲ１１のオ
ン抵抗Ｒｏｎに比べ十分高ければ、選択時において強誘
電体キャパシタＣＦ１１に十分な大きさの電圧がかか
る。メモリセルの素子特性として、以上に述べた関係を
満たすものを実現することにより、安定に情報が保持さ
れる。
【００７３】次に、図２３におけるメモリセルアレイの
参照電位生成動作を説明する。図２５は、図２３のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。待機時において、プリチャージ制
御線ＰＣＮの電位はＶＤＤ，ＰＣＲＲの電位はＶＳＳで
あり、各データ線対には電位ＶＰＬが供給される。ま
た、センスアンプ制御線ＳＰの電位はＶＳＳ，ＳＮの電
位はＶＤＤであるため、データ線電位がＶＰＬであって
も、各センスアンプのトランジスタは導通しない。さら
にまた、プレート線ＰＬＤＤ，ＰＬＢＢの電位はＶＳＳ
である。参照電位生成動作は、図１６等に示した例と同
様に大別される。即ち、第一に対をなすダミーセルの一
方に論理１を、他方に論理０を書き込み（時刻ｔｄｈ１
〜ｔｄｈ３）、第二にデータ線に参照電位を発生し（時
刻ｔｄｈ４〜ｔｄｈ６）、第三にダミーセルキャパシタ
の分極方向をリセットする（時刻ｔｄｈ７〜ｔｄｈ
８）。これについて以下に詳述する。
参照電位生成動作を説明する。図２５は、図２３のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。待機時において、プリチャージ制
御線ＰＣＮの電位はＶＤＤ，ＰＣＲＲの電位はＶＳＳで
あり、各データ線対には電位ＶＰＬが供給される。ま
た、センスアンプ制御線ＳＰの電位はＶＳＳ，ＳＮの電
位はＶＤＤであるため、データ線電位がＶＰＬであって
も、各センスアンプのトランジスタは導通しない。さら
にまた、プレート線ＰＬＤＤ，ＰＬＢＢの電位はＶＳＳ
である。参照電位生成動作は、図１６等に示した例と同
様に大別される。即ち、第一に対をなすダミーセルの一
方に論理１を、他方に論理０を書き込み（時刻ｔｄｈ１
〜ｔｄｈ３）、第二にデータ線に参照電位を発生し（時
刻ｔｄｈ４〜ｔｄｈ６）、第三にダミーセルキャパシタ
の分極方向をリセットする（時刻ｔｄｈ７〜ｔｄｈ
８）。これについて以下に詳述する。
【００７４】まず時刻ｔｄｈ１において、プリチャージ
制御線ＰＣＮの電位をＶＳＳにして、データ線対ＤＬ１
−ＤＢ１へのＶＰＬプリチャージを停止する。また、ダ
ミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨに、ダ
ミープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＰＬにし
て、ダミーセルＤＭＣＤ１，ＤＭＣＢ１を選択し、セル
トランジスタをオンにする。さらに、センスアンプ制御
線ＳＰの電位をＶＤＤに、ＳＮの電位をＶＳＳにして、
センスアンプＳＡ１を活性状態にする。すると、データ
線対ＤＬ１−ＤＢ１の一方の電位がＶＤＤに、他方がＶ
ＳＳになり定常状態になる。この時、電位ＶＳＳ側のデ
ータ線に接続されたダミーセルには論理０が書き込ま
れ、電位ＶＤＤ側のデータ線に接続されたダミーセルに
は論理１が書き込まれる。
制御線ＰＣＮの電位をＶＳＳにして、データ線対ＤＬ１
−ＤＢ１へのＶＰＬプリチャージを停止する。また、ダ
ミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨに、ダ
ミープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＰＬにし
て、ダミーセルＤＭＣＤ１，ＤＭＣＢ１を選択し、セル
トランジスタをオンにする。さらに、センスアンプ制御
線ＳＰの電位をＶＤＤに、ＳＮの電位をＶＳＳにして、
センスアンプＳＡ１を活性状態にする。すると、データ
線対ＤＬ１−ＤＢ１の一方の電位がＶＤＤに、他方がＶ
ＳＳになり定常状態になる。この時、電位ＶＳＳ側のデ
ータ線に接続されたダミーセルには論理０が書き込ま
れ、電位ＶＤＤ側のデータ線に接続されたダミーセルに
は論理１が書き込まれる。
【００７５】次に時刻ｔｄｈ２において、センスアンプ
制御線ＳＰの電位をＶＳＳに、ＳＮの電位をＶＤＤにし
て、センスアンプＳＡ１を非活性状態にする。また、プ
リチャージ制御線ＰＣＮおよびデータ線短絡制御線ＤＬ
ＳＨの電位をＶＤＤにして、データ線対ＤＬ１−ＤＢ１
の電位をＶＰＬに戻し、短絡する。次に時刻ｔｄｈ３に
おいて、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶ
ＳＳに戻し、セルトランジスタをオフにする。この時の
ダミーセルＤＭＣＤ１，ＤＭＣＢ１の状態は、論理１あ
るいは論理０を記憶したメモリセルの状態に等しい。次
に時刻ｔｄｈ４において、プリチャージ制御線ＰＣＮの
電位をＶＳＳに、ＰＣＲＲの電位をＶＤＤにして、デー
タ線対ＤＬ１−ＤＢ１の電位をＶＳＳにする。次に時刻
ｔｄｈ５において、プリチャージ制御線ＰＣＲＲの電位
をＶＳＳにして、データ線対ＤＬ１−ＤＢ１をフローテ
ィング状態にする。そして時刻ｔｄｈ６において、ダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。
この時、ダミーセルＤＭＣＤ１，ＤＭＣＢ１のキャパシ
タには、ほぼＶＰＬ−ＶＳＳの電圧がかかる。
制御線ＳＰの電位をＶＳＳに、ＳＮの電位をＶＤＤにし
て、センスアンプＳＡ１を非活性状態にする。また、プ
リチャージ制御線ＰＣＮおよびデータ線短絡制御線ＤＬ
ＳＨの電位をＶＤＤにして、データ線対ＤＬ１−ＤＢ１
の電位をＶＰＬに戻し、短絡する。次に時刻ｔｄｈ３に
おいて、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶ
ＳＳに戻し、セルトランジスタをオフにする。この時の
ダミーセルＤＭＣＤ１，ＤＭＣＢ１の状態は、論理１あ
るいは論理０を記憶したメモリセルの状態に等しい。次
に時刻ｔｄｈ４において、プリチャージ制御線ＰＣＮの
電位をＶＳＳに、ＰＣＲＲの電位をＶＤＤにして、デー
タ線対ＤＬ１−ＤＢ１の電位をＶＳＳにする。次に時刻
ｔｄｈ５において、プリチャージ制御線ＰＣＲＲの電位
をＶＳＳにして、データ線対ＤＬ１−ＤＢ１をフローテ
ィング状態にする。そして時刻ｔｄｈ６において、ダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。
この時、ダミーセルＤＭＣＤ１，ＤＭＣＢ１のキャパシ
タには、ほぼＶＰＬ−ＶＳＳの電圧がかかる。
【００７６】この動作により生成される参照電位ＶＲＲ
１ＮＨは以下の式で表される。
１ＮＨは以下の式で表される。
【数１３】 数１３において、−ΔＶＰＣＲＲは、プリチャージ制御
線ＰＣＲＲの電位低下に伴うデータ線電位の変動量を表
す。また、ΔＶＷＬＴは、ダミーセルが接続された交差
点での寄生容量に起因するワード線電位の上昇によるデ
ータ線電位の変動量を表す。さらにまた、ΔＶＷＬＢ
は、ダミーセルが接続されない交差点での寄生容量に起
因する、ワード線電位の上昇によるデータ線電位の変動
量を表す。さらにまた、ＶＲＲ１Ｈは干渉雑音成分を除
いた参照電位であり、分極反転に伴い流入する電荷をΔ
Ｑｒｈとすると、以下の式で表される。
線ＰＣＲＲの電位低下に伴うデータ線電位の変動量を表
す。また、ΔＶＷＬＴは、ダミーセルが接続された交差
点での寄生容量に起因するワード線電位の上昇によるデ
ータ線電位の変動量を表す。さらにまた、ΔＶＷＬＢ
は、ダミーセルが接続されない交差点での寄生容量に起
因する、ワード線電位の上昇によるデータ線電位の変動
量を表す。さらにまた、ＶＲＲ１Ｈは干渉雑音成分を除
いた参照電位であり、分極反転に伴い流入する電荷をΔ
Ｑｒｈとすると、以下の式で表される。
【数１４】
【００７７】参照電位を記憶すると、時刻ｔｄｈ７にお
いてデータ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線ＰＣＮの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１に電位ＶＰＬを充電する。さらに、ダミ
ープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＳＳに戻
す。これにより、ダミーセルキャパシタの分極がリセッ
トされる。次に時刻ｔｄｈ８において、ダミーワード線
ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳに戻す。以上によ
り、参照電位生成動作を終了する。
いてデータ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線ＰＣＮの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１に電位ＶＰＬを充電する。さらに、ダミ
ープレート線ＰＬＤＤ，ＰＬＢＢの電位をＶＳＳに戻
す。これにより、ダミーセルキャパシタの分極がリセッ
トされる。次に時刻ｔｄｈ８において、ダミーワード線
ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳに戻す。以上によ
り、参照電位生成動作を終了する。
【００７８】次に、図２３におけるメモリセルアレイの
読み出し動作を説明する。図２６は、図２３のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、図２３におけるメモリセルＭＨ１
１を選択した場合の読み出し動作を表す。まず時刻ｔｒ
ｈ１において、プリチャージ制御線ＰＣＮの電位をＶＳ
Ｓにし、プリチャージ制御線ＰＣＲＲの電位をＶＤＤに
して、データ線対ＤＬ１−ＤＢ１の電位をＶＳＳにプリ
チャージする。次に時刻ｔｒｈ２において、プリチャー
ジ制御線ＰＣＲＲの電位をＶＳＳに戻し、データ線対Ｄ
Ｌ１−ＤＢ１をフローティング状態にする。次に時刻ｔ
ｒｈ３において、ワード線ＷＬ１およびダミーワード線
ＤＷＬＢの電位をＶＣＨにして、メモリセルＭＨ１１，
ダミーセルＤＭＣＢ１を選択し、セルトランジスタを導
通させる。
読み出し動作を説明する。図２６は、図２３のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、図２３におけるメモリセルＭＨ１
１を選択した場合の読み出し動作を表す。まず時刻ｔｒ
ｈ１において、プリチャージ制御線ＰＣＮの電位をＶＳ
Ｓにし、プリチャージ制御線ＰＣＲＲの電位をＶＤＤに
して、データ線対ＤＬ１−ＤＢ１の電位をＶＳＳにプリ
チャージする。次に時刻ｔｒｈ２において、プリチャー
ジ制御線ＰＣＲＲの電位をＶＳＳに戻し、データ線対Ｄ
Ｌ１−ＤＢ１をフローティング状態にする。次に時刻ｔ
ｒｈ３において、ワード線ＷＬ１およびダミーワード線
ＤＷＬＢの電位をＶＣＨにして、メモリセルＭＨ１１，
ダミーセルＤＭＣＢ１を選択し、セルトランジスタを導
通させる。
【００７９】また、プリチャージ制御線ＰＣＲＢの電位
をＶＤＤにして、図１等に示した電位供給手段１０４か
ら供給された参照電位ＶＲＤＨを、データ線ＤＢ１に充
電する。この動作により発生される論理０および論理１
に対応する信号電位ＶＳＤ０ＮＨおよびＶＳＤ１ＮＨ
は、それぞれ以下の式で表される。
をＶＤＤにして、図１等に示した電位供給手段１０４か
ら供給された参照電位ＶＲＤＨを、データ線ＤＢ１に充
電する。この動作により発生される論理０および論理１
に対応する信号電位ＶＳＤ０ＮＨおよびＶＳＤ１ＮＨ
は、それぞれ以下の式で表される。
【数１５】
【数１６】 ここで、ΔＶＤＢＤＬ０Ｈ，ΔＶＤＢＤＬ１Ｈは、デー
タ線ＤＢ１への参照電位充電に伴うデータ線電位の変動
量を表す。また、ＶＳＤ０ＨおよびＶＳＤ１Ｈは、干渉
雑音成分を除いた論理０および論理１に対応する信号電
位であり、それぞれ以下の式で表される。
タ線ＤＢ１への参照電位充電に伴うデータ線電位の変動
量を表す。また、ＶＳＤ０ＨおよびＶＳＤ１Ｈは、干渉
雑音成分を除いた論理０および論理１に対応する信号電
位であり、それぞれ以下の式で表される。
【数１７】
【数１８】 プリチャージ制御線ＰＣＲＢは、図１５と同様に、対を
なすプリチャージ制御線／ＰＣＲＢ（図２３では省略）
と対称駆動されるので、その影響による雑音は相殺され
る。数１３，数１５，数１６より、ΔＶＤＢＤＬ０Ｈ，
ΔＶＤＢＤＬ１Ｈを除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。ΔＶＤＢ
ＤＬ０Ｈ，ΔＶＤＢＤＬ１Ｈについても、例えば図１８
と同様の構成を適用することにより、その影響を除去す
ることが可能である。
なすプリチャージ制御線／ＰＣＲＢ（図２３では省略）
と対称駆動されるので、その影響による雑音は相殺され
る。数１３，数１５，数１６より、ΔＶＤＢＤＬ０Ｈ，
ΔＶＤＢＤＬ１Ｈを除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。ΔＶＤＢ
ＤＬ０Ｈ，ΔＶＤＢＤＬ１Ｈについても、例えば図１８
と同様の構成を適用することにより、その影響を除去す
ることが可能である。
【００８０】次に時刻ｔｒｈ４において、プリチャージ
制御線ＰＣＲＢの電位をＶＳＳに戻して、データ線ＤＢ
１をフローティング状態にする。次に時刻ｔｒｈ５にお
いて、センスアンプ制御線ＳＰの電位をＶＤＤに、ＳＮ
の電位をＶＳＳにして、センスアンプＳＡ１を活性化し
てデータ線対ＤＬ１−ＤＢ１の電位差を増幅する。増幅
により、自動的に再書き込みが行われる。読み出した情
報は、時刻ｔｒｈ６〜ｔｒｈ７において、列選択線ＹＳ
１の電位をＶＤＤにして、列選択スイッチＹＳＷ１をオ
ンにすることにより入出力線Ｉ／Ｏに出力する。
制御線ＰＣＲＢの電位をＶＳＳに戻して、データ線ＤＢ
１をフローティング状態にする。次に時刻ｔｒｈ５にお
いて、センスアンプ制御線ＳＰの電位をＶＤＤに、ＳＮ
の電位をＶＳＳにして、センスアンプＳＡ１を活性化し
てデータ線対ＤＬ１−ＤＢ１の電位差を増幅する。増幅
により、自動的に再書き込みが行われる。読み出した情
報は、時刻ｔｒｈ６〜ｔｒｈ７において、列選択線ＹＳ
１の電位をＶＤＤにして、列選択スイッチＹＳＷ１をオ
ンにすることにより入出力線Ｉ／Ｏに出力する。
【００８１】次に時刻ｔｒｈ８において、センスアンプ
制御線ＳＰの電位をＶＳＳに、ＳＮの電位をＶＤＤに戻
してセンスアンプＳＡ１を非活性化し、プリチャージ制
御線ＰＣＮの電位をＶＤＤに戻してプリチャージ回路Ｔ
ＰＮ１をオンにして、データ線対ＤＬ１−ＤＢ１の電位
をＶＰＬに戻す。次に時刻ｔｒｈ９において、ワード線
ＷＬ１およびダミーワード線ＤＷＬＢの電位をＶＳＳに
戻す。以上により、読み出し動作を終了する。動作中、
ダミープレート線ＰＬＢＢの電位はＶＳＳに固定され
る。これに対し、データ線ＤＢ１の電位はＶＤＤとＶＳ
Ｓの間にある。従ってダミーセルＤＭＣＢ１のキャパシ
タにかかる電圧の方向は逆転せず、分極反転による膜疲
労の問題は起こらない。本実施例によれば、プレート電
極をプレート線として微細加工する必要がないので、多
数のプレート線駆動回路を必要とせず、またプレート線
加工による歩留まり低下が抑さえられ、高集積化に適し
たメモリセルアレイを構成できる。
制御線ＳＰの電位をＶＳＳに、ＳＮの電位をＶＤＤに戻
してセンスアンプＳＡ１を非活性化し、プリチャージ制
御線ＰＣＮの電位をＶＤＤに戻してプリチャージ回路Ｔ
ＰＮ１をオンにして、データ線対ＤＬ１−ＤＢ１の電位
をＶＰＬに戻す。次に時刻ｔｒｈ９において、ワード線
ＷＬ１およびダミーワード線ＤＷＬＢの電位をＶＳＳに
戻す。以上により、読み出し動作を終了する。動作中、
ダミープレート線ＰＬＢＢの電位はＶＳＳに固定され
る。これに対し、データ線ＤＢ１の電位はＶＤＤとＶＳ
Ｓの間にある。従ってダミーセルＤＭＣＢ１のキャパシ
タにかかる電圧の方向は逆転せず、分極反転による膜疲
労の問題は起こらない。本実施例によれば、プレート電
極をプレート線として微細加工する必要がないので、多
数のプレート線駆動回路を必要とせず、またプレート線
加工による歩留まり低下が抑さえられ、高集積化に適し
たメモリセルアレイを構成できる。
【００８２】図２７は、本発明の強誘電体メモリの本発
明に係わる構成の第１４の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示すものであり、メモリセルアレイとセンス回
路との間に列選択スイッチを設け、センス回路を複数の
データ線対に共有している点で、図２３に示した例と異
なる。本図２７において、メモリセル，ダミーセルの構
成および接続は、図２３に示した例と同様である。電位
ＶＰＬを供給するプリチャージ回路ＴＰＮ１，ＴＰＮ２
は、それぞれ別のプリチャージ制御線ＰＣＮ１，ＰＣＮ
２により制御される。但し、全てのプリチャージ回路に
個別の制御線を設ける必要はなく、例えば、次の図２８
に示すように、少なくとも本発明に係わる情報感知部と
してのセンスアンプＳＡ０１（センス回路）を共有しか
つ隣接するデータ線対のプリチャージ動作を独立に制御
できればよい。
明に係わる構成の第１４の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示すものであり、メモリセルアレイとセンス回
路との間に列選択スイッチを設け、センス回路を複数の
データ線対に共有している点で、図２３に示した例と異
なる。本図２７において、メモリセル，ダミーセルの構
成および接続は、図２３に示した例と同様である。電位
ＶＰＬを供給するプリチャージ回路ＴＰＮ１，ＴＰＮ２
は、それぞれ別のプリチャージ制御線ＰＣＮ１，ＰＣＮ
２により制御される。但し、全てのプリチャージ回路に
個別の制御線を設ける必要はなく、例えば、次の図２８
に示すように、少なくとも本発明に係わる情報感知部と
してのセンスアンプＳＡ０１（センス回路）を共有しか
つ隣接するデータ線対のプリチャージ動作を独立に制御
できればよい。
【００８３】図２８は、本発明の強誘電体メモリの本発
明に係わる構成の第１５の実施例を示す回路構成図であ
る。本図２８に示すように、センスアンプＳＡ０１（セ
ンス回路）を共有しかつ隣接するデータ線対のプリチャ
ージ動作を独立に制御するには、本発明のデータ線電位
固定部としてのプリチャージ回路ＴＰＮ１，ＴＰＮ２，
ＴＰＮ３，ＴＰＮ４，…を、プリチャージ制御線ＰＣＮ
１，ＰＣＮ２に交互に接続する等の構成が効果的であ
る。
明に係わる構成の第１５の実施例を示す回路構成図であ
る。本図２８に示すように、センスアンプＳＡ０１（セ
ンス回路）を共有しかつ隣接するデータ線対のプリチャ
ージ動作を独立に制御するには、本発明のデータ線電位
固定部としてのプリチャージ回路ＴＰＮ１，ＴＰＮ２，
ＴＰＮ３，ＴＰＮ４，…を、プリチャージ制御線ＰＣＮ
１，ＰＣＮ２に交互に接続する等の構成が効果的であ
る。
【００８４】以下、図２７のメモリセルアレイにおける
本発明に係わる動作を説明する。図２７において、デー
タ線対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ２，…は、本発明
のデータ線選択部としての列選択スイッチＹＳＷ１，Ｙ
ＳＷ２，…により、選択的に感知信号線対ＤＬ０１−Ｄ
Ｂ０１に接続される。感知信号線対ＤＬ０１−ＤＢ０１
に接続されるセンスアンプＳＡ０１、電位ＶＳＳプリチ
ャージ回路ＴＰＲ０１、参照電位ＶＲＤプリチャージス
イッチＳＷＰＲＤ０１およびＳＷＰＲＢ０１、データ線
短絡スイッチＳＷＤＳ０１、およびボルテージホロワＵ
ＧＢ０１は、データ線対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ
２，…に共有される。列選択スイッチＹＳＷ０１は、列
選択線ＹＳ０１により制御され、感知信号線対ＤＬ０１
−ＤＢ０１と入出力線Ｉ／Ｏとの接続・分離を行う。
本発明に係わる動作を説明する。図２７において、デー
タ線対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ２，…は、本発明
のデータ線選択部としての列選択スイッチＹＳＷ１，Ｙ
ＳＷ２，…により、選択的に感知信号線対ＤＬ０１−Ｄ
Ｂ０１に接続される。感知信号線対ＤＬ０１−ＤＢ０１
に接続されるセンスアンプＳＡ０１、電位ＶＳＳプリチ
ャージ回路ＴＰＲ０１、参照電位ＶＲＤプリチャージス
イッチＳＷＰＲＤ０１およびＳＷＰＲＢ０１、データ線
短絡スイッチＳＷＤＳ０１、およびボルテージホロワＵ
ＧＢ０１は、データ線対ＤＬ１−ＤＢ１，ＤＬ２−ＤＢ
２，…に共有される。列選択スイッチＹＳＷ０１は、列
選択線ＹＳ０１により制御され、感知信号線対ＤＬ０１
−ＤＢ０１と入出力線Ｉ／Ｏとの接続・分離を行う。
【００８５】図２７におけるメモリセルアレイの参照電
位生成動作を説明する。図２９は、図２７のメモリセル
アレイにおける参照電位生成動作例を示すタイミングチ
ャートである。本図２９に示す例は、選択されたデータ
線対ＤＬ１−ＤＢ１に隣接する選択されないデータ線対
ＤＬ２−ＤＢ２の電位をＶＰＬに固定する点で、図２５
に示した例と異なる。待機時において、プリチャージ制
御線ＰＣＲＲの電位はＶＤＤであり、感知信号線対ＤＬ
０１−ＤＢ０１には電位ＶＳＳが供給される。また、セ
ンスアンプ制御線ＳＮ，ＳＰの電位は共にＶＳＳであ
る。その他の部分の電位は、図２５に示した例と同様で
ある。
位生成動作を説明する。図２９は、図２７のメモリセル
アレイにおける参照電位生成動作例を示すタイミングチ
ャートである。本図２９に示す例は、選択されたデータ
線対ＤＬ１−ＤＢ１に隣接する選択されないデータ線対
ＤＬ２−ＤＢ２の電位をＶＰＬに固定する点で、図２５
に示した例と異なる。待機時において、プリチャージ制
御線ＰＣＲＲの電位はＶＤＤであり、感知信号線対ＤＬ
０１−ＤＢ０１には電位ＶＳＳが供給される。また、セ
ンスアンプ制御線ＳＮ，ＳＰの電位は共にＶＳＳであ
る。その他の部分の電位は、図２５に示した例と同様で
ある。
【００８６】まず時刻ｔｄｃ１において、プリチャージ
制御線ＰＣＮ１の電位をＶＳＳにして、データ線対ＤＬ
１−ＤＢ１へのＶＰＬプリチャージを停止する。同時
に、プリチャージ制御線ＰＣＲＲの電位もＶＳＳにし
て、感知信号線対ＤＬ０１−ＤＢ０１へのＶＳＳプリチ
ャージを停止する。また、ダミーワード線ＤＷＬＤ，Ｄ
ＷＬＢの電位をＶＣＨに、ダミープレート線ＰＬＤＤ，
ＰＬＢＢの電位をＶＰＬにして、ダミーセルＤＭＣＤ
１，ＤＭＣＢ１を選択し、セルトランジスタをオンにす
る。さらに、センスアンプ制御線ＳＰの電位をＶＤＤに
して、センスアンプＳＡ１を活性状態にし、列選択線Ｙ
Ｓ１の電位をＶＣＨにして、感知信号線対ＤＬ０１−Ｄ
Ｂ０１とデータ線対ＤＬ１−ＤＢ１を接続する。
制御線ＰＣＮ１の電位をＶＳＳにして、データ線対ＤＬ
１−ＤＢ１へのＶＰＬプリチャージを停止する。同時
に、プリチャージ制御線ＰＣＲＲの電位もＶＳＳにし
て、感知信号線対ＤＬ０１−ＤＢ０１へのＶＳＳプリチ
ャージを停止する。また、ダミーワード線ＤＷＬＤ，Ｄ
ＷＬＢの電位をＶＣＨに、ダミープレート線ＰＬＤＤ，
ＰＬＢＢの電位をＶＰＬにして、ダミーセルＤＭＣＤ
１，ＤＭＣＢ１を選択し、セルトランジスタをオンにす
る。さらに、センスアンプ制御線ＳＰの電位をＶＤＤに
して、センスアンプＳＡ１を活性状態にし、列選択線Ｙ
Ｓ１の電位をＶＣＨにして、感知信号線対ＤＬ０１−Ｄ
Ｂ０１とデータ線対ＤＬ１−ＤＢ１を接続する。
【００８７】この時、データ線対ＤＬ１−ＤＢ１の一方
は電位ＶＳＳ、他方はＶＤＤになり、電位ＶＳＳ側のデ
ータ線に接続されたダミーセルには論理０が書き込ま
れ、電位ＶＤＤ側のデータ線に接続されたダミーセルに
は論理１が書き込まれる。次に時刻ｔｄｃ２において、
センスアンプ制御線ＳＰの電位をＶＳＳにして、センス
アンプＳＡ１を非活性状態にする。また、列選択線ＹＳ
１の電位をＶＳＳにして、感知信号線対ＤＬ０１−ＤＢ
０１とデータ線対ＤＬ１−ＤＢ１を分離する。さらに、
プリチャージ制御線ＰＣＮ１，ＰＣＲＲおよびデータ線
短絡制御線ＤＬＳＨの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１の電位をＶＰＬに、感知信号線対ＤＬ０
１−ＤＢ０１の電位をＶＳＳに戻し、短絡する。次に時
刻ｔｄｃ３において、ダミーワード線ＤＷＬＤ，ＤＷＬ
Ｂの電位をＶＳＳに戻し、セルトランジスタをオフにす
る。この時のダミーセルＤＭＣＤ１，ＤＭＣＢ１の状態
は、論理１あるいは論理０を記憶したメモリセルの状態
に等しい。
は電位ＶＳＳ、他方はＶＤＤになり、電位ＶＳＳ側のデ
ータ線に接続されたダミーセルには論理０が書き込ま
れ、電位ＶＤＤ側のデータ線に接続されたダミーセルに
は論理１が書き込まれる。次に時刻ｔｄｃ２において、
センスアンプ制御線ＳＰの電位をＶＳＳにして、センス
アンプＳＡ１を非活性状態にする。また、列選択線ＹＳ
１の電位をＶＳＳにして、感知信号線対ＤＬ０１−ＤＢ
０１とデータ線対ＤＬ１−ＤＢ１を分離する。さらに、
プリチャージ制御線ＰＣＮ１，ＰＣＲＲおよびデータ線
短絡制御線ＤＬＳＨの電位をＶＤＤにして、データ線対
ＤＬ１−ＤＢ１の電位をＶＰＬに、感知信号線対ＤＬ０
１−ＤＢ０１の電位をＶＳＳに戻し、短絡する。次に時
刻ｔｄｃ３において、ダミーワード線ＤＷＬＤ，ＤＷＬ
Ｂの電位をＶＳＳに戻し、セルトランジスタをオフにす
る。この時のダミーセルＤＭＣＤ１，ＤＭＣＢ１の状態
は、論理１あるいは論理０を記憶したメモリセルの状態
に等しい。
【００８８】次に時刻ｔｄｃ４において、プリチャージ
制御線ＰＣＮ１の電位をＶＳＳに、列選択線ＹＳ１の電
位をＶＣＨにして、感知信号線対ＤＬ０１−ＤＢ０１の
プリチャージ電位ＶＳＳをデータ線対ＤＬ１−ＤＢ１に
供給する。次に時刻ｔｄｃ５において、プリチャージ制
御線ＰＣＲＲの電位をＶＳＳにして、データ線対ＤＬ１
−ＤＢ１をフローティング状態にする。そして時刻ｔｄ
ｃ６において、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電
位をＶＣＨにする。この時、図２５の説明において述べ
たと同様に、参照電位が発生する。但し、データ線対Ｄ
Ｌ１−ＤＢ１に隣接するデータ線対ＤＬ２−ＤＢ２の電
位はＶＰＬに固定されるため、両者間の寄生容量はデー
タ線対地容量の一部と見なせる。
制御線ＰＣＮ１の電位をＶＳＳに、列選択線ＹＳ１の電
位をＶＣＨにして、感知信号線対ＤＬ０１−ＤＢ０１の
プリチャージ電位ＶＳＳをデータ線対ＤＬ１−ＤＢ１に
供給する。次に時刻ｔｄｃ５において、プリチャージ制
御線ＰＣＲＲの電位をＶＳＳにして、データ線対ＤＬ１
−ＤＢ１をフローティング状態にする。そして時刻ｔｄ
ｃ６において、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電
位をＶＣＨにする。この時、図２５の説明において述べ
たと同様に、参照電位が発生する。但し、データ線対Ｄ
Ｌ１−ＤＢ１に隣接するデータ線対ＤＬ２−ＤＢ２の電
位はＶＰＬに固定されるため、両者間の寄生容量はデー
タ線対地容量の一部と見なせる。
【００８９】参照電位を記憶すると、時刻ｔｄｃ７にお
いてデータ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにする。また、列選択
線ＹＳ１の電位をＶＳＳにして、感知信号線対ＤＬ０１
−ＤＢ０１とデータ線対ＤＬ１−ＤＢ１を分離すると共
に、プリチャージ制御線ＰＣＮ１，ＰＣＲＲの電位をＶ
ＤＤにして、感知信号線対ＤＬ０１−ＤＢ０１に電位Ｖ
ＳＳを、データ線対ＤＬ１−ＤＢ１に電位ＶＰＬを充電
する。さらに、ダミープレート線ＰＬＤＤ，ＰＬＢＢの
電位をＶＳＳに戻す。これにより、ダミーセルキャパシ
タの分極がリセットされる。次に時刻ｔｄｃ８におい
て、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳ
に戻す。
いてデータ線短絡制御線ＤＬＳＨの電位をＶＳＳにし
て、データ線短絡スイッチをオフにする。また、列選択
線ＹＳ１の電位をＶＳＳにして、感知信号線対ＤＬ０１
−ＤＢ０１とデータ線対ＤＬ１−ＤＢ１を分離すると共
に、プリチャージ制御線ＰＣＮ１，ＰＣＲＲの電位をＶ
ＤＤにして、感知信号線対ＤＬ０１−ＤＢ０１に電位Ｖ
ＳＳを、データ線対ＤＬ１−ＤＢ１に電位ＶＰＬを充電
する。さらに、ダミープレート線ＰＬＤＤ，ＰＬＢＢの
電位をＶＳＳに戻す。これにより、ダミーセルキャパシ
タの分極がリセットされる。次に時刻ｔｄｃ８におい
て、ダミーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＳＳ
に戻す。
【００９０】以上により、参照電位生成動作を終了す
る。上記の動作において、感知信号線対ＤＬ０１−ＤＢ
０１に接続されないデータ線対ＤＬ２−ＤＢ２等の電位
はＶＰＬに固定あるいはＶＰＬプリチャージ後フローテ
ィング状態になり、特にデータ線対ＤＬ１−ＤＢ１に隣
接するデータ線対ＤＬ２−ＤＢ２の電位はＶＰＬに固定
される。従って、これらに接続されるメモリセルのキャ
パシタには電圧がほとんどかからず、ワード線の選択・
非選択に関わらず情報が破壊されない。特に図２８に示
したプリチャージ回路構成では、選択データ線対に隣接
する非選択データ線対の電位固定を、２本のプリチャー
ジ制御線ＰＣＮ１，ＰＣＮ２により効率よく行うことが
できる。
る。上記の動作において、感知信号線対ＤＬ０１−ＤＢ
０１に接続されないデータ線対ＤＬ２−ＤＢ２等の電位
はＶＰＬに固定あるいはＶＰＬプリチャージ後フローテ
ィング状態になり、特にデータ線対ＤＬ１−ＤＢ１に隣
接するデータ線対ＤＬ２−ＤＢ２の電位はＶＰＬに固定
される。従って、これらに接続されるメモリセルのキャ
パシタには電圧がほとんどかからず、ワード線の選択・
非選択に関わらず情報が破壊されない。特に図２８に示
したプリチャージ回路構成では、選択データ線対に隣接
する非選択データ線対の電位固定を、２本のプリチャー
ジ制御線ＰＣＮ１，ＰＣＮ２により効率よく行うことが
できる。
【００９１】次に、図２７におけるメモリセルアレイの
読み出し動作を説明する。図３０は、図２７のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、選択されないデータ線対ＤＬ２−
ＤＢ２の電位をＶＰＬに固定する点で、図２６に示した
例と異なる。まず、時刻ｔｒｃ１において、プリチャー
ジ制御線ＰＣＮ１の電位をＶＳＳにし、列選択線ＹＳ１
の電位をＶＣＨにして、感知信号線対ＤＬ０１−ＤＢ０
１のプリチャージ電位ＶＳＳをデータ線対ＤＬ１−ＤＢ
１にプリチャージする。次に時刻ｔｒｃ２において、プ
リチャージ制御線ＰＣＲＲの電位をＶＳＳにし、データ
線対ＤＬ１−ＤＢ１をフローティング状態にする。次に
時刻ｔｒｃ３において、ワード線ＷＬ１およびダミーワ
ード線ＤＷＬＢの電位をＶＣＨにして、メモリセルＭＨ
１１，ダミーセルＤＭＣＢ１を選択し、セルトランジス
タを導通させる。
読み出し動作を説明する。図３０は、図２７のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、選択されないデータ線対ＤＬ２−
ＤＢ２の電位をＶＰＬに固定する点で、図２６に示した
例と異なる。まず、時刻ｔｒｃ１において、プリチャー
ジ制御線ＰＣＮ１の電位をＶＳＳにし、列選択線ＹＳ１
の電位をＶＣＨにして、感知信号線対ＤＬ０１−ＤＢ０
１のプリチャージ電位ＶＳＳをデータ線対ＤＬ１−ＤＢ
１にプリチャージする。次に時刻ｔｒｃ２において、プ
リチャージ制御線ＰＣＲＲの電位をＶＳＳにし、データ
線対ＤＬ１−ＤＢ１をフローティング状態にする。次に
時刻ｔｒｃ３において、ワード線ＷＬ１およびダミーワ
ード線ＤＷＬＢの電位をＶＣＨにして、メモリセルＭＨ
１１，ダミーセルＤＭＣＢ１を選択し、セルトランジス
タを導通させる。
【００９２】また、プリチャージ制御線ＰＣＲＢの電位
をＶＤＤにして、参照電位をデータ線ＤＢ１に充電す
る。この時、データ線ＤＬ１に図２６において述べたと
同等の信号電位が生じる。次に時刻ｔｒｃ４において、
プリチャージ制御線ＰＣＲＢの電位をＶＳＳに戻して、
データ線ＤＢ１をフローティング状態にする。次に時刻
ｔｒｃ５において、センスアンプ制御線ＳＰの電位をＶ
ＤＤにして、センスアンプＳＡ１を活性化してデータ線
対ＤＬ１−ＤＢ１の電位差を増幅する。増幅により、自
動的に再書き込みが行われる。読み出した情報は、時刻
ｔｒｃ６〜ｔｒｃ７において、列選択線ＹＳ０１の電位
をＶＤＤにして、列選択スイッチＹＳＷ０１をオンにす
ることにより入出力線Ｉ／Ｏに出力する。
をＶＤＤにして、参照電位をデータ線ＤＢ１に充電す
る。この時、データ線ＤＬ１に図２６において述べたと
同等の信号電位が生じる。次に時刻ｔｒｃ４において、
プリチャージ制御線ＰＣＲＢの電位をＶＳＳに戻して、
データ線ＤＢ１をフローティング状態にする。次に時刻
ｔｒｃ５において、センスアンプ制御線ＳＰの電位をＶ
ＤＤにして、センスアンプＳＡ１を活性化してデータ線
対ＤＬ１−ＤＢ１の電位差を増幅する。増幅により、自
動的に再書き込みが行われる。読み出した情報は、時刻
ｔｒｃ６〜ｔｒｃ７において、列選択線ＹＳ０１の電位
をＶＤＤにして、列選択スイッチＹＳＷ０１をオンにす
ることにより入出力線Ｉ／Ｏに出力する。
【００９３】次に時刻ｔｒｃ８において、センスアンプ
制御線ＳＰの電位をＶＳＳに戻してセンスアンプＳＡ１
を非活性化する。また、列選択線ＹＳ１の電位をＶＳＳ
に戻して、感知信号線対ＤＬ０１−ＤＢ０１とデータ線
対ＤＬ１−ＤＢ１を分離すると共に、プリチャージ制御
線ＰＣＮ１，ＰＣＲＲの電位をＶＤＤにして、感知信号
線対ＤＬ０１−ＤＢ０１に電位ＶＳＳを、データ線対Ｄ
Ｌ１−ＤＢ１に電位ＶＰＬを充電する。次に時刻ｔｒｃ
９において、ワード線ＷＬ１およびダミーワード線ＤＷ
ＬＢの電位をＶＳＳに戻す。以上により、読み出し動作
を終了する。動作中、ダミープレート線ＰＬＢＢの電位
はＶＳＳに固定されるのに対し、データ線ＤＢ１の電位
はＶＤＤとＶＳＳの間にある。従って図２６の例と同様
に、ダミーセルＤＭＣＢ１のキャパシタにかかる電圧の
方向は逆転せず、分極反転による膜疲労の問題は起こら
ない。
制御線ＳＰの電位をＶＳＳに戻してセンスアンプＳＡ１
を非活性化する。また、列選択線ＹＳ１の電位をＶＳＳ
に戻して、感知信号線対ＤＬ０１−ＤＢ０１とデータ線
対ＤＬ１−ＤＢ１を分離すると共に、プリチャージ制御
線ＰＣＮ１，ＰＣＲＲの電位をＶＤＤにして、感知信号
線対ＤＬ０１−ＤＢ０１に電位ＶＳＳを、データ線対Ｄ
Ｌ１−ＤＢ１に電位ＶＰＬを充電する。次に時刻ｔｒｃ
９において、ワード線ＷＬ１およびダミーワード線ＤＷ
ＬＢの電位をＶＳＳに戻す。以上により、読み出し動作
を終了する。動作中、ダミープレート線ＰＬＢＢの電位
はＶＳＳに固定されるのに対し、データ線ＤＢ１の電位
はＶＤＤとＶＳＳの間にある。従って図２６の例と同様
に、ダミーセルＤＭＣＢ１のキャパシタにかかる電圧の
方向は逆転せず、分極反転による膜疲労の問題は起こら
ない。
【００９４】また、図２９の例において述べたと同様
に、感知信号線対ＤＬ０１−ＤＢ０１に接続されないデ
ータ線対ＤＬ２−ＤＢ２等の電位はＶＰＬに固定あるい
はＶＰＬプリチャージ後フローティング状態になり、特
にデータ線対ＤＬ１−ＤＢ１に隣接するデータ線対ＤＬ
２−ＤＢ２の電位はＶＰＬに固定される。従って、これ
らに接続されるメモリセルのキャパシタには電圧がほと
んどかからず、ワード線の選択・非選択に関わらず情報
が破壊されない。
に、感知信号線対ＤＬ０１−ＤＢ０１に接続されないデ
ータ線対ＤＬ２−ＤＢ２等の電位はＶＰＬに固定あるい
はＶＰＬプリチャージ後フローティング状態になり、特
にデータ線対ＤＬ１−ＤＢ１に隣接するデータ線対ＤＬ
２−ＤＢ２の電位はＶＰＬに固定される。従って、これ
らに接続されるメモリセルのキャパシタには電圧がほと
んどかからず、ワード線の選択・非選択に関わらず情報
が破壊されない。
【００９５】本実施例によれば、センス回路を共有する
ことにより、回路面積を削減すること、センス回路のレ
イアウト余裕を緩和することができる。これに加え、メ
モリセルアレイにおいて必要な部分のみを動作させるの
で、消費電力や電源等の雑音を大幅に低減することがで
きる。さらに、選択されないメモリセルにおける強誘電
体キャパシタの不要な分極反転を減らすことができるの
で、強誘電体膜の特性劣化を軽減することが可能であ
る。
ことにより、回路面積を削減すること、センス回路のレ
イアウト余裕を緩和することができる。これに加え、メ
モリセルアレイにおいて必要な部分のみを動作させるの
で、消費電力や電源等の雑音を大幅に低減することがで
きる。さらに、選択されないメモリセルにおける強誘電
体キャパシタの不要な分極反転を減らすことができるの
で、強誘電体膜の特性劣化を軽減することが可能であ
る。
【００９６】図３１は、本発明の強誘電体メモリの本発
明に係わる構成の第１６の実施例を示す回路構成図であ
る。本実施例は、ダミープレート線電位を調節すること
により、間接的にデータ線に参照電位を発生させ、この
ダミープレート線電位を、参照電位を再現するための情
報として記憶させる点で、これまで述べた実施例と異な
る。本図３１において、ダミープレート線電位生成部１
０７は、プルアップトランジスタＭＤＤ，プルダウント
ランジスタＭＳＳ，コンパレータＣＭＰＲおよびダミー
プレート線電位制御部ＰＬＣＴＬを含んで構成される。
明に係わる構成の第１６の実施例を示す回路構成図であ
る。本実施例は、ダミープレート線電位を調節すること
により、間接的にデータ線に参照電位を発生させ、この
ダミープレート線電位を、参照電位を再現するための情
報として記憶させる点で、これまで述べた実施例と異な
る。本図３１において、ダミープレート線電位生成部１
０７は、プルアップトランジスタＭＤＤ，プルダウント
ランジスタＭＳＳ，コンパレータＣＭＰＲおよびダミー
プレート線電位制御部ＰＬＣＴＬを含んで構成される。
【００９７】メモリセルアレイ１０５において、ダミー
ワード線ＤＷＬＢを駆動し、ダミーセルＤＭＣＢ１を選
択した状態で、ダミープレート線ＰＬＢＢの電位をトラ
ンジスタＭＤＤ，ＭＳＳにより調節すると、データ線Ｄ
Ｂ１の電位も変動する。このデータ線ＤＢ１の電位と、
参照電位生成部１０２により生成された参照電位とをコ
ンパレータＣＭＰＲにより比較し、両者が等しくなるダ
ミープレート線ＰＬＢＢの電位を求める。この例では、
ダミープレート線ＰＬＢＢの電位はＶＣＨとＶＳＳの間
で調節されるが、プルアップトランジスタＭＤＤとプル
ダウントランジスタＭＳＳに接続される電源の電位を変
更することにより、調節範囲を変更することもできる。
ワード線ＤＷＬＢを駆動し、ダミーセルＤＭＣＢ１を選
択した状態で、ダミープレート線ＰＬＢＢの電位をトラ
ンジスタＭＤＤ，ＭＳＳにより調節すると、データ線Ｄ
Ｂ１の電位も変動する。このデータ線ＤＢ１の電位と、
参照電位生成部１０２により生成された参照電位とをコ
ンパレータＣＭＰＲにより比較し、両者が等しくなるダ
ミープレート線ＰＬＢＢの電位を求める。この例では、
ダミープレート線ＰＬＢＢの電位はＶＣＨとＶＳＳの間
で調節されるが、プルアップトランジスタＭＤＤとプル
ダウントランジスタＭＳＳに接続される電源の電位を変
更することにより、調節範囲を変更することもできる。
【００９８】ダミープレート線ＰＬＢＢの電位が決定さ
れると、コントローラ１０６の有する電位記憶制御部Ｍ
ＭＣＴＬにより電位記憶部１０３を制御し、ダミープレ
ート電位を記憶させる。読み出し動作時においては、電
位記憶部１０３に記憶されたダミープレート線電位を、
電位供給部１０４からプレートドライバＰＬＤＲＶに供
給し、プレートドライバＰＬＤＲＶによりダミープレー
ト線ＰＬＢＢを駆動する。メモリセルアレイ１０５に図
２３と同様の回路を適用した場合において、ダミープレ
ート線の電位を生成する動作について、図３２の動作波
形例を用いて説明する。
れると、コントローラ１０６の有する電位記憶制御部Ｍ
ＭＣＴＬにより電位記憶部１０３を制御し、ダミープレ
ート電位を記憶させる。読み出し動作時においては、電
位記憶部１０３に記憶されたダミープレート線電位を、
電位供給部１０４からプレートドライバＰＬＤＲＶに供
給し、プレートドライバＰＬＤＲＶによりダミープレー
ト線ＰＬＢＢを駆動する。メモリセルアレイ１０５に図
２３と同様の回路を適用した場合において、ダミープレ
ート線の電位を生成する動作について、図３２の動作波
形例を用いて説明する。
【００９９】図３２は、図３１における強誘電体メモリ
のダミープレート線電位生成動作例を示すタイミングチ
ャートである。時刻ｔｄｄ１において、プリチャージ制
御線ＰＣＮの電位をＶＳＳに、ＰＣＲＲの電位をＶＤＤ
にして、データ線ＤＢ１の電位をＶＳＳにし、またダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。
この時ダミープレート線ＰＬＢＢの電位はＶＰＬである
ので、ダミーセルＤＭＣＢ１は論理０を記憶した状態に
セットされる。次に時刻ｔｄｄ２において、プリチャー
ジ制御線ＰＣＲＲの電位をＶＳＳに、ＰＣＮの電位をＶ
ＤＤにして、データ線ＤＢ１の電位をＶＰＬに戻し、時
刻ｔｄｄ３において、ダミーワード線ＤＷＬＤ，ＤＷＬ
Ｂの電位をＶＳＳに戻す。次に時刻ｔｄｄ４において、
再びプリチャージ制御線ＰＣＮの電位をＶＳＳに、ＰＣ
ＲＲの電位をＶＤＤにして、データ線ＤＢ１の電位をＶ
ＳＳにし、またプルアップトランジスタＭＤＤをオンさ
せて、ダミープレート線ＰＬＢＢの電位をＶＣＨにす
る。次に時刻ｔｄｄ５において、プリチャージ制御線Ｐ
ＣＲＲの電位をＶＳＳにして、データ線ＤＢ１をフロー
ティング状態にする。
のダミープレート線電位生成動作例を示すタイミングチ
ャートである。時刻ｔｄｄ１において、プリチャージ制
御線ＰＣＮの電位をＶＳＳに、ＰＣＲＲの電位をＶＤＤ
にして、データ線ＤＢ１の電位をＶＳＳにし、またダミ
ーワード線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。
この時ダミープレート線ＰＬＢＢの電位はＶＰＬである
ので、ダミーセルＤＭＣＢ１は論理０を記憶した状態に
セットされる。次に時刻ｔｄｄ２において、プリチャー
ジ制御線ＰＣＲＲの電位をＶＳＳに、ＰＣＮの電位をＶ
ＤＤにして、データ線ＤＢ１の電位をＶＰＬに戻し、時
刻ｔｄｄ３において、ダミーワード線ＤＷＬＤ，ＤＷＬ
Ｂの電位をＶＳＳに戻す。次に時刻ｔｄｄ４において、
再びプリチャージ制御線ＰＣＮの電位をＶＳＳに、ＰＣ
ＲＲの電位をＶＤＤにして、データ線ＤＢ１の電位をＶ
ＳＳにし、またプルアップトランジスタＭＤＤをオンさ
せて、ダミープレート線ＰＬＢＢの電位をＶＣＨにす
る。次に時刻ｔｄｄ５において、プリチャージ制御線Ｐ
ＣＲＲの電位をＶＳＳにして、データ線ＤＢ１をフロー
ティング状態にする。
【０１００】次に時刻ｔｄｄ６において、ダミーワード
線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。この時、
ダミープレート線ＰＬＢＢの電位がＶＣＨに昇圧されて
いるため、データ線ＤＢ１の電位は論理０に対応する信
号電位より高くなる。即ち、線間雑音を無視すれば、以
下の式で表される電位ＶＰＵ１がデータ線ＤＢ１に発生
する。
線ＤＷＬＤ，ＤＷＬＢの電位をＶＣＨにする。この時、
ダミープレート線ＰＬＢＢの電位がＶＣＨに昇圧されて
いるため、データ線ＤＢ１の電位は論理０に対応する信
号電位より高くなる。即ち、線間雑音を無視すれば、以
下の式で表される電位ＶＰＵ１がデータ線ＤＢ１に発生
する。
【数１９】 次に時刻ｔｄｄ７において、プルダウントランジスタＭ
ＳＳにより、ダミープレート線ＰＬＢＢの電位をＶＳＳ
に向けて変動させる。
ＳＳにより、ダミープレート線ＰＬＢＢの電位をＶＳＳ
に向けて変動させる。
【０１０１】この時、数１９から、データ線電位の変動
量ΔＶＤＢ１は、ダミープレート線電位の変動量ΔＶＰ
ＬＢＢを用いて、以下のように表される。
量ΔＶＤＢ１は、ダミープレート線電位の変動量ΔＶＰ
ＬＢＢを用いて、以下のように表される。
【数２０】 データ線容量ＣＤＬは、メモリセルキャパシタの容量Ｃ
Ｆ１１Ｎに比べ数倍大きいので、ΔＶＤＢ１はΔＶＰＬ
ＢＢに比べ小さい。データ線ＤＢ１の電位はコンパレー
タＣＭＰＲにより参照電位生成部１０２が生成した参照
電位ＶＲＲ１と比較され、両者がほぼ同値になると（時
刻ｔｄｄ８）、プルダウントランジスタＭＳＳがカット
オフされる。この時のダミープレート線電位ＶＲＰは、
電位記憶部１０３により記憶される。
Ｆ１１Ｎに比べ数倍大きいので、ΔＶＤＢ１はΔＶＰＬ
ＢＢに比べ小さい。データ線ＤＢ１の電位はコンパレー
タＣＭＰＲにより参照電位生成部１０２が生成した参照
電位ＶＲＲ１と比較され、両者がほぼ同値になると（時
刻ｔｄｄ８）、プルダウントランジスタＭＳＳがカット
オフされる。この時のダミープレート線電位ＶＲＰは、
電位記憶部１０３により記憶される。
【０１０２】次に時刻ｔｄｄ９において、プリチャージ
制御線ＰＣＮの電位をＶＤＤにして、データ線ＤＢ１の
電位をＶＰＬに戻す。また、ダミープレート線ＰＬＢＢ
の電位もＶＰＬにする。これにより、ダミーセルＤＭＣ
Ｂ１のキャパシタの両端の電圧はほぼ０Ｖになる。最後
に時刻ｔｄｄ１０において、ダミーワード線ＤＷＬＤ，
ＤＷＬＢの電位をＶＳＳに戻し、ダミーセルトランジス
タをオフにする。以上により、ダミープレート線電位生
成動作を終了する。
制御線ＰＣＮの電位をＶＤＤにして、データ線ＤＢ１の
電位をＶＰＬに戻す。また、ダミープレート線ＰＬＢＢ
の電位もＶＰＬにする。これにより、ダミーセルＤＭＣ
Ｂ１のキャパシタの両端の電圧はほぼ０Ｖになる。最後
に時刻ｔｄｄ１０において、ダミーワード線ＤＷＬＤ，
ＤＷＬＢの電位をＶＳＳに戻し、ダミーセルトランジス
タをオフにする。以上により、ダミープレート線電位生
成動作を終了する。
【０１０３】次に、読み出し動作について説明する。図
３３は、図３１における強誘電体メモリの読み出し動作
例を示すタイミングチャートである。参照電位ＶＲＤの
発生過程を除いて、図２６に示したと同様の手順により
読み出し動作を行う。ダミープレート線ＰＬＢＢの電位
は、待機時においてＶＰＬである。ダミーワード線ＤＷ
ＬＢの電位がＶＣＨに駆動されるより前、即ち時刻ｔｒ
ｄ１において、ダミープレート線ＰＬＢＢの電位が、電
位記憶部に記憶されている電位ＶＲＰにされる。時刻ｔ
ｒｄ３においてダミーワード線ＤＷＬＢの電位がＶＣＨ
に駆動されると、データ線ＤＢ１に参照電位ＶＲＤが発
生する。
３３は、図３１における強誘電体メモリの読み出し動作
例を示すタイミングチャートである。参照電位ＶＲＤの
発生過程を除いて、図２６に示したと同様の手順により
読み出し動作を行う。ダミープレート線ＰＬＢＢの電位
は、待機時においてＶＰＬである。ダミーワード線ＤＷ
ＬＢの電位がＶＣＨに駆動されるより前、即ち時刻ｔｒ
ｄ１において、ダミープレート線ＰＬＢＢの電位が、電
位記憶部に記憶されている電位ＶＲＰにされる。時刻ｔ
ｒｄ３においてダミーワード線ＤＷＬＢの電位がＶＣＨ
に駆動されると、データ線ＤＢ１に参照電位ＶＲＤが発
生する。
【０１０４】時刻ｔｒｄ４において、センスアンプＳＡ
１が活性化され、データ線対ＤＬ１−ＤＢ１の電位差が
増幅され始めると、ダミープレート線ＰＬＢＢの電位を
ＶＤＤに変動させ、ダミーセルＤＭＣＢ１のキャパシタ
の分極が反転しないようにする。時刻ｔｒｄ７におい
て、データ線ＤＢ１の電位をＶＰＬに戻す時には、ダミ
ープレート線ＰＬＢＢの電位もＶＰＬにして、ダミーセ
ルキャパシタを放電させてから、時刻ｔｒｄ８において
ダミーワード線ＤＷＬＢの電位をＶＳＳに戻し、ダミー
セルトランジスタをオフにする。
１が活性化され、データ線対ＤＬ１−ＤＢ１の電位差が
増幅され始めると、ダミープレート線ＰＬＢＢの電位を
ＶＤＤに変動させ、ダミーセルＤＭＣＢ１のキャパシタ
の分極が反転しないようにする。時刻ｔｒｄ７におい
て、データ線ＤＢ１の電位をＶＰＬに戻す時には、ダミ
ープレート線ＰＬＢＢの電位もＶＰＬにして、ダミーセ
ルキャパシタを放電させてから、時刻ｔｒｄ８において
ダミーワード線ＤＷＬＢの電位をＶＳＳに戻し、ダミー
セルトランジスタをオフにする。
【０１０５】図３１〜３３で示した実施例によれば、ダ
ミープレート線を介してデータ線に参照電位を発生させ
るため、電位供給部からメモリセルアレイに供給する電
位の変動がデータ線電位に与える影響は、データ線に直
接参照電位を充電する方式に比べ小さい。従って、参照
電位発生部の許容誤差が大きく、より信頼性の高い読み
出し動作が可能である。
ミープレート線を介してデータ線に参照電位を発生させ
るため、電位供給部からメモリセルアレイに供給する電
位の変動がデータ線電位に与える影響は、データ線に直
接参照電位を充電する方式に比べ小さい。従って、参照
電位発生部の許容誤差が大きく、より信頼性の高い読み
出し動作が可能である。
【０１０６】以上、本発明の概念を実施例を用いて説明
したが、本発明の基本概念、即ち参照電位生成部と、記
憶部と、電位供給部を設け、読み出し動作において、記
憶部に記憶された情報により再現された電位を上記電位
供給部よりメモリセルアレイに供給し、データ線に参照
電位を与える概念の適用は、上記実施例に限ったもので
はなく、例えば逆極性のトランジスタを用いて回路を構
成する、電圧の上下関係を逆にする等の変更を行っても
よい。また、例えば強誘電体キャパシタのみにより構成
されるメモリセルおよびダミーセル、あるいはソースカ
ップル形差動増幅器を用いて構成したセンス回路等、メ
モリセルとダミーセル、あるいはセンス回路に上記と異
なる構成を用いても、本発明の概念が適用可能である。
したが、本発明の基本概念、即ち参照電位生成部と、記
憶部と、電位供給部を設け、読み出し動作において、記
憶部に記憶された情報により再現された電位を上記電位
供給部よりメモリセルアレイに供給し、データ線に参照
電位を与える概念の適用は、上記実施例に限ったもので
はなく、例えば逆極性のトランジスタを用いて回路を構
成する、電圧の上下関係を逆にする等の変更を行っても
よい。また、例えば強誘電体キャパシタのみにより構成
されるメモリセルおよびダミーセル、あるいはソースカ
ップル形差動増幅器を用いて構成したセンス回路等、メ
モリセルとダミーセル、あるいはセンス回路に上記と異
なる構成を用いても、本発明の概念が適用可能である。
【０１０７】
【発明の効果】本発明によれば、製造が容易で信頼性が
高く、高集積化に適した不揮発性強誘電体メモリを構成
することが可能となる。
高く、高集積化に適した不揮発性強誘電体メモリを構成
することが可能となる。
【図１】本発明の強誘電体メモリの本発明に係わる構成
の第１の実施例を示すブロック図である。
の第１の実施例を示すブロック図である。
【図２】図１におけるメモリセルの構成例を示す回路構
成図である。
成図である。
【図３】図１における強誘電体メモリの本発明に係わる
動作例を示すフローチャートである。
動作例を示すフローチャートである。
【図４】本発明の強誘電体メモリの本発明に係わる構成
の第２の実施例を示す回路構成図である。
の第２の実施例を示す回路構成図である。
【図５】本発明の強誘電体メモリの本発明に係わる構成
の第３の実施例を示す回路構成図である。
の第３の実施例を示す回路構成図である。
【図６】本発明の強誘電体メモリの本発明に係わる構成
の第４の実施例を示す回路構成図である。
の第４の実施例を示す回路構成図である。
【図７】図６における参照電位平均化部の第１の構成例
を示す回路構成図である。
を示す回路構成図である。
【図８】図６における参照電位平均化部の第２の構成例
を示す回路構成図である。
を示す回路構成図である。
【図９】本発明の強誘電体メモリの本発明に係わる構成
の第５の実施例を示す回路構成図である。
の第５の実施例を示す回路構成図である。
【図１０】本発明の強誘電体メモリの本発明に係わる構
成の第６の実施例を示す回路構成図である。
成の第６の実施例を示す回路構成図である。
【図１１】本発明の強誘電体メモリの本発明に係わる構
成の第７の実施例を示す回路構成図である。
成の第７の実施例を示す回路構成図である。
【図１２】本発明の強誘電体メモリの本発明に係わる構
成の第８の実施例を示す回路構成図である。
成の第８の実施例を示す回路構成図である。
【図１３】本発明の強誘電体メモリの本発明に係わる構
成の第９の実施例を示す回路構成図である。
成の第９の実施例を示す回路構成図である。
【図１４】本発明の強誘電体メモリの本発明に係わる構
成の第１０の実施例を示す回路構成図である。
成の第１０の実施例を示す回路構成図である。
【図１５】本発明の強誘電体メモリの本発明に係わる構
成の第１１の実施例を示す回路構成図である。
成の第１１の実施例を示す回路構成図である。
【図１６】図１５のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
生成動作例を示すタイミングチャートである。
【図１７】図１５のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
動作例を示すタイミングチャートである。
【図１８】本発明の強誘電体メモリの本発明に係わる構
成の第１２の実施例を示す回路構成図である。
成の第１２の実施例を示す回路構成図である。
【図１９】図１８におけるメモリセルアレイのレイアウ
ト例を示す平面図である。
ト例を示す平面図である。
【図２０】図１９におけるメモリセルアレイの断面の構
成例を示す側断面図である。
成例を示す側断面図である。
【図２１】図１８のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
生成動作例を示すタイミングチャートである。
【図２２】図１８のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
動作例を示すタイミングチャートである。
【図２３】本発明の強誘電体メモリの本発明に係わる構
成の第１３の実施例を示す回路構成図である。
成の第１３の実施例を示す回路構成図である。
【図２４】図２３におけるメモリセルアレイのレイアウ
ト例を示す平面図である。
ト例を示す平面図である。
【図２５】図２３のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
生成動作例を示すタイミングチャートである。
【図２６】図２３のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
動作例を示すタイミングチャートである。
【図２７】本発明の強誘電体メモリの本発明に係わる構
成の第１４の実施例を示す回路構成図である。
成の第１４の実施例を示す回路構成図である。
【図２８】本発明の強誘電体メモリの本発明に係わる構
成の第１５の実施例を示す回路構成図である。
成の第１５の実施例を示す回路構成図である。
【図２９】図２７のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
生成動作例を示すタイミングチャートである。
【図３０】図２７のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
動作例を示すタイミングチャートである。
【図３１】本発明の強誘電体メモリの本発明に係わる構
成の第１６の実施例を示す回路構成図である。
成の第１６の実施例を示す回路構成図である。
【図３２】図３１における強誘電体メモリのダミープレ
ート線電位生成動作例を示すタイミングチャートであ
る。
ート線電位生成動作例を示すタイミングチャートであ
る。
【図３３】図３１における強誘電体メモリの読み出し動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
【図３４】強誘電体キャパシタの電圧電荷特性を示す説
明図である。
明図である。
【図３５】従来の強誘電体メモリの構成を示す回路構成
図である。
図である。
【図３６】従来のダミーセルを用いた強誘電体メモリの
構成を示す回路構成図である。
構成を示す回路構成図である。
【図３７】従来の分極反転を利用して参照電位を発生さ
せる強誘電体メモリの構成を示す回路構成図である。
せる強誘電体メモリの構成を示す回路構成図である。
【図３８】従来の隣接する２対のデータ線にダミーセル
を共用して参照電位を発生させる強誘電体メモリの構成
を示す回路構成図である。
を共用して参照電位を発生させる強誘電体メモリの構成
を示す回路構成図である。
１ 半導体基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ワード線 ５，９ 層間絶縁膜 ６ ソース・ドレイン拡散領域 ７，１１ コンタクトプラグ ８ データ線 １０ 平坦化絶縁膜 １２ 下部電極 １３ 強誘電体膜 １４ プレート線 １５ メモリセルプレート １６ ダミープレート線 １０１ 参照電位発生部 １０２ 参照電位生成部 １０３ 電位記憶部 １０４ 電位供給部 １０５ メモリセルアレイ １０６ コントローラ ＭＣ１１ メモリセル ＤＭＣＢ１ ダミーセル ＷＬ１ ワード線 ＤＷＬＢ ダミーワード線 ＤＬ１，ＤＢ１ データ線 ＳＡ１ センスアンプ ＳＷＤＳ１ データ線短絡スイッチ ＵＧＢ１ ボルテージホロワ ＳＷＰＲＢ１ 参照電位プリチャージスイッチ ＴＰＮ１ プリチャージ回路 ＹＳＷ１ 列選択スイッチ ＰＬ１ プレート線 ＳＰ，ＳＮ センスアンプ制御線 ＰＣＮ，ＰＣＲＢ，／ＰＣＲＢ プリチャージ制御線 ＰＣＶＳＳ，ＰＣＶＲＤ プリチャージ電位供給線 ＤＬＳＨ データ線短絡制御線 Ｉ／Ｏ 入出力線 ＴＲ１１ セルトランジスタ ＣＦ１１ 強誘電体キャパシタ ＳＴＣＴ 蓄積ノードコンタクト部 ＤＬＣＴ データ線コンタクト部。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 7210−4Ｍ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (17)
- 【請求項１】 強誘電体キャパシタの分極を用いて論理
「１」もしくは論理「０」を記憶する複数のメモリセル
からなるメモリセルアレイと、上記メモリセルの上記論
理「１」と論理「０」に対応する信号電位の中間にある
参照電位を発生する参照電位発生手段とを具備し、上記
メモリセルに書き込まれた論理「１」もしくは論理
「０」の読み出し時に、上記参照電位発生手段が発生さ
せた参照電位と上記メモリセルにより発生された信号電
位との差に基づき、上記メモリセルが記憶した論理
「１」もしくは論理「０」のいずれかを情報として出力
する強誘電体メモリにおいて、上記参照電位発生手段
は、予め、論理「１」に対応する信号電位と論理「０」
に対応する信号電位とに基づき上記参照電位を生成する
参照電位生成手段と、該参照電位生成手段で生成した参
照電位あるいは該参照電位を再現するための情報を記憶
する電位記憶手段と、上記参照電位生成手段による上記
参照電位の生成後に上記メモリセルに書き込まれた論理
「１」もしくは論理「０」の読み出し時に、上記メモリ
セルにより発生された信号電位の検出用に、上記電位記
憶手段により再現された参照電位あるいは該参照電位を
再現するための電位を出力する電位供給手段とを具備す
ることを特徴とする強誘電体メモリ。 - 【請求項２】 請求項１に記載の強誘電体メモリにおい
て、上記参照電位生成手段は、それぞれ、上記メモリセ
ルと同じ構成で同等の素子特性を有する第１、第２のダ
ミーセルを具備し、該第１、第２のダミーセルのいずれ
か一方に論理「１」を、他方に論理「０」を書き込み、
該第１、第２のダミーセルの出力を短絡させて上記参照
電位を生成することを特徴とする強誘電体メモリ。 - 【請求項３】 請求項２に記載の強誘電体メモリにおい
て、上記参照電位生成手段は、対をなす第１および第２
のデータ線を具備し、上記第１のデータ線に上記第１の
ダミーセルを、上記第２のデータ線に上記第２のダミー
セルをそれぞれ接続し、上記第１および第２のダミーセ
ルが接続された第１および第２のデータ線を短絡させて
上記参照電位を生成することを特徴とする強誘電体メモ
リ。 - 【請求項４】 請求項１から請求項３のいずれかに記載
の強誘電体メモリにおいて、上記参照電位生成手段は、
チップ上に隣接して配置される複数の上記メモリセルの
それぞれに対応して生成した各参照電位の平均値を出力
する隣接電位平均化手段を具備し、上記電位記憶手段
は、該隣接電位平均化手段が出力した参照電位の平均値
あるいは該参照電位の平均値を再現するための情報を記
憶することを特徴とする強誘電体メモリ。 - 【請求項５】 請求項１から請求項４のいずれかに記載
の強誘電体メモリにおいて、上記参照電位生成手段は、
チップ上に離間して分散配置される複数の上記メモリセ
ルのそれぞれに対応して生成した各参照電位の平均値を
出力する離間電位平均化手段を具備し、上記電位記憶手
段は、該離間電位平均化手段が出力した参照電位の平均
値あるいは該参照電位の平均値を再現するための情報を
記憶することを特徴とする強誘電体メモリ。 - 【請求項６】 請求項１から請求項５のいずれかに記載
の強誘電体メモリにおいて、上記参照電位生成手段は、
チップ上に配置される複数の上記メモリセルのそれぞれ
に対応して生成した各参照電位の平均値を、上記チップ
上に配置される全ての上記メモリセルの読み出しに共通
に用いる参照電位として出力する共通電位平均化手段を
具備することを特徴とする強誘電体メモリ。 - 【請求項７】 請求項１から請求項５のいずれかに記載
の強誘電体メモリにおいて、上記参照電位生成手段は、
チップ上の所定の領域毎に配置される複数の上記メモリ
セルのそれぞれに対応して生成した各参照電位の平均値
を、同じ所定領域に配置される各メモリセルの読み出し
に共通に用いる参照電位として出力する領域別共通電位
平均化手段を具備し、上記電位記憶手段は、該領域別共
通電位平均化手段が出力した各参照電位の平均値あるい
は該参照電位の平均値を再現するための情報を、上記領
域別に記憶し、上記電位供給手段は、該電位記憶手段で
記憶した各参照電位の平均値あるいは該参照電位の平均
値を再現するための電位を上記領域別に出力することを
特徴とする強誘電体メモリ。 - 【請求項８】 請求項１から請求項７のいずれかに記載
の強誘電体メモリにおいて、上記電位記憶手段は、上記
参照電位生成手段が出力した参照電位あるいは該参照電
位を再現するための電位を蓄積する第一のキャパシタを
有する電位保持手段と、上記第一のキャパシタと同等の
リーク特性を持ち該第一のキャパシタの上記参照電位あ
るいは該参照電位を再現するための電位の蓄積時に所定
の定電位を蓄積する第二のキャパシタおよび該第二のキ
ャパシタに蓄積した電位の変動を検出するリーク検出手
段を有するリフレッシュ判定手段とを具備し、該リフレ
ッシュ判定手段で検出した上記第二のキャパシタの蓄積
電位の変動量が所定の値に達した時点で、上記第一のキ
ャパシタへの上記参照電位あるいは該参照電位を再現す
るための電位の再蓄積と上記第二のキャパシタへの上記
定電位の再蓄積を行ない、情報をリフレッシュすること
を特徴とする強誘電体メモリ。 - 【請求項９】 請求項１から請求項７のいずれかに記載
の強誘電体メモリにおいて、上記電位記憶手段は、上記
参照電位あるいは該参照電位を再現するための電位をデ
ィジタル信号に変換するＡＤ変換手段と、該ＡＤ変換手
段で変換したディジタル信号を記憶するラッチ手段と、
該ラッチ手段に記憶したディジタル信号をアナログ電位
に変換するＤＡ変換手段とを具備することを特徴とする
強誘電体メモリ。 - 【請求項１０】 請求項９に記載の強誘電体メモリにお
いて、上記電位記憶手段は、複数の上記参照電位生成手
段が出力した上記参照電位あるいは該参照電位を再現す
るための電位を上記ＡＤ変換手段に順次に入力する参照
電位入力制御手段と、上記ＡＤ変換手段で順次に変換し
た上記複数の参照電位あるいは該参照電位を再現するた
めの電位に対応する各ディジタル信号の平均値を算出し
て、上記ラッチ手段に出力する平均値算出手段とを具備
することを特徴とする強誘電体メモリ。 - 【請求項１１】 請求項１から請求項１０のいずれかに
記載の強誘電体メモリにおいて、上記電位供給手段は、
上記データ線に比べ十分大きい静電容量を有する電位供
給用キャパシタと、該電位供給用キャパシタの蓄積電位
と上記電位記憶手段の参照電位あるいは該参照電位を再
現するための電位とを比較する電位変動検出手段と、該
電位変動検出手段の比較結果に基づき上記電位供給用キ
ャパシタを上記参照電位あるいは該参照電位を再現する
ための電位に充電する充電手段とを具備することを特徴
とする強誘電体メモリ。 - 【請求項１２】 請求項３に記載の強誘電体メモリにお
いて、上記メモリセルアレイは、それぞれ同じ構成で同
等の素子特性を有する上記メモリセルおよび第１、第２
のダミーセルを２次元配置したレイアウトパターンで形
成してなることを特徴とする強誘電体メモリ。 - 【請求項１３】 請求項３に記載の強誘電体メモリにお
いて、上記データ線は、少なくとも、読み出し動作にお
いて、隣接する上記データ線を同時に選択されないよう
配置された区間を含んで配置され、読み出し動作におい
て、少なくとも選択された上記データ線に隣接する選択
されない上記データ線の電位を固定する手段を有するこ
とを特徴とする強誘電体メモリ。 - 【請求項１４】 請求項１から請求項１３のいずれかに
記載の強誘電体メモリにおいて、複数の上記メモリセル
が共通接続され、上記データ線の動作振幅における最高
電位と最低電位の中間の定電位にある第１のプレート電
極と、複数の上記ダミーセルが共通接続され、少なくと
も読み出し動作における選択された上記ダミーセルが駆
動される期間において、上記データ線の動作振幅におけ
る最高電位以上あるいは最低電位以下にある第２のプレ
ート電極とを設けることを特徴とする強誘電体メモリ。 - 【請求項１５】 請求項１から請求項１４のいずれかに
記載の強誘電体メモリにおいて、複数の上記データ線対
に選択的に接続され、該データ線対の電位差を増幅して
情報として出力する情報感知手段と、該情報感知手段と
上記複数のデータ線対との接続を制御するデータ線選択
手段とを設けることを特徴とする強誘電体メモリ。 - 【請求項１６】 請求項１５に記載の強誘電体メモリに
おいて、上記情報感知手段との接続に選択された上記デ
ータ線対に隣接する選択されないデータ線対の電位を、
所定の電位に固定するデータ線電位固定手段を設けるこ
とを特徴とする強誘電体メモリ。 - 【請求項１７】 請求項１から請求項１６のいずれかに
記載の強誘電体メモリにおいて、上記メモリセルの情報
の読み出し時に上記参照電位を発生させるダミーセル
と、該ダミーセルにより発生される参照電位を上記参照
電位生成手段で生成した上記参照電位と等しくさせる上
記ダミーセルのプレート電極の電位を生成するダミープ
レート線電位生成手段とを設け、上記電位記憶手段は、
上記ダミープレート線電位生成手段で生成した上記ダミ
ーセルのプレート電極の電位を、上記参照電位を再現す
るための情報として記憶し、上記電位供給手段は、上記
電位記憶手段に記憶した上記ダミーセルのプレート電極
の電位を出力することを特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330863A JPH07192476A (ja) | 1993-12-27 | 1993-12-27 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330863A JPH07192476A (ja) | 1993-12-27 | 1993-12-27 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192476A true JPH07192476A (ja) | 1995-07-28 |
Family
ID=18237370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330863A Pending JPH07192476A (ja) | 1993-12-27 | 1993-12-27 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192476A (ja) |
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-
1993
- 1993-12-27 JP JP5330863A patent/JPH07192476A/ja active Pending
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