JP4887853B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特に強誘電体メモリセルを有した半導体記憶装置に関する。

電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ（Insulated Gate Field-Effect Transistors））のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。

これに対し、強誘電体メモリは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極との間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを“１”と“０”とに対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がＦｅＲＡＭにはある。

このような強誘電体キャパシタを備えたメモリセルからなる強誘電体メモリにおいて、消費電力の低減のために、以下のように、ワード線を階段状に配置したメモリセルアレイが知られている（例えば、特許文献１参照。）。

図７は、従来の強誘電体メモリのメモリセルアレイの一例を示す図である。
メモリセルアレイ８００は、行列状に配置された複数のメモリセルと、列方向に配列されたビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、相補ビット線／ＢＬ１、／ＢＬ２、／ＢＬ３、／ＢＬ４と、行方向に配列されたワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０、ＷＬ１１、キャパシタプレート線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７、ＰＬ８、ＰＬ９、ＰＬ１０、ＰＬ１１を有している。ワード線ＷＬ１〜ＷＬ１１は、列方向に異なる行の強誘電体メモリセルに接続するように階段状に配置されている。

各メモリセルは、例えば、２つのＭＯＳ（Metal Oxide Semiconductor）トランジスタと、２つの強誘電体キャパシタとからなり、いわゆる２Ｔ２Ｃ型セルを構成している。例えば、メモリセル８０１は、ＭＯＳトランジスタ８０１ａ、８０１ｂと、強誘電体キャパシタ８０１ｃ、８０１ｄとからなる。ここで、ＭＯＳトランジスタ８０１ａの一方の入出力端子はビット線ＢＬ４に接続し、ＭＯＳトランジスタ８０１ｂの一方の入出力端子は相補ビット線／ＢＬ４に接続している。また、ＭＯＳトランジスタ８０１ａの他方の入出力端子は強誘電体キャパシタ８０１ｃの一方の端子に、ＭＯＳトランジスタ８０１ｂの他方の入出力端子は強誘電体キャパシタ８０１ｄの一方の端子にそれぞれ接続している。ＭＯＳトランジスタ８０１ａ、８０１ｂのゲートはワード線ＷＬ１と接続している。また、強誘電体キャパシタ８０１ｃ、８０１ｄの他方の端子には、キャパシタプレート線ＰＬ４を接続している。

このメモリセルアレイ８００において、下から８×４のメモリセルからなる領域が、メモリアクセスに実際に使用される実メモリ領域８１０であり、その上の領域はダミー領域８１１である。ダミー領域８１１とは、メモリセルアレイ構成は実メモリ領域８１０と同様であるが、メモリアクセスには使用されず、実メモリ領域８１０内のメモリセルと接続するためのワード線ＷＬ１、ＷＬ２、ＷＬ３を配置するために用いられる。

以下、このようなメモリセルアレイ８００で、例えば、ロウ（行）アドレス“０１１１”、コラム（列）アドレス“１１”のメモリセル８０１を選択する場合について説明する。

メモリセル８０１を選択する場合、図示しないキャパシタプレート線駆動回路により、ロウアドレス“０１１１”のキャパシタプレート線ＰＬ４を駆動する。駆動するワード線ＷＬ１〜ＷＬ１１の選択には、ワード線ＷＬ１〜ＷＬ１１が階段状に配線されているため、以下の変換を行う必要がある。

上記のように、ロウアドレス“０１１１”、コラムアドレス“１１”のメモリセル８０１を選択する場合、図示しない加算回路は、各アドレスを加算する。このとき、“０１１１”＋“１１”＝“１０１０”であるので、図示しないワード線駆動回路は、ロウアドレス“１０１０”のワード線ＷＬ１を駆動する。これによって、メモリセル８０１が選択される。

ワード線ＷＬ１が駆動されると、メモリセル８０１の、ＭＯＳトランジスタ８０１ａ、８０１ｂがオンする。そして、データ書き込み時には、ビット線ＢＬ４または相補ビット線／ＢＬ４と、キャパシタプレート線ＰＬ４との間に電圧を印加することで、強誘電体キャパシタ８０１ｃ、８０１ｄに所定のデータ（分極方向）が書き込まれる。２Ｔ２Ｃ型セルの場合、一方の強誘電体キャパシタ８０１ｃに“１”を記憶させた場合、他方の強誘電体キャパシタ８０１ｄには“０”を記憶する。そして、読み出し時には、再びワード線ＷＬ１を駆動し、ＭＯＳトランジスタ８０１ａ、８０１ｂをオンし、強誘電体キャパシタ８０１ｃ、８０１ｄと電気的に接続したビット線ＢＬ４と相補ビット線／ＢＬ４の電位差を、図示しないＳ／Ａ（センスアンプ）で増幅することでデータを読み出す。

このようなメモリセルアレイ８００にすることで、例えば、キャパシタプレート線ＰＬ４とワード線ＷＬ１を活性化したとき、同時選択される強誘電体メモリセルは１つであるので、消費電力を低減することができ、また、動作の高速化を図ることができる。

図８は、強誘電体メモリセルを有した従来の半導体記憶装置の構成を示す模式図である。
図中で黒丸がメモリセル９０１を示している。メモリセル９０１に接続するワード線ＷＬは、実際には、図７で示したワード線ＷＬ１〜ＷＬ１１のように階段状に配置されているが、ここでは斜めの線で模式的に示している。ビット線（相補ビット線も含む）は図示を省略している。

半導体記憶装置９００は、実メモリ領域９０２ａとダミー領域９０３ａとからなるメモリセルアレイおよび実メモリ領域９０２ｂとダミー領域９０３ｂとからなるメモリセルアレイを有している。ダミー領域９０３ａ、９０３ｂのメモリセルは図示を省略している。

２つのメモリセルアレイの中央には、ワード線ＷＬやキャパシタプレート線ＰＬを駆動するための複数のＷＬ／ＰＬ駆動回路部９０４−１、…、９０４−ｎ、９０４−ｎ＋１、…、９０４−ｍが配置されている。

ここで、ＷＬ／ＰＬ駆動回路部９０４−１〜９０４−ｎが、実メモリ領域９０２ａ、９０２ｂのキャパシタプレート線ＰＬｒ及びワード線ＷＬを駆動する。そして、ＷＬ／ＰＬ駆動回路部９０４−ｎ＋１〜９０４−ｍは、実メモリ領域９０２ａ、９０２ｂの一部のメモリセルを選択するためのワード線ＷＬを駆動する。また、ＷＬ／ＰＬ駆動回路部９０４−ｎ＋１〜９０４−ｍは、ダミー領域９０３ａ、９０３ｂのキャパシタプレート線ＰＬｄと接続しているが、キャパシタプレート線ＰＬｄの駆動には用いられない。そのため、ダミー領域９０３ａ、９０３ｂのメモリセルの選択はできない。

また、半導体記憶装置９００は、センスアンプ、加算回路、コラム選択回路、タイミング発生回路や、駆動するワード線ＷＬまたはキャパシタプレート線ＰＬｒを選択するデコーダなどを有する周辺回路部９０５と、各種電圧を入力したりメモリセル９０１から読み出した信号を出力するためのパッド部９０６、９０７を有している。

ところで、ＷＬ／ＰＬ駆動回路部９０４−１〜９０４−ｍは、ワード線駆動回路とキャパシタプレート線駆動回路からなる。これらはほぼ同様の回路構成となる。以下に、ワード線駆動回路９１０の一例の回路構成を説明する。

図９は、従来のワード線駆動回路の一例の回路図である。
ワード線駆動回路９１０は、ＮＡＮＤ回路９１１、９１２、９１３、インバータ回路９１４、９１５、９１６、ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳと表記する。）９１７、９１８、ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳと表記する。）９１９、９２０、および強誘電体キャパシタ９２１、９２２を有している。

ＮＡＮＤ回路９１１の一方の入力端子は、昇圧端子ＢＳＴ１と接続している。ＮＡＮＤ回路９１２の一方の入力端子は、昇圧端子ＢＳＴ２と接続している。また、ＮＡＮＤ回路９１３の一方の入力端子は、昇圧端子ＢＳＴ３と接続している。ＮＡＮＤ回路９１１、９１２、９１３の他方の端子はデコード端子ＤＥＣと接続している。

ＮＡＮＤ回路９１１の出力端子は、ＮＭＯＳ９１９、９２０のゲートと接続するとともに、インバータ回路９１４を介してＰＭＯＳ９１７のゲートと接続している。ＮＡＮＤ回路９１２の出力端子は、インバータ回路９１５を介して強誘電体キャパシタ９２１の一方の端子と接続している。ＮＡＮＤ回路９１３の出力端子は、インバータ回路９１６を介して強誘電体キャパシタ９２２の一方の端子と接続している。

ＰＭＯＳ９１７の一方の入出力端子には、電源電圧ＶＤＤが印加されており、他方の入出力端子は、ＮＭＯＳ９１９の一方の入出力端子と接続されるとともに、強誘電体キャパシタ９２１の他方の端子及びＰＭＯＳ９１８のゲートと接続している。ＮＭＯＳ９１９の他方の入出力端子は接地されている。

ＰＭＯＳ９１８の一方の入出力端子には、電源電圧ＶＤＤが印加されており、他方の入出力端子は、ＮＭＯＳ９２０の一方の入出力端子と接続されるとともに、強誘電体キャパシタ９２２の他方の端子及び出力端子ＯＵＴと接続している。ＮＭＯＳ９２０の他方の入出力端子は接地されている。出力端子ＯＵＴは、図８で示したワード線ＷＬと接続している。すなわち、このようなワード線駆動回路９１０は、メモリセルアレイのワード線ＷＬの数だけ設けられる。

ワード線駆動回路９１０の動作を簡単に説明する。
選択するメモリセルのアドレスに応じて、周辺回路部９０５の加算回路は、前述したような加算処理を行い、どのワード線ＷＬを選択するか指定する。ここで、ワード線駆動回路９１０で駆動するワード線ＷＬが選択された場合、ワード線駆動回路９１０のデコード端子ＤＥＣがＨ（High）レベルになる。このとき周辺回路部９０５に含まれるタイミング発生回路により昇圧端子ＢＳＴ１、ＢＳＴ２、ＢＳＴ３の順番でＨレベルにすると、強誘電体キャパシタ９２１、９２２に蓄えられる電荷により、３段階で昇圧が行われワード線ＷＬが駆動される。

なお、キャパシタプレート線駆動回路もワード線駆動回路９１０とほぼ同様の構成である。
特開２００１−３５８３１２号公報

しかし、従来のような階段状のワード線を用いた半導体記憶装置では、図８のようにメモリセルを選択できないダミー領域９０３ａ、９０３ｂが存在する問題があった。また、このダミー領域９０３ａ、９０３ｂは三角形の形状を成しており、その対角に存在する空白部分も三角形となり、ほかの回路を配置しにくい形状となっている。そのため、この空白部分は事実上デッドスペースとなってしまう可能性が高くなっている。

また、ワード線しか駆動しない領域にも、ワード線及びキャパシタプレート線を駆動できるＷＬ／ＰＬ駆動回路部９０４−ｎ＋１〜９０４−ｍを、配置していたため、チップ面積が増大してしまう問題もあった。

本発明はこのような点に鑑みてなされたものであり、低消費電力化が可能なメモリセルアレイを有するとともに、回路面積を縮小可能な半導体記憶装置を提供することを目的とする。

本発明では上記問題を解決するために、強誘電体メモリセルを有した半導体記憶装置において、図１に示すように、行列状に配置された複数の強誘電体メモリセル１１と、同一行の強誘電体メモリセル１１に接続するように配置したキャパシタプレート線ＰＬと、列方向に異なる行の強誘電体メモリセル１１に接続するように配置したワード線ＷＬと、を有するメモリセルアレイ１２と、キャパシタプレート線ＰＬを駆動する複数のキャパシタプレート線駆動回路（図１ではＰＬ駆動回路１３−１〜１３−８）と、ワード線ＷＬを駆動する複数のワード線駆動回路（図１ではＷＬ駆動回路１４−１〜１４−１１）と、を有し、キャパシタプレート線駆動回路をメモリセルアレイ１２の行方向に配置し、ワード線駆動回路の一部（図１ではＷＬ駆動回路１４−９、１４−１０、１４−１１）を列方向に配置したことを特徴とする半導体記憶装置１０が提供される。

上記の構成によれば、メモリセルアレイ１２においてキャパシタプレート線ＰＬが同一行の強誘電体メモリセル１１に接続するように配置され、ワード線ＷＬが列方向の異なる行の強誘電体メモリセル１１に接続するように配置されているため、同時に選択される強誘電体メモリセル１１の数が少なくなり低消費電力化が図れる。また、キャパシタプレート線ＰＬやワード線ＷＬを駆動する駆動回路のうち、ワード線駆動回路の一部を列方向に配置するため、ダミー領域を設けなくとも全てのワード線ＷＬを駆動することができ、回路面積が縮小される。

また、強誘電体メモリセルを有した半導体記憶装置において、行列状に配置された複数の前記強誘電体メモリセルと、同一行の前記強誘電体メモリセルに接続するように配置したワード線と、列方向に異なる行の前記強誘電体メモリセルに接続するように配置したキャパシタプレート線と、を有するメモリセルアレイと、前記ワード線を駆動する複数のワード線駆動回路と、前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、を有し、前記ワード線駆動回路を前記メモリセルアレイの行方向に配置し、前記キャパシタプレート線駆動回路の一部を列方向に配置したことを特徴とする半導体記憶装置が提供される。

上記の構成によれば、メモリセルアレイにおいてワード線が同一行の強誘電体メモリセルに接続するように配置され、キャパシタプレート線が列方向の異なる行の強誘電体メモリセルに接続するように配置されているため、同時に選択される強誘電体メモリセルの数が少なくなり低消費電力化が図れる。また、ワード線やキャパシタプレート線を駆動する駆動回路のうち、キャパシタプレート線駆動回路の一部を列方向に配置するため、ダミー領域を設けなくとも全てのキャパシタプレート線を駆動することができ、回路面積が縮小される。

本発明は、強誘電体メモリセルが行列状に配置されたメモリセルアレイにおいて、キャパシタプレート線が同一行の強誘電体メモリセルに接続するように配置し、ワード線が列方向の異なる行の強誘電体メモリセルに接続するように配置するため、同時に選択される強誘電体メモリセルの数が少なくなり低消費電力化が図れる。また、キャパシタプレート線やワード線を駆動する駆動回路のうち、ワード線駆動回路の一部を列方向に配置するため、ダミー領域を設けなくとも全てのワード線を駆動することができ、回路面積を縮小することができる。

また、強誘電体メモリセルが行列状に配置されたメモリセルアレイにおいて、ワード線が同一行の強誘電体メモリセルに接続するように配置し、キャパシタプレート線が列方向の異なる行の強誘電体メモリセルに接続するように配置するため、同時に選択される強誘電体メモリセルの数が少なくなり低消費電力化が図れる。また、ワード線やキャパシタプレート線を駆動する駆動回路のうち、キャパシタプレート線駆動回路の一部を列方向に配置するため、ダミー領域を設けなくとも全てのキャパシタプレート線を駆動することができ、回路面積を縮小することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体記憶装置の概略の構成図である。
本実施の形態の半導体記憶装置１０は、行列状に配置された複数の強誘電体メモリセル１１に、ワード線ＷＬ、キャパシタプレート線ＰＬ及びビット線ＢＬが接続されたメモリセルアレイ１２を有している。なお、ここでは説明を簡略化するため、８×４個の強誘電体メモリセル１１を有するメモリセルアレイ１２を示している。また、各強誘電体メモリセル１１は、図７で示したようにＭＯＳトランジスタと強誘電体キャパシタから構成されるが、ここでは模式的に示している。

このメモリセルアレイ１２において、ビット線ＢＬは列方向に配置され、キャパシタプレート線ＰＬは、同一行の強誘電体メモリセル１１に接続するように配置されている。ワード線ＷＬは、列方向に異なる行の強誘電体メモリセル１１に接続するように配置されている。ワード線ＷＬは実際には、図７で示したように階段状に配置されているが、ここでは斜めの線で示している。

半導体記憶装置１０は、さらに、キャパシタプレート線ＰＬを駆動するＰＬ駆動回路１３−１、１３−２、１３−３、１３−４、１３−５、１３−６、１３−７、１３−８と、ワード線ＷＬを駆動するＷＬ駆動回路１４−１、１４−２、１４−３、１４−４、１４−５、１４−６、１４−７、１４−８、１４−９、１４−１０、１４−１１とを有している。

ＰＬ駆動回路１３−１〜１３−８と、ＷＬ駆動回路１４−１〜１４−８は、メモリセルアレイ１２の行方向に配置し、ＷＬ駆動回路１４−９、１４−１０、１４−１１は、列方向に配置している。

以下、半導体記憶装置１０の動作を説明する。
例えば、ロウアドレス“０１１”、コラムアドレス“１０”の強誘電体メモリセル１１ａにアクセスする場合、ロウアドレス“０１１”の位置にあるＰＬ駆動回路１３−４により、キャパシタプレート線ＰＬを駆動する。駆動するワード線ＷＬは、ワード線ＷＬが列方向に異なる行の強誘電体メモリセル１１に接続するように配置されているため、ロウアドレス“０１１”とコラムアドレス“１０”の加算値に応じて決定される。

上記のように、ロウアドレス“０１１”で、コラムアドレス“１０”の強誘電体メモリセル１１ａを選択する場合、後述する周辺回路部に含まれる加算回路は各アドレスを加算する。このとき、“０１１”＋“１０”＝“１０１”であるので、ロウアドレス“１０１”の位置にあるＷＬ駆動回路１４−６によりワード線ＷＬを駆動する。これによって、強誘電体メモリセル１１ａが選択される。そして、データ書き込み時には、強誘電体メモリセル１１ａに接続されたビット線ＢＬと駆動されたキャパシタプレート線ＰＬとの間に電圧を印加することで、強誘電体メモリセル１１ａの図示しない強誘電体キャパシタに所定のデータが書き込まれる。また、読み出し時には、強誘電体キャパシタに書き込まれたデータがビット線ＢＬにて読み出される。

次に、ロウアドレス“１１１”で、コラムアドレス“０１”の強誘電体メモリセル１１ｂにアクセスする場合について説明する。その場合、ロウアドレス“１１１”の位置にあるＰＬ駆動回路１３−８により、キャパシタプレート線ＰＬを駆動する。駆動するワード線は、上述のようにロウアドレス“１１１”とコラムアドレス“０１”の加算値に応じて決定される。この場合、“１１１”＋“０１”＝“１０００”となり、メモリセルアレイ１２のロウアドレスの最大値“１１１”を超える。その場合、列方向に配置したＷＬ駆動回路１４−９、１４−１０、１４−１１のうち、コラムアドレス“００”の位置にあるＷＬ駆動回路１４−９によりワード線ＷＬを駆動する。これにより、強誘電体メモリセル１１ｂが選択され、前述のような書き込み動作や読み出し動作が行われる。

同様に、ロウアドレスとコラムアドレスの加算結果が“１００１”となる強誘電体メモリセル１１ｃを選択する場合は、コラムアドレス“０１”の位置にあるＷＬ駆動回路１４−１０によりワード線ＷＬを駆動する。

以上のような、半導体記憶装置１０によれば、メモリセルアレイ１２においてキャパシタプレート線ＰＬが同一行の強誘電体メモリセル１１に接続するように配置され、ワード線ＷＬが列方向の異なる行の強誘電体メモリセル１１に接続するように配置されているため、同時に選択される強誘電体メモリセル１１の数が少なくなり低消費電力化が図れるとともに、ワード線ＷＬやキャパシタプレート線ＰＬを駆動する駆動回路のうち、ＷＬ駆動回路１４−１〜１４−１１の一部であるＷＬ駆動回路１４−９、１４−１０、１４−１１を列方向に配置するため、ダミー領域を設けなくとも全てのワード線ＷＬを駆動することができ、回路面積を縮小することができる。

次に、実施の形態の半導体記憶装置の詳細を説明する。
図２は、第１の実施の形態の半導体記憶装置の構成図である。
第１の実施の形態の半導体記憶装置１００ａは、２つのメモリセルアレイ１０１、１０２を有している。各メモリセルアレイ１０１、１０２は、図１で示したように同一行の強誘電体メモリセル１０３に接続するように配置したキャパシタプレート線ＰＬと、列方向に異なる行の強誘電体メモリセル１０３に接続するように配置したワード線ＷＬを有している。なお、メモリセルアレイ１０１、１０２において、ビット線は図示を省略している。

２つのメモリセルアレイ１０１、１０２の中央には、メモリセルアレイ１０１、１０２のワード線ＷＬやキャパシタプレート線ＰＬを駆動するためのＷＬ／ＰＬ駆動回路部１０４−１、１０４−２、…、１０４−ｎが行方向に配置されている。さらに、メモリセルアレイ１０１、１０２のワード線ＷＬのうち、行方向に配置したＷＬ／ＰＬ駆動回路部１０４−１〜１０４−ｎで駆動できないワード線ＷＬを駆動するためのＷＬ駆動回路１０５−１〜１０５−ｍ、１０６−１〜１０６−ｍをメモリセルアレイ１０１、１０２の上部に列方向に配置している。これにより、メモリセルアレイ１０１、１０２のｎ本のキャパシタプレート線ＰＬと、ｎ＋ｍ本のワード線ＷＬを全て駆動することができる。

ＷＬ／ＰＬ駆動回路部１０４−１〜１０４−ｎは、図１で示したようなワード線駆動回路とキャパシタプレート線駆動回路からなる。これらはほぼ同様の回路構成となる。具体的な回路構成は、図９に示したものと同様である。

また、半導体記憶装置１００ａは、周辺回路部１０７と、各種電圧を入力したり強誘電体メモリセル１０３から読み出した信号を出力するためのパッド部１０８、１０９とを有している。

周辺回路部１０７は、強誘電体メモリセル１０３の選択時に、外部から指定されたアドレスに応じて駆動するワード線ＷＬやキャパシタプレート線ＰＬを選択するデコーダや、ワード線ＷＬを選択する際に、前述したようにロウアドレスとコラムアドレスとを加算する加算回路、センスアンプ、コラム選択回路やタイミング発生回路などを有する。

第１の実施の形態の半導体記憶装置１００ａの動作は、図１で示した半導体記憶装置１０の動作とほぼ同じである。すなわち、ある強誘電体メモリセル１０３にアクセスする場合には、その強誘電体メモリセル１０３のロウアドレスの位置にあるＷＬ／ＰＬ駆動回路部１０４−１〜１０４−ｎでキャパシタプレート線ＰＬを駆動する。さらに、アクセスする強誘電体メモリセル１０３のコラムアドレスとロウアドレスとを加算した値のロウアドレスが、メモリセルアレイ１０１、１０２にある場合には、そのロウアドレスの位置にあるＷＬ／ＰＬ駆動回路部１０４−１〜１０４−ｎでワード線ＷＬを駆動する。加算結果がメモリセルアレイ１０１、１０２のロウアドレスの最大値を超える場合には、超えた値に応じて、メモリセルアレイ１０１、１０２の列方向に配置されたＷＬ駆動回路１０５−１〜１０５−ｍ、１０６−１〜１０６−ｍのいずれかを選択してワード線ＷＬを駆動する。このようにして選択された強誘電体メモリセル１０３に対して、書き込み動作や読み出し動作が行われる。

このような第１の実施の形態の半導体記憶装置１００ａによれば、メモリセルアレイ１０１、１０２においてキャパシタプレート線ＰＬが同一行の強誘電体メモリセル１０３に接続するように配置され、ワード線ＷＬが列方向の異なる行の強誘電体メモリセル１０３に接続するように配置されているため、同時に選択される強誘電体メモリセル１０３の数が少なくなり低消費電力化が図れる。また、ワード線ＷＬやキャパシタプレート線ＰＬを駆動する駆動回路のうち、ＷＬ駆動回路の一部であるＷＬ駆動回路１０５−１〜１０５−ｍ、１０６−１〜１０６−ｍを列方向に配置するため、ダミー領域やダミー領域に配置していたＷＬ／ＰＬ駆動回路部（図８参照。）を設けなくとも全てのワード線ＷＬを駆動することができ、回路面積を縮小することができる。

次に、第２の実施の形態の半導体記憶装置を説明する。
図１で示した半導体記憶装置１０や、第１の実施の形態の半導体記憶装置１００ａでは、ワード線を階段状に配置したメモリセルアレイを用いて説明したが、キャパシタプレート線を階段状に配置するようにしてもよい。

特に、スタック構造を有した強誘電体メモリセルなどを用いた場合、プレーナ型の強誘電体メモリセルと異なり、配線層を用いたキャパシタプレート線を形成できるので、ワード線の代わりにキャパシタプレート線を階段状に配置することが容易である。

図３は、第２の実施の形態の半導体記憶装置の構成図である。
第２の実施の形態の半導体記憶装置１００ｂも第１の実施の形態の半導体記憶装置１００ａと同様に、２つのメモリセルアレイ１１１、１１２を有している。各メモリセルアレイ１１１、１１２は、第１の実施の形態の半導体記憶装置１００ａと異なり、同一行の強誘電体メモリセル１１３に接続するように配置したワード線ＷＬと、列方向に異なる行の強誘電体メモリセル１１３に接続するように配置したキャパシタプレート線ＰＬを有している。なお、メモリセルアレイ１１１、１１２において、ビット線は図示を省略している。

２つのメモリセルアレイ１１１、１１２の中央には、メモリセルアレイ１１１、１１２のワード線ＷＬやキャパシタプレート線ＰＬを駆動するためのＷＬ／ＰＬ駆動回路部１１４−１、１１４−２、…、１１４−ｎが行方向に配置されている。さらに、メモリセルアレイ１１１、１１２のキャパシタプレート線ＰＬのうち、行方向に配置したＷＬ／ＰＬ駆動回路部１１４−１〜１１４−ｎで駆動できないキャパシタプレート線ＰＬを駆動するためのＰＬ駆動回路１１５−１〜１１５−ｍ、１１６−１〜１１６−ｍをメモリセルアレイ１１１、１１２の上部に列方向に配置している。これにより、メモリセルアレイ１１１、１１２のｎ本のワード線ＷＬと、ｎ＋ｍ本のキャパシタプレート線ＰＬを全て駆動することができる。

また、第２の実施の形態の半導体記憶装置１００ｂは、周辺回路部１１７と、各種電圧を入力したり強誘電体メモリセル１１３から読み出した信号を出力するためのパッド部１１８、１１９を有している。

周辺回路部１１７は、強誘電体メモリセル１１３の選択時に、外部から指定されたアドレスに応じて駆動するワード線ＷＬやキャパシタプレート線ＰＬを選択するデコーダ、キャパシタプレート線ＰＬを選択する際にロウアドレスとコラムアドレスとを加算する加算回路、センスアンプ、コラム選択回路やタイミング発生回路などを有する。

ところで、ＷＬ／ＰＬ駆動回路部１１４−１〜１１４−ｎは、図１で示したようなワード線駆動回路とキャパシタプレート線駆動回路とからなる。ここで、ワード線駆動回路は、図９で示したものと同様の回路構成を有する。但し、強誘電体メモリセル１１３としてスタック構造を有した強誘電体メモリセル１１３を用いた場合、キャパシタプレート線駆動回路は、電源電圧でキャパシタプレート線ＰＬを駆動することができるので、例えば、以下のような小規模な回路構成となる。

図４は、第２の実施の形態の半導体記憶装置のＰＬ駆動回路の一例の回路図である。
ＰＬ駆動回路１２０は、ＮＡＮＤ回路１２１、インバータ回路１２２、ＰＭＯＳ１２３、１２４、およびＮＭＯＳ１２５、１２６を有している。

ＮＡＮＤ回路１２１の一方の入力端子は、端子ＤＲＶと接続しており、他方の端子はデコード端子ＤＥＣと接続している。ＮＡＮＤ回路１２１の出力端子は、インバータ回路１２２を介してＰＭＯＳ１２３とＮＭＯＳ１２５のゲートと接続している。

ＰＭＯＳ１２３の一方の入出力端子には、電源電圧ＶＤＤが印加されており、他方の入出力端子は、ＮＭＯＳ１２５の一方の入出力端子と接続されるとともに、ＰＭＯＳ１２４及びＮＭＯＳ１２６のゲートと接続している。ＮＭＯＳ１２５の他方の入出力端子は接地されている。

ＰＭＯＳ１２４の一方の入出力端子には、電源電圧ＶＤＤが印加されており、他方の入出力端子は、ＮＭＯＳ１２６の一方の入出力端子と接続されるとともに出力端子ＯＵＴと接続している。ＮＭＯＳ１２６の他方の入出力端子は接地されている。出力端子ＯＵＴは、図３で示したキャパシタプレート線ＰＬと接続している。

なお、列方向に配置したＰＬ駆動回路１１５−１〜１１５−ｍ、１１６−１〜１１６−ｍも、上記のような回路構成となる。
ＰＬ駆動回路１２０の動作を簡単に説明する。

選択するメモリセルのアドレスに応じて、周辺回路部１１７の加算回路は、前述したような加算処理を行い、どのキャパシタプレート線ＰＬを選択するか指定する。ここで、ＰＬ駆動回路１２０で駆動するキャパシタプレート線ＰＬが選択された場合、ＰＬ駆動回路１２０のデコード端子ＤＥＣがＨレベルになる。このとき周辺回路部１１７に含まれるタイミング発生回路により端子ＤＲＶがＨレベルになると、出力端子ＯＵＴは電源電圧ＶＤＤとなり、キャパシタプレート線ＰＬが駆動される。

このように、電源電圧ＶＤＤでキャパシタプレート線ＰＬを駆動できることから、図９で示したような、昇圧のための回路（インバータ回路９１５、９１６や強誘電体キャパシタ９２１、９２０など）が不要になり回路規模を縮小できる。

第２の実施の形態の半導体記憶装置１００ｂの動作を説明する。ある強誘電体メモリセル１１３にアクセスする場合には、その強誘電体メモリセル１１３のロウアドレスの位置にあるＷＬ／ＰＬ駆動回路部１１４−１〜１１４−ｎでワード線ＷＬを駆動する。さらに、アクセスする強誘電体メモリセル１１３のコラムアドレスとロウアドレスとを加算した値のロウアドレスが、メモリセルアレイ１１１、１１２にある場合には、そのロウアドレスの位置にあるＷＬ／ＰＬ駆動回路部１１４−１〜１１４−ｎでキャパシタプレート線ＰＬを駆動する。加算結果がメモリセルアレイ１１１、１１２のロウアドレスの最大値を超える場合には、超えた値に応じて、メモリセルアレイ１１１、１１２の列方向に配置されたＰＬ駆動回路１１５−１〜１１５−ｍ、１１６−１〜１１６−ｍのいずれかを選択してキャパシタプレート線ＰＬを駆動する。このようにして選択された強誘電体メモリセル１１３に対して、書き込み動作や読み出し動作が行われる。

このような第２の実施の形態の半導体記憶装置１００ｂによれば、メモリセルアレイ１１１、１１２においてワード線ＷＬが同一行の強誘電体メモリセル１１３に接続するように配置され、キャパシタプレート線ＰＬが列方向の異なる行の強誘電体メモリセル１１３に接続するように配置されているため、同時に選択される強誘電体メモリセル１１３の数が少なくなり低消費電力化が図れる。また、ワード線ＷＬやキャパシタプレート線ＰＬを駆動する駆動回路のうち、ＰＬ駆動回路の一部であるＰＬ駆動回路１１５−１〜１１５−ｍ、１１６−１〜１１６−ｍを列方向に配置するため、図８のようにダミー領域やダミー領域に配置していたＷＬ／ＰＬ駆動回路部を設けなくとも全てのキャパシタプレート線ＰＬを駆動することができ、回路面積を縮小することができる。また、スタック構造を有する強誘電体メモリセル１１３を用いることで、図４のように、ＰＬ駆動回路の回路規模を縮小でき、さらに、半導体記憶装置１００ｂの回路面積を縮小することができる。

次に、第３の実施の形態の半導体記憶装置を説明する。
図５は、第３の実施の形態の半導体記憶装置の構成図である。
第３の実施の形態の半導体記憶装置１００ｃは、第１及び第２の実施の形態の半導体記憶装置１００ａ、１００ｂと同様に、２つのメモリセルアレイ１３１、１３２を有している。各メモリセルアレイ１３１、１３２は、第２の実施の形態の半導体記憶装置１００ｂと同様に、同一行の強誘電体メモリセル１３３に接続するように配置したワード線ＷＬと、列方向に異なる行の強誘電体メモリセル１３３に接続するように配置したキャパシタプレート線ＰＬを有している。但し、第２の実施の形態の半導体記憶装置１００ｂのメモリセルアレイ１１１、１１２とは構成が上下逆になっている。

２つのメモリセルアレイ１３１、１３２の中央には、メモリセルアレイ１３１、１３２のワード線ＷＬやキャパシタプレート線ＰＬを駆動するためのＷＬ／ＰＬ駆動回路部１３４−１、１３４−２、…、１３４−ｎが行方向に配置されている。さらに、メモリセルアレイ１３１、１３２のキャパシタプレート線ＰＬのうち、行方向に配置したＷＬ／ＰＬ駆動回路部１３４−１〜１３４−ｎで駆動できないキャパシタプレート線ＰＬを駆動するためのＰＬ駆動回路１３５−１〜１３５−ｍ、１３６−１〜１３６−ｍを列方向に配置している。但し、第３の実施の形態の半導体記憶装置１００ｃでは、これらＰＬ駆動回路１３５−１〜１３５−ｍ、１３６−１〜１３６−ｍは、第２の実施の形態の半導体記憶装置１００ｂと異なり、メモリセルアレイ１３１、１３２と、周辺回路部１３７との間に列方向に配置され、それぞれｍ本のキャパシタプレート線ＰＬを駆動する。

また、第３の実施の形態の半導体記憶装置１００ｃは、第１及び第２の実施の形態の半導体記憶装置１００ａ、１００ｂと同様に、周辺回路部１３７と、各種電圧を入力したり強誘電体メモリセル１３３から読み出した信号を出力するためのパッド部１３８、１３９とを有している。

但し、第３の実施の形態の半導体記憶装置１００ｃにおいて、周辺回路部１３７は、第１及び第２の実施の形態の半導体記憶装置１００ａ、１００ｂとほぼ同様な回路を有している。但し、メモリセルアレイ１３１、１３２の構成が第１及び第２の実施の形態の半導体記憶装置１００ａ、１００ｂのものと上下逆になっているため、加算回路の代わりに、ロウアドレスとコラムアドレスとを減算する減算回路を有している。

以下、第３の実施の形態の半導体記憶装置１００ｃの動作を説明する。ある強誘電体メモリセル１３３にアクセスする場合には、その強誘電体メモリセル１３３のロウアドレスの位置にあるＷＬ／ＰＬ駆動回路部１３４−１〜１３４−ｎでワード線ＷＬを駆動する。

駆動するキャパシタプレート線ＰＬの選択のしかたは、第１及び第２の実施の形態の半導体記憶装置１００ａ、１００ｂと異なっている。以下、説明を簡略化するために、メモリセルアレイ１３１において、８×４個の強誘電体メモリセル１３３を配置した場合を例にして、駆動するキャパシタプレート線ＰＬの選択のしかたを説明する。

図６は、第３の実施の形態の半導体記憶装置におけるメモリセルアレイ及び各駆動回路の概略図である。
例えば、ロウアドレス“０１１”で、コラムアドレス“１０”の強誘電体メモリセル１３３ａにアクセスする場合、ロウアドレス“０１１”の位置にあるＷＬ／ＰＬ駆動回路部１３４−４により、ワード線ＷＬを駆動する。駆動するキャパシタプレート線ＰＬの選択の際には、ロウアドレス“０１１”とコラムアドレス“１０”との減算値に応じて決定される。

上記のように、ロウアドレス“０１１”で、コラムアドレス“１０”の強誘電体メモリセル１３３ａを選択する場合、図５の周辺回路部１３７に含まれる減算回路はロウアドレス“０１１”から“１０”を減算する。“０１１”−“１０”＝“００１”であるので、ロウアドレス“００１”の位置にあるＷＬ／ＰＬ駆動回路部１３４−２によりキャパシタプレート線ＰＬを駆動する。これによって、強誘電体メモリセル１３３ａが選択される。そして、データ書き込み時には、強誘電体メモリセル１３３ａに接続されたビット線ＢＬと、駆動されたキャパシタプレート線ＰＬとの間に電圧を印加することで、強誘電体メモリセル１３３ａの図示しない強誘電体キャパシタに所定のデータが書き込まれる。また、読み出し時には、強誘電体キャパシタに書き込まれたデータがビット線ＢＬにて読み出される。

次に、ロウアドレス“０００”で、コラムアドレス“０１”の強誘電体メモリセル１３３ｂにアクセスする場合について説明する。その場合、ロウアドレス“０００”の位置にあるＷＬ／ＰＬ駆動回路部１３４−１により、ワード線ＷＬを駆動する。駆動するキャパシタプレート線ＰＬは、上述したようにロウアドレス“０００”とコラムアドレス“０１”の減算値に応じて決定される。この場合、減算値は負の値となり、絶対値は“００１”となる。その場合、列方向に配置したＰＬ駆動回路１３５−１、１３５−２、１３５−３のうち、コラムアドレス“００”の位置にあるＰＬ駆動回路１３５−１によりキャパシタプレート線ＰＬを駆動する。これにより、強誘電体メモリセル１３３ｂが選択され、前述のような書き込み動作や読み出し動作が行われる。

同様に、ロウアドレスとコラムアドレスの減算結果が負で、その絶対値が“０１０”となる強誘電体メモリセル１３３ｃを選択する場合は、コラムアドレス“０１”の位置にあるＰＬ駆動回路１３５−２によりキャパシタプレート線ＰＬを駆動し、減算結果が負で、その絶対値が“０１１”となる強誘電体メモリセル１３３ｄを選択する場合は、コラムアドレス“１０”の位置にあるＷＬ駆動回路１３５−３によりキャパシタプレート線ＰＬを駆動する。

このような第３の実施の形態の半導体記憶装置１００ｃによれば、第２の実施の形態の半導体記憶装置１００ｂと同様の効果を得られるとともに、ＰＬ駆動回路１３５−１〜１３５−ｍ、１３６−１〜１３６−ｍを周辺回路部１３７に近接して配置したので、周辺回路部１３７に含まれるデコーダ回路の配線距離を短くでき、配線遅延の低減による回路の高速動作が期待できる。

なお、上記では、第２の実施の形態の半導体記憶装置１００ｂと同様に、キャパシタプレート線ＰＬが列方向に異なる行の強誘電体メモリセル１３３に接続するようなメモリセルアレイ１３１、１３２を適用したが、第１の実施の形態の半導体記憶装置１００ａのメモリセルアレイ１０１、１０２を上下逆にして、列方向に配置したＷＬ駆動回路１０５−１〜１０５−ｍ、１０６−１〜１０６−ｍを、メモリセルアレイ１０１、１０２と周辺回路部１０７との間に配置するようにしてもよい。

（付記１） 強誘電体メモリセルを有した半導体記憶装置において、
行列状に配置された複数の前記強誘電体メモリセルと、同一行の前記強誘電体メモリセルに接続するように配置したキャパシタプレート線と、列方向に異なる行の前記強誘電体メモリセルに接続するように配置したワード線と、を有するメモリセルアレイと、
前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
前記ワード線を駆動する複数のワード線駆動回路と、
を有し、
前記キャパシタプレート線駆動回路を前記メモリセルアレイの行方向に配置し、前記ワード線駆動回路の一部を列方向に配置したことを特徴とする半導体記憶装置。

（付記２） 選択する前記強誘電体メモリセルの行アドレスと列アドレスとを加算した値に応じて、駆動する前記ワード線を決定する回路部を有することを特徴とする付記１記載の半導体記憶装置。

（付記３） 前記回路部は、加算結果がメモリセルアドレスにおける前記行アドレスの最大値を超えた場合には、列方向に配置した前記ワード線駆動回路により、前記ワード線を駆動させることを特徴とする付記２記載の半導体記憶装置。

（付記４） 選択する前記強誘電体メモリセルの行アドレスと列アドレスとを減算した値に応じて、駆動する前記ワード線を決定する回路部を有することを特徴とする付記１記載の半導体記憶装置。

（付記５） 前記回路部は、減算結果が負の場合には、列方向に配置した前記ワード線駆動回路により、前記ワード線を駆動させることを特徴とする付記４記載の半導体記憶装置。

（付記６） アクセスする前記強誘電体メモリセルのアドレスに応じて、駆動する前記ワード線または前記キャパシタプレート線を選択する回路部を有し、前記メモリセルアレイと、前記回路部との間に前記ワード線駆動回路の一部を列方向に配置したことを特徴とする付記１記載の半導体記憶装置。

（付記７） 強誘電体メモリセルを有した半導体記憶装置において、
行列状に配置された複数の前記強誘電体メモリセルと、同一行の前記強誘電体メモリセルに接続するように配置したワード線と、列方向に異なる行の前記強誘電体メモリセルに接続するように配置したキャパシタプレート線と、を有するメモリセルアレイと、
前記ワード線を駆動する複数のワード線駆動回路と、
前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
を有し、
前記ワード線駆動回路を前記メモリセルアレイの行方向に配置し、前記キャパシタプレート線駆動回路の一部を列方向に配置したことを特徴とする半導体記憶装置。

（付記８） 前記強誘電体メモリセルは、スタック構造を有した前記強誘電体メモリセルであることを特徴とする付記７記載の半導体記憶装置。
（付記９） 選択する前記強誘電体メモリセルの行アドレスと列アドレスとを加算した値に応じて、駆動する前記キャパシタプレート線を決定する回路部を有することを特徴とする付記７記載の半導体記憶装置。

（付記１０） 前記回路部は、加算結果がメモリセルアドレスにおける前記行アドレスの最大値を超えた場合には、列方向に配置した前記キャパシタプレート線駆動回路により、前記キャパシタプレート線を駆動させることを特徴とする付記９記載の半導体記憶装置。

（付記１１） 選択する前記強誘電体メモリセルの行アドレスと列アドレスとを減算した値に応じて、駆動する前記キャパシタプレート線を決定する回路部を有することを特徴とする付記７記載の半導体記憶装置。

（付記１２） 前記回路部は、減算結果が負の場合には、列方向に配置した前記キャパシタプレート線駆動回路により、前記キャパシタプレート線を駆動させることを特徴とする付記１１記載の半導体記憶装置。

（付記１３） アクセスする前記強誘電体メモリセルのアドレスに応じて、駆動する前記ワード線または前記キャパシタプレート線を選択する回路部を有し、前記メモリセルアレイと、前記回路部との間に前記キャパシタプレート線駆動回路の一部を列方向に配置したことを特徴とする付記７記載の半導体記憶装置。

本実施の形態の半導体記憶装置の概略の構成図である。 第１の実施の形態の半導体記憶装置の構成図である。 第２の実施の形態の半導体記憶装置の構成図である。 第２の実施の形態の半導体記憶装置のＰＬ駆動回路の一例の回路図である。 第３の実施の形態の半導体記憶装置の構成図である。 第３の実施の形態の半導体記憶装置におけるメモリセルアレイ及び各駆動回路の概略図である。 従来の強誘電体メモリのメモリセルアレイの一例を示す図である。 強誘電体メモリセルを有した従来の半導体記憶装置の構成を示す模式図である。 従来のワード線駆動回路の一例の回路図である。

符号の説明

１０ 半導体記憶装置
１１、１１ａ、１１ｂ、１１ｃ 強誘電体メモリセル
１２ メモリセルアレイ
１３−１〜１３−８ ＰＬ駆動回路
１４−１〜１４−１１ ＷＬ駆動回路
ＷＬ ワード線
ＰＬ キャパシタプレート線
ＢＬ ビット線

Claims (14)

1. 強誘電体メモリセルを有した半導体記憶装置において、
   行列状に配置された複数の強誘電体メモリセルと、同一行の強誘電体メモリセルに接続するように配置したキャパシタプレート線と、列方向に異なる行の強誘電体メモリセルに接続するように配置したワード線と、を有するメモリセルアレイと、
   前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
   前記ワード線を駆動する複数のワード線駆動回路と、
   を有し、
   前記複数のキャパシタプレート線駆動回路を前記メモリセルアレイの行方向に配置し、前記複数のワード線駆動回路のうち、行アドレスと列アドレスの加算値が前記メモリセルアレイの行アドレスの最大値を超える強誘電体メモリセルに接続されたワード線を駆動するワード線駆動回路を前記メモリセルアレイの列方向に配置したことを特徴とする半導体記憶装置。
2. 選択する強誘電体メモリセルの行アドレスと列アドレスとを加算した値に応じて、駆動するワード線を決定する回路部を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記回路部は、加算結果が前記行アドレスの最大値を超えた場合には、列方向に配置したワード線駆動回路により、前記ワード線を駆動させることを特徴とする請求項２記載の半導体記憶装置。
4. 強誘電体メモリセルを有した半導体記憶装置において、
   行列状に配置された複数の前記強誘電体メモリセルと、同一行の前記強誘電体メモリセルに接続するように配置したワード線と、列方向に異なる行の前記強誘電体メモリセルに接続するように配置したキャパシタプレート線と、を有するメモリセルアレイと、
   前記ワード線を駆動する複数のワード線駆動回路と、
   前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
   を有し、
   前記複数のワード線駆動回路を前記メモリセルアレイの行方向に配置し、前記複数のキャパシタプレート線駆動回路のうち、行アドレスと列アドレスの加算値が前記メモリセルアレイの行アドレスの最大値を超える強誘電体メモリセルに接続されたキャパシタプレート線を駆動するキャパシタプレート線駆動回路を前記メモリセルアレイの列方向に配置したことを特徴とする半導体記憶装置。
5. 選択する強誘電体メモリセルの行アドレスと列アドレスとを加算した値に応じて、駆動するキャパシタプレート線を決定する回路部を有することを特徴とする請求項４記載の半導体記憶装置。
6. 前記回路部は、加算結果が前記行アドレスの最大値を超えた場合には、列方向に配置したキャパシタプレート線駆動回路により、前記キャパシタプレート線を駆動させることを特徴とする請求項５記載の半導体記憶装置。
7. 強誘電体メモリセルを有した半導体記憶装置において、
   行列状に配置された複数の前記強誘電体メモリセルと、同一行の前記強誘電体メモリセルに接続するように配置したワード線と、列方向に異なる行の前記強誘電体メモリセルに接続するように配置したキャパシタプレート線と、を有するメモリセルアレイと、
   前記ワード線を駆動する複数のワード線駆動回路と、
   前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
   を有し、
   前記複数のワード線駆動回路を前記メモリセルアレイの行方向に配置し、前記複数のキャパシタプレート線駆動回路のうち、行アドレスから列アドレスを減算した値が負になる強誘電体メモリセルに接続されたキャパシタプレート線を駆動するキャパシタプレート線駆動回路を前記メモリセルアレイの列方向に配置したことを特徴とする半導体記憶装置。
8. 選択する強誘電体メモリセルの行アドレスと列アドレスとを減算した値に応じて、駆動するキャパシタプレート線を決定する回路部を有することを特徴とする請求項７記載の半導体記憶装置。
9. 前記回路部は、減算結果が負の場合には、列方向に配置したキャパシタプレート線駆動回路により、前記キャパシタプレート線を駆動させることを特徴とする請求項８記載の半導体記憶装置。
10. アクセスする強誘電体メモリセルのアドレスに応じて、駆動するワード線またはキャパシタプレート線を選択する回路部を有し、前記メモリセルアレイと、前記回路部との間に前記複数のキャパシタプレート線駆動回路の一部を列方向に配置したことを特徴とする請求項７記載の半導体記憶装置。
11. 強誘電体メモリセルを有した半導体記憶装置において、
    行列状に配置された複数の強誘電体メモリセルと、同一行の強誘電体メモリセルに接続するように配置したキャパシタプレート線と、列方向に異なる行の強誘電体メモリセルに接続するように配置したワード線と、を有するメモリセルアレイと、
    前記キャパシタプレート線を駆動する複数のキャパシタプレート線駆動回路と、
    前記ワード線を駆動する複数のワード線駆動回路と、
    を有し、
    前記複数のキャパシタプレート線駆動回路を前記メモリセルアレイの行方向に配置し、前記複数のワード線駆動回路のうち、行アドレスから列アドレスを減算した値が負になる強誘電体メモリセルに接続されたワード線を駆動するワード線駆動回路を前記メモリセルアレイの列方向に配置したことを特徴とする半導体記憶装置。
12. 選択する強誘電体メモリセルの行アドレスと列アドレスとを減算した値に応じて、駆動するワード線を決定する回路部を有することを特徴とする請求項１１記載の半導体記憶装置。
13. 前記回路部は、減算結果が負の場合には、列方向に配置したワード線駆動回路により、前記ワード線を駆動させることを特徴とする請求項１２記載の半導体記憶装置。
14. アクセスする強誘電体メモリセルのアドレスに応じて、駆動するワード線またはキャパシタプレート線を選択する回路部を有し、前記メモリセルアレイと、前記回路部との間に前記複数のワード線駆動回路の一部を列方向に配置したことを特徴とする請求項１１記載の半導体記憶装置。

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