JP4801977B2

JP4801977B2 - 半導体記憶装置

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Inventors: 隆荻原; 大三郎高島
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Description

本発明は、温度検知回路、電圧発生回路及び半導体記憶装置に関し、例えば誘電体キャパシタを用いたメモリセルを備えた強誘電体メモリに使用されるものである。

従来、半導体記憶装置においては、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧と、ダミーキャパシタに供給され、ビット線電位を比較増幅する際に一方のビット線側に供給する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧は全く独立に作られてきた。従って、センスアンプによりビット線電位を比較増幅するためのセンスアンプ供給電圧がリーク電流等により変動しても、参照電位発生のためのダミーキャパシタ駆動電圧はこれに追随して変動することはなかった。

しかしながら、センスアンプによりビット線電位を比較増幅するためのセンスアンプ供給電圧Ｖ_ＳＡの変動をΔＶ_ＳＡとし、ダミーキャパシタ駆動電圧Ｖ_ＤＣの変動をΔＶ_ＤＣとすると、
ΔＶ_ＤＣ≒α×ΔＶ_ＳＡ・・・（１）
という関係があり、ダミーキャパシタ駆動電圧をセンスアンプ供給電圧の変動に対して一定の比率の基に追随させる必要があったが、従来考慮されてこなかった。

ダミーキャパシタ駆動電圧Ｖ_ＤＣがセンスアンプ供給電圧Ｖ_ＳＡ依存性を有することを、図３６（ａ）及び図３６（ｂ）を用いて定性的に説明する。まず、図３６（ａ）において“１”データである残留分極量Pr_SALを読み出す場合を考える。プレート線を駆動する電位をＶ_PL、ビット線電位をＶ_BL、センスアンプに供給する電圧をＶ_SALとすると、プレートを駆動し、センスアンプを起動し、その後プレート線電位を戻した状態では、分極はＡ点にいることとなる。

また、図３６（ｂ）に示すように、センスアンプに供給する電圧をＶ_SAS(Ｖ_SAL＞Ｖ_SAS)とすると、プレート線を駆動し、センスアンプを起動し、その後プレート線電位を戻した状態では、分極はＢ点にいることとなる。即ち、センスアンプに供給する電圧が小さいと、分極は小さなヒステリシス上を動き、残留分極量Pr_SASも小さくなるため、読み出しの際の“１”信号電位も小さくなり、“０”信号電位の分布と“１”信号電位の分布との中点も小さくなり、ダミーキャパシタ駆動電圧Ｖ_ＤＣの電位も小さくなる。

また、従来技術としての温度検知回路は、ダイオードと抵抗Ｒａと抵抗Ｒｂを直列に接続した回路と、温度に依存しない基準電位Ｖ_ＲＥＦとオペアンプからなり、オペアンプの一方の入力端に基準電位Ｖ_ＲＥＦを入力し、他方の入力端に抵抗Ｒａと抵抗Ｒｂの接続点の電圧Ｖ_ＴＭＰを入力する構成をとっていた。電圧Ｖ_ＴＭＰは温度に依存する電位であるため、基準電位Ｖ_ＲＥＦを変化させれば温度に応じてオペアンプの出力が反転する基準電位Ｖ_ＲＥＦが変わる。このオペアンプの出力が変わる基準電位Ｖ_ＲＥＦをモニターしておけば、温度検知をすることができた。しかし、この方法ではオペアンプの動作点が変わるという問題があった。

また、前記ダイオードと抵抗Ｒａと抵抗Ｒｂを直列に接続した回路に供給する電圧を変え、この回路の出力電圧Ｖ_ＴＭＰと基準電位Ｖ_ＲＥＦとをオペアンプで比較する回路においては、２種類の電位を供給しなければならず、オペアンプもこれら電位供給のために２系統必要になり、しきい値のばらつきの要因が増えることとなる。

なお、前記温度検知回路に関する従来技術として、電気特性が温度によって変化する少なくとも１つ以上の素子を備えその出力電圧が温度依存性を示すように構成された第１の回路と、電気特性が温度によって変化する少なくとも１つ以上の素子を備えその出力電圧が第１の回路の出力電圧の温度依存性とは反対の温度依存性を示すように構成された第２の回路と、第１の回路の出力電圧と第２の回路の出力電圧とを入力とする比較器とを備えた温度検出回路が提案されている（特許文献１参照）。
特開平６−３４７３３７号公報

この発明は、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧の電圧変動に追随して、センスアンプにて使用する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧を変動可能な電圧発生回路を提供する。

また、この発明は、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易に温度を検知することができる温度検知回路を提供する。

この発明の第１の態様によれば、情報を記憶するメモリセルと、前記メモリセルに接続された第１のビット線と、ダミーキャパシタを有するダミーセルと、前記ダミーセルに接続され、第１のビット線の電位と相補なる電位が供給される第２のビット線と、前記第１のビット線と前記第２のビット線とを比較増幅するセンスアンプと、前記センスアンプにて前記比較増幅に使用されるセンスアンプ供給電圧をセンスアンプに供給するセンスアンプ供給電圧発生回路と、前記センスアンプ供給電圧が供給され、前記第１のビット線にメモリセルからのデータが読み出された際に、前記センスアンプ供給電圧の変動と正の相関を持って変動する参照電位を、前記ダミーセルを介して前記第２のビット線に供給する参照電位発生回路とを具備する半導体記憶装置が提供される。

この発明によれば、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧の電圧変動に追随して、センスアンプにて使用する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧を変動可能な電圧発生回路を提供できる。また、この発明は、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易に温度を検知することができる温度検知回路を提供できる。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態の電圧発生回路を含む半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルに強誘電体キャパシタを含む強誘電体メモリを例に取る。

図１は、第１の実施形態の半導体記憶装置の構成を示すブロック図であり、強誘電体メモリの主要部を示している。

図１に示すように、強誘電体メモリは、メモリセルアレイ１１、ダミーセルアレイ１２、センスアンプ（Ｓ／Ａ）１３、センスアンプ供給電圧発生回路１４、プレート線駆動回路１５、ダミーキャパシタ駆動電圧発生回路１６、ダミーキャパシタ駆動回路１７、ＤＱ線センスアンプ（ＤＱＳ／Ａ）１８、及びＤＱ線センスアンプ用の参照電位供給回路１９を含む。

メモリセルアレイ１１は、行列状に複数配列されたメモリセルを有する。メモリセルは、強誘電体キャパシタＣ０の一方の電極がスイッチングトランジスタＴＲ０のソースに接続され、強誘電体キャパシタＣ０の他方の電極がプレート線ＰＬ０に接続され、スイッチングトランジスタＴＲ０のゲートがワード線ＷＬ０に接続され、さらにスイッチングトランジスタＴＲ０のドレインがビット線に接続された構成を持つ。

前記ダミーセルアレイ１２は、ダミーキャパシタＣＡの両電極をそれぞれＭＯＳトランジスタＴＲＡのソースとプレート線ＰＬＡに接続し、ＭＯＳトランジスタＴＲＡのゲートをワード線ＷＬＡに接続し、さらにＭＯＳトランジスタＴＲＡのドレインをビット線に接続したダミーセルを複数有する。

前記センスアンプ１３は、ビット線対（ビット線とこれと相補なる/ビット線）の電位を比較増幅する。センスアンプ供給電圧発生回路１４は、センスアンプにおいてビット線対の電位を比較増幅するために用いられるセンスアンプ供給電圧Ｖ_ＳＡをセンスアンプに供給する。センスアンプ供給電圧発生回路１４は、またセンスアンプ供給電圧Ｖ_ＳＡをダミーキャパシタ駆動電圧発生回路１６に供給する。

前記ダミーキャパシタ駆動電圧発生回路１６は、ビット線と／ビット線とを比較増幅する際に、／ビット線側に供給する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧Ｖ_ＤＣをダミーキャパシタ駆動回路１７に供給する。ダミーキャパシタ駆動回路１７は、プレート線ＰＬＡを介してダミーキャパシタ駆動電圧Ｖ_ＤＣをダミーキャパシタＣＡに供給する。ダミーキャパシタ駆動電圧発生回路１６及びダミーキャパシタ駆動回路１７は、ダミーキャパシタを持つダミーセルを介して／ビット線に参照電位を供給する参照電位発生回路として働く。

さらに、プレート線駆動回路１５は、プレート線ＰＬ０を介して強誘電体キャパシタＣ０に電圧を供給する。また、ＤＱ線センスアンプ（ＤＱＳ／Ａ）１８は、ビット線から転送されたＤＱ線対（ＤＱ線とこれと相補なる/ＤＱ線）の電位を比較増幅し、ＤＱ線センスアンプ用の参照電位供給回路１９は、/ＤＱ線に参照電位を供給する。

また、図２は第１の実施形態の半導体記憶装置の他の構成例を示すブロック図であり、メモリセルに強誘電体キャパシタを含む強誘電体メモリの主要部を示している。この強誘電体メモリは、メモリセルアレイ２０、及びブロックセレクタ２１を除いて、図１に示した強誘電体メモリの構成と同様の構成を有する。ブロックセレクタ２１は、メモリセルアレイ２０に含まれる、直列接続された複数のメモリセルからなるメモリセルブロックの選択を行う。

前記メモリセルアレイ２０は複数配列されたメモリセルブロックを有し、メモリセルブロックは直列接続された複数のメモリセルを含む。メモリセルは、強誘電体キャパシタＣ０及びスイッチングトランジスタＴＲ０を有し、強誘電体キャパシタＣ０の一方の電極がスイッチングトランジスタＴＲ０のソースに接続され、強誘電体キャパシタＣ０の他方の電極がスイッチングトランジスタＴＲ０のドレインに接続され、このスイッチングトランジスタＴＲ０のゲートがワード線ＷＬ０に接続された構成を持つ。メモリセルブロックは、直列接続された複数のメモリセル、ブロック選択用のＭＯＳトランジスタＢＳ０、及びプレート線ＰＬ０を有し、直列接続された複数のメモリセルの一方の端にはプレート線ＰＬ０が接続され、他方の端にはブロック選択用のＭＯＳトランジスタＢＳ０を介してビット線が接続された構成を持つ。

次に、図１、図２に示した第１の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路について説明する。

図３は、前記半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この電圧発生回路では、センスアンプに供給するセンスアンプ供給電圧Ｖ_ＳＡと接地電位Ｖ_ＳＳ間を結んだ抵抗列の途中から基準電圧Ｖ_{ＲＥＦＤＣ}を取り出すことにより、センスアンプ供給電圧Ｖ_ＳＡの変動に、基準電圧Ｖ_{ＲＥＦＤＣ}を追随させ、さらにダミーキャパシタ駆動電圧Ｖ_ＤＣを追随させようとするものである。

図３に示すように、演算増幅回路（以下、オペアンプと記す）ＯＰ１の負(−)入力端には、抵抗Ｒ_１と抵抗Ｒ_２との間のノードが接続され、基準電圧Ｖ_{ＲＥＦＤＣ}が供給されている。オペアンプＯＰ１の正(＋)入力端には、抵抗Ｒａと抵抗Ｒｂとの間のノードが接続されている。オペアンプＯＰ１の出力端には、ｐチャネルＭＯＳトランジスタＰＴ１のゲートが接続され、ｐチャネルＭＯＳトランジスタＰＴ１のドレインには、ｎチャネルＭＯＳトランジスタＮＴ１のドレイン及びゲート、ｎチャネルＭＯＳトランジスタＮＴ２のゲートが接続されている。

抵抗Ｒ_１の一端と抵抗Ｒ_２の一端とが接続されており、抵抗Ｒ_１の他端にはセンスアンプ供給電圧Ｖ_ＳＡが供給され、抵抗Ｒ_２の他端には、例えば接地電位Ｖ_ＳＳが供給されている。また、ｐチャネルＭＯＳトランジスタＰＴ１のソースには電源電圧Ｖ_ＤＤが供給されている。抵抗Ｒａの一端と抵抗Ｒｂの一端とが接続されており、抵抗Ｒａの他端にはｎチャネルＭＯＳトランジスタＮＴ１のソースが接続され、また抵抗Ｒｂの他端には接地電位Ｖ_ＳＳが供給されている。さらに、ｎチャネルＭＯＳトランジスタＮＴ２のドレインには電源電圧Ｖ_ＤＤが供給され、このトランジスタＮＴ２のソースからはダミーキャパシタ駆動電圧Ｖ_ＤＣが出力されている。

センスアンプ供給電圧Ｖ_ＳＡは、センスアンプに供給される電源電圧であり、センスアンプにてビット線対（ビット線とこれと相補なる／ビット線）の電位を比較増幅するために用いられる。ダミーキャパシタ駆動電圧Ｖ_ＤＣは、プレート線を介してダミーキャパシタに供給される電圧であり、ビット線と／ビット線とを比較増幅する際に、／ビット線側に供給する参照電位を発生させるために用いられる。

このような構成を有する電圧発生回路には、
Ｖ_{ＲＥＦＤＣ}＝Ｖ_ＳＡ×Ｒ_２／（Ｒ_１＋Ｒ_２）・・・（２）
ΔＶ_{ＲＥＦＤＣ}＝ΔＶ_ＳＡ×Ｒ_２／（Ｒ_１＋Ｒ_２）・・・（３）
ΔＶ_ＤＣ＝ΔＶ_ＳＡ×Ｒ_２／（Ｒ_１＋Ｒ_２）×Ｖ_ＤＣ／Ｖ_{ＲＥＦＤＣ}・・・（４）
ΔＶ_ＤＣ＝ΔＶ_ＳＡ×Ｖ_ＤＣ／Ｖ_ＳＡ・・・（５）
の関係がある。ここで式（１）におけるαは、
α＝Ｖ_ＤＣ／Ｖ_ＳＡ・・・（６）
となり、この割合αでダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１と抵抗Ｒ_２の絶対値を適当に選ぶことにより、抵抗Ｒ_１及び抵抗Ｒ_２に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第２の実施形態］
次に、この発明の第２の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。

図４は、第２の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この電圧発生回路では、図３に示した電圧発生回路において、直列接続された抵抗Ｒ_１、Ｒ_２の両端にダイオードＤ１を並列に接続し、その両端にさらに抵抗Ｒ_３または抵抗Ｒ_４をそれぞれ接続している。詳述すると、ダイオードＤ１のアノード（ｐ型半導体領域）に抵抗Ｒ_３が接続され、ダイオードＤ１のカソード（ｎ型半導体領域）に抵抗Ｒ_４が接続されている。さらに、抵抗Ｒ_３にはセンスアンプ供給電圧Ｖ_ＳＡが供給され、抵抗Ｒ_４には接地電位Ｖ_ＳＳが供給されている。その他の構成は、第１の実施形態と同様である。

ここで、抵抗Ｒ_１と抵抗Ｒ_２の間のノードからオペアンプＯＰ１の負入力端に出力される電圧を、基準電圧Ｖ_{ＲＥＦＤＣ}とする。また、ダイオードＤ１に流れる電流をＩdio、これと並列接続された抵抗Ｒ_１、Ｒ_２に流れる電流をＩ_Ｒ１２とし、この時のダイオードＤ１の両端の電圧をＶdioとする。すると、基準電圧Ｖ_{ＲＥＦＤＣ}は、
Ｖ_REFDC＝{Ｖ_SA-(Ｉdio+Ｉ_R12)×(Ｒ₃+Ｒ₄)}×Ｒ₂/(Ｒ₁+Ｒ₂)+(Ｉdio+Ｉ_R12)×Ｒ₄・・・（７）
となる。また、センスアンプ供給電圧Ｖ_ＳＡがリーク電流等でΔＶ_ＳＡだけ変動したとすると、基準電圧Ｖ_{ＲＥＦＤＣ}の変動は、
ΔＶ_{ＲＥＦＤＣ}＝ΔＶ_ＳＡ×Ｒ_４／（Ｒ_３＋Ｒ_４）・・・（８）
となる。よって、ダミーキャパシタ駆動電圧Ｖ_ＤＣの変動は、
ΔＶ_ＤＣ＝ΔＶ_ＳＡ×Ｒ_４／（Ｒ_３＋Ｒ_４）×Ｖ_ＤＣ／Ｖ_{ＲＥＦＤＣ}・・・（９）
となる。よって、式（１）に規定するセンスアンプ供給電圧Ｖ_ＳＡの変動幅とダミーキャパシタ駆動電圧Ｖ_ＤＣの変動幅の比αは、
α＝Ｒ_４／（Ｒ_３＋Ｒ_４）×Ｖ_ＤＣ／Ｖ_{ＲＥＦＤＣ}・・・（１０）
となる。抵抗Ｒ_３と抵抗Ｒ_４の抵抗値を調節することにより、ダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの実際の変動幅に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１と抵抗Ｒ_２の絶対値を適当に選ぶことにより、抵抗Ｒ_１及び抵抗Ｒ_２に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第３の実施形態］
次に、この発明の第３の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。

図５は、第３の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第２の実施形態においては温度依存性を考慮しなかったが、以下に示す第３の実施形態においては、基準電圧Ｖ_{ＲＥＦＤＣ}が温度依存性を有しないようにする場合をまず考える。基準電圧Ｖ_{ＲＥＦＤＣ}が温度依存性を有しないようにするためには、以下の条件が加わる。

Ｒ_１／Ｒ_２＝Ｒ_３／Ｒ_４・・・（１１）
また、図５において示すように、特に、
Ｒ_１＝Ｒ_２・・・（１２）
Ｒ_３＝Ｒ_４・・・（１３）
であれば、
Ｖ_{ＲＥＦＤＣ}＝１／２＊Ｖ_ＳＡ・・・（１４）
となる。

また、式（１０）に式（１２）、（１３）を代入することにより、
α＝Ｖ_ＤＣ／Ｖ_ＳＡ・・・（１５）
となり、この割合αでダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１から抵抗Ｒ_４の絶対値を適当に選ぶことにより、抵抗Ｒ_１及び抵抗Ｒ_４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第４の実施形態］
次に、この発明の第４の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。

図６は、第４の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第３の実施形態は、温度依存性を有しない場合であり、抵抗Ｒ_１〜Ｒ_４の抵抗値を式（１２）、（１３）に示すように、抵抗Ｒ_１と抵抗Ｒ_２、及び抵抗Ｒ_３と抵抗Ｒ_４を同一に設定することで、基準電圧Ｖ_{ＲＥＦＤＣ}の値を式（１４）に示すようにセンスアンプ供給電圧Ｖ_ＳＡの半分にする場合を示した。この第４の実施形態では、図６において示すように、特に、
Ｒ_１＝１／２×Ｒ_２・・・（１６）
Ｒ_３＝１／２×Ｒ_４・・・（１７）
であれば、
Ｖ_{ＲＥＦＤＣ}＝２／３×Ｖ_ＳＡ・・・（１８）
となる。

また、式（１０）に式（１７）、（１８）を代入することにより、
α＝Ｖ_ＤＣ／Ｖ_ＳＡ・・・（１９）
となり、この割合αでダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１から抵抗Ｒ_４の絶対値を適当に選ぶことにより、抵抗Ｒ_１及び抵抗Ｒ_４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第５の実施形態］
次に、この発明の第５の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。

図７は、第５の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第４の実施形態は、温度依存性を有しない場合であり、抵抗Ｒ_１〜Ｒ_４の抵抗値を式（１６）、（１７）に示すように、Ｒ_１：Ｒ_２及びＲ_３：Ｒ_４を１：２の比に設定することで、基準電圧Ｖ_{ＲＥＦＤＣ}の値を式（１８）に示すように、センスアンプ供給電圧Ｖ_ＳＡの２／３にする場合を示した。

この第５の実施形態では、図７において示すように、特に、
Ｒ_１＝２×Ｒ_２・・・（２０）
Ｒ_３＝２×Ｒ_４・・・（２１）
であれば、
Ｖ_{ＲＥＦＤＣ}＝１／３×Ｖ_ＳＡ・・・（２２）
となる。また、式（１０）に式（２１）、（２２）を代入することにより、
α＝Ｖ_ＤＣ／Ｖ_ＳＡ・・・（２３）
となり、この割合αでダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１から抵抗Ｒ_４の絶対値を適当に選ぶことにより、抵抗Ｒ_１及び抵抗Ｒ_４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第６の実施形態］
次に、この発明の第６の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。

前述した第３、４、５の実施形態では、基準電圧Ｖ_{ＲＥＦＤＣ}に温度依存性を持たせない場合、すなわちダミーキャパシタ駆動電圧Ｖ_ＤＣに温度依存性を持たせない場合を説明したが、この第６の実施形態では、ダミーキャパシタ駆動電圧Ｖ_ＤＣに温度依存性をも持たせる場合を説明する。

図８は、実験により得られたダミーキャパシタ駆動電圧Ｖ_ＤＣの温度依存性を示す図であり、横軸に温度、縦軸にダミーキャパシタ駆動電圧Ｖ_ＤＣの値をプロットしたものである。この図８によれば、温度が上昇するにつれてダミーキャパシタ駆動電圧Ｖ_ＤＣの値も上昇していることがわかる。

図９〜図１２は、第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図であり、ダミーキャパシタ駆動電圧Ｖ_ＤＣに温度依存性を持たせた場合を示す。

ここで、図５に示した第３の実施形態における電流値は２７℃での値とする。図５の回路において温度依存性を有さない場合の各抵抗に比して、図９の回路における各抵抗値は、
Ｒ_３’＝Ｒ_３−ΔＲ
Ｒ_４’＝Ｒ_３＋ΔＲ
Ｒ_１’＝Ｒ_１＋ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２
Ｒ_２’＝Ｒ_１−ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２
ΔＲ＝１／４×Ｒ_３
である。同様に図１０、図１１、図１２に示した各場合においては、それぞれ
ΔＲ＝２／４×Ｒ_３
ΔＲ＝３／４×Ｒ_３
ΔＲ＝４／４×Ｒ_３
である。図５→図９→図１０→図１１→図１２と推移して行った場合のダミーキャパシタ駆動電圧Ｖ_ＤＣの温度依存性を図１３に示す。これより、ΔＲを調節することで、ダミーキャパシタ駆動電圧Ｖ_ＤＣの温度依存性を変更できることがわかる。

したがって、図９〜図１２に示したダミーキャパシタ駆動電圧発生回路を用いることにより、ダミーキャパシタ駆動電圧Ｖ_ＤＣをセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができると共に、ダミーキャパシタ駆動電圧Ｖ_ＤＣに最適な温度依存性を持たせることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧Ｖ_ＳＡの変動に追随させることができると共に、参照電位に最適な温度依存性を持たせることができるため、温度が変動しても、センスアンプおいて十分なセンスマージンを確保することができる。

また、センスアンプ供給電圧Ｖ_ＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ_１から抵抗Ｒ_４の絶対値を適当に選ぶことにより、図９〜図１２に示した電圧発生回路をブリーダー回路としても兼用させることができるため、低消費電力化が図れる。

［第７の実施形態］
次に、この発明の第７の実施形態の温度検知回路について説明する。この第７の実施形態の温度検知回路は、前述した電圧発生回路の一部を温度検知に用いたものである。

図１４は、第７の実施形態の温度検知回路の基本構成を示す回路図である。

この温度検知回路は、第１の回路２１、第２の回路２２、及びオペアンプＯＰ１を含む。第１の回路２１は、ダイオードＤ１’、抵抗Ｒ_１’、Ｒ_３’、Ｒ_４’を有し、以下のように接続されている。ダイオードＤ１’と抵抗Ｒ_１’とを並列に接続し、その両端にさらに抵抗Ｒ_３’、Ｒ_４’をそれぞれ直列に接続する。詳述すると、ダイオードＤ１’のアノード（ｐ型半導体領域）に抵抗Ｒ_３’が接続され、ダイオードＤ１’のカソード（ｎ型半導体領域）に抵抗Ｒ_４’が接続されている。また、抵抗Ｒ_３’に電圧Ｖ_ＩＮＴが供給され、抵抗Ｒ_４’に、例えば接地電位Ｖ_ＳＳが供給される。そして、抵抗Ｒ_１’と抵抗Ｒ_４’との間のノードから出力される電圧Ｖ_ＢがオペアンプＯＰ１の負入力端に入力される。電圧Ｖ_ＩＮＴは、例えば、半導体記憶装置中のセンスアンプに供給される電源電圧であり、温度によらず一定電位となる。

また、第２の回路２２は、ダイオードＤ１”、抵抗Ｒ_２”、Ｒ_３”、Ｒ_４”を有し、以下のように接続されている。ダイオードＤ１”と抵抗Ｒ_２”とを並列に接続し、その両端にさらに抵抗Ｒ_３”、Ｒ_４”をそれぞれ直列に接続する。詳述すると、ダイオードＤ１”のアノード（ｐ型半導体領域）に抵抗Ｒ_３”が接続され、ダイオードＤ１”のカソード（ｎ型半導体領域）に抵抗Ｒ_４”が接続されている。また、抵抗Ｒ_３”に電圧Ｖ_ＩＮＴが供給され、抵抗Ｒ_４”に、例えば接地電位Ｖ_ＳＳが供給される。さらに、抵抗Ｒ_２”と抵抗Ｒ_４”との間のノードから出力される電圧Ｖ_ＡがオペアンプＯＰ１の負入力端に入力される。そして、オペアンプＯＰ１は、入力された電圧Ｖ_Ａ、と電圧Ｖ_Ｂの電圧差に応じた出力電圧Ｖ_ＯＵＴを出力する。

以下に、図１４に示した温度検知回路内の第１、第２の回路２１、２２について説明する。第１、第２の回路２１、２２は、出力電圧Ｖ_Ｂ、Ｖ_Ａが温度によって変化する温度依存性を持つ回路である。

図１５は、第７の実施形態の温度検知回路内の第１、第２の回路の基本構成を示す回路図である。直列接続された抵抗Ｒ_１、Ｒ_２とダイオードＤ１とを並列に接続し、その両端にさらに抵抗Ｒ_３、Ｒ_４をそれぞれ直列に接続する。詳述すると、ダイオードＤ１のアノード（ｐ型半導体領域）に抵抗Ｒ_３が接続され、ダイオードＤ１のカソード（ｎ型半導体領域）に抵抗Ｒ_４が接続されている。また、抵抗Ｒ_３に電圧Ｖ_ＩＮＴが供給され、抵抗Ｒ_４に、例えば接地電位Ｖ_ＳＳが供給される。そして、抵抗Ｒ_１と抵抗Ｒ_２との間のノードから出力される電圧をＶ_ＴＭＰとする。電圧Ｖ_ＩＮＴは、例えば、半導体記憶装置中のセンスアンプに供給される電源電圧であり、温度によらず一定電位となる。また、抵抗Ｒ_１〜Ｒ_４の抵抗値はスイッチングにより調整可能であり、抵抗値を変更した抵抗を前述及び後述にてＲ_１’〜Ｒ_４’及びＲ_１”〜Ｒ_４”にて示している。

ここで、ダイオードＤ１に流れる電流をＩdio、これと並列接続された抵抗Ｒ_１、Ｒ_２に流れる電流をＩ_Ｒ１２、このときのダイオードＤ１の両端の電圧をＶdioとすると、電圧Ｖ_ＴＭＰは、
Ｖ_TMP＝{Ｖ_INT-(Ｉ_dio+Ｉ_R12)×(Ｒ_３+Ｒ_４)}×Ｒ_２／(Ｒ_１+Ｒ_２)＋(Ｉ_dio+Ｉ_R12)×Ｒ_４…（２４）
と表せる。ここで、電圧Ｖ_ＴＭＰが温度依存性を有しないようにする場合をまず考える。電圧Ｖ_ＴＭＰが温度依存性を有しないようにするためには以下の条件が加わる。

Ｒ_１／Ｒ_２＝Ｒ_３／Ｒ_４・・・（２５）
また、図１５において示すように、特に、
Ｒ_１＝Ｒ_２・・・（２６）
Ｒ_３＝Ｒ_４・・・（２７）
であれば、
Ｖ_ＴＭＰ＝１／２×Ｖ_ＩＮＴ・・・（２８）
となる。

以上では電圧Ｖ_ＴＭＰに温度依存性を持たせない場合を説明したが、次に電圧Ｖ_ＴＭＰに温度依存性を持たせる場合を説明する。図１６から図１９に、電圧Ｖ_ＴＭＰに正の温度依存性を持たせた場合を示す。

ここで、図１５の回路において示した電流値は２７℃での値とする。図１５の回路における温度依存性を有さない場合の各抵抗に比して、図１６の回路における各抵抗値は、
Ｒ_３’＝Ｒ_３−ΔＲ・・・（２９）
Ｒ_４’＝Ｒ_３＋ΔＲ・・・（３０）
Ｒ_１’＝Ｒ_１＋ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２・・・（３１）
Ｒ_２’＝Ｒ_１−ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２・・・（３２）
ΔＲ＝１／４×Ｒ_３・・・（３３）
である。同様に、図１７、図１８、図１９に示す回路の各場合においては、それぞれ、
ΔＲ＝２／４×Ｒ_３・・・（３４）
ΔＲ＝３／４×Ｒ_３・・・（３５）
ΔＲ＝４／４×Ｒ_３・・・（３６）
である。図１５→図１６→図１７→図１８→図１９と推移していった場合の電圧Ｖ_ＴＭＰの温度依存性を図２０に示す。これより、ΔＲを調節することで温度依存性を変更できることがわかる。

上記には電圧Ｖ_ＴＭＰに正の温度依存性を持たせる場合を示したが、負の温度依存性を持たせる場合を以下に示す。図１５の回路における温度依存性を有さない場合の各抵抗に比して、
Ｒ_３”＝Ｒ_３−ΔＲ・・・（３７）
Ｒ_４”＝Ｒ_３＋ΔＲ・・・（３８）
Ｒ_１”＝Ｒ_１＋ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２・・・（３９）
Ｒ_２”＝Ｒ_１−ΔＲ×（Ｉ_ｄｉｏ＋Ｉ_Ｒ１２）／Ｉ_Ｒ１２・・・（４０）
ΔＲ＝−１／４×Ｒ_３・・・（４１）
ΔＲ＝−２／４×Ｒ_３・・・（４２）
ΔＲ＝−３／４×Ｒ_３・・・（４３）
ΔＲ＝−４／４×Ｒ_３・・・（４４）
とすれば良い。前記式（４１）から式（４４）に対応する回路図を図２１から図２４に示す。また、図１５→図２１→図２２→図２３→図２４と推移して行った場合の電圧Ｖ_ＴＭＰの温度依存性を図２５に示す。室温２７℃において常に、
Ｖ_ＴＭＰ＝１／２×Ｖ_ＩＮＴとするには、
Ｒ_１＝Ｒ_２＝Ｖdio（２７℃）／（２×Ｉ_Ｒ１２）・・・（４５）
Ｒ_３＝Ｒ_４＝｛Ｖ_ＩＮＴ−Ｖdio（２７℃）｝／（Ｉdio＋Ｉ_Ｒ１２）・・・（４６）
として前記式（３３）から式（４４）に示すように抵抗値を調整すれば良い。

また、異なる温度（Ｔ℃）で常に、
Ｖ_ＴＭＰ＝１／２×Ｖ_ＩＮＴとするには、
Ｒ_１＝Ｒ_２＝Ｖdio（Ｔ℃）／（２×Ｉ_Ｒ１２）・・・（４７）
Ｒ_３＝Ｒ_４＝｛Ｖ_ＩＮＴ−Ｖdio（Ｔ℃）｝／（Ｉdio＋Ｉ_Ｒ１２）・・・（４８）
とすれば良い。

以上に説明した図１９と図２４に示した回路の出力、すなわち正と負の温度依存性を有する電圧Ｖ_ＴＭＰをオペアンプＯＰ１に入力した場合の温度検知回路を図２６に示す。正の温度依存性を有する電圧Ｖ_ＴＭＰをＶ_Ｂとし、負の温度依存性を有する電圧Ｖ_ＴＭＰをＶ_Ａとしている。ここで、式（４７）及び式（４８）においてあらかじめ電圧Ｖdioの温度依存性を調べておけば、抵抗Ｒ１から抵抗Ｒ４の抵抗値を調整することで、図２７に示すように、幅広い温度範囲で、
Ｖ_ＴＭＰ＝１／２×Ｖ_ＩＮＴ
を中心として電圧Ｖ_ＴＭＰ（Ｖ_Ａ、Ｖ_Ｂ）に温度依存性を持たせることができる。

ここで、抵抗Ｒ_１〜Ｒ_４の抵抗値をスイッチングトランジスタ等で調整し図２６に示したように抵抗Ｒ_１’、Ｒ_２”、Ｒ_３”、Ｒ_４’を設定すれば、図２８に示すように電圧Ｖ_Ａ、Ｖ_Ｂが変化し、ある温度において、あるスイッチングアドレスで、オペアンプＯＰ１の出力電圧Ｖ_ＯＵＴが反転することになる。すなわち、温度によって、オペアンプＯＰ１の出力電圧Ｖ_ＯＵＴが反転するスイッチングトランジスタにおけるスイッチングアドレスが決まることになり、出力電圧Ｖ_ＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めれば、そのときの温度を検知することができる。

また、図２９は第７の実施形態の変形例の温度検知回路の構成を示す図である。図２６に示した第７の実施形態はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図２９に示すように、直列接続されたダイオードＤ１”、Ｄ２”と抵抗Ｒ_２”、またはダイオードＤ１’、Ｄ２’と抵抗Ｒ_１’を並列に接続した場合は、第７の実施形態の説明において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第７の実施形態と同様である。

［第８の実施形態］
次に、この発明の第８の実施形態の温度検知回路について説明する。この第８の実施形態の温度検知回路は、第７の実施形態と同様に、前述した電圧発生回路の一部を温度検知に用いたものである。

図３０は、第８の実施形態の温度検知回路の構成を示す回路図である。前述した第７の実施形態においては、オペアンプの入力端に正と負の温度依存性を有する電圧を入力させたが、この第８の実施形態においては、正入力端にはバンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧Ｖ_ＢＧＲを入力し、負入力端には図１９に示した回路から正の温度依存性を有する電圧Ｖ_Ｂ（Ｖ_ＴＭＰ）を入力する。なお、バンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧Ｖ_ＢＧＲは、温度に依存しない一定の電圧である。

前記電圧Ｖ_Ｂを出力する回路は、第７の実施形態で述べた構成と同様である。基準電圧Ｖ_ＢＧＲを出力するバンドギャップリファレンス（ＢＧＲ）回路は、オペアンプＯＰ２、ダイオードＤ３、Ｄ４、抵抗Ｒ５、Ｒ６、Ｒ７から構成され、これらが以下のように接続されている。オペアンプＯＰ２の正(＋)入力端が、直列接続された抵抗Ｒ５、ダイオードＤ３を介して接地電位Ｖ_ＳＳに接続され、また正(＋)入力端が抵抗Ｒ６を介してオペアンプＯＰ２の出力端に接続されている。オペアンプＯＰ２の負(−)入力端がダイオードＤ４を介して接地電位Ｖ_ＳＳに接続され、また負(−)入力端が抵抗Ｒ７を介してオペアンプＯＰ２の出力端と抵抗Ｒ６との接続点に接続されている。このような構成を有するバンドギャップリファレンス回路は、前述したように温度に依存しない基準電圧Ｖ_ＢＧＲを発生する。

前記温度に依存しない基準電圧が、Ｖ_ＢＧＲ＝１／２×Ｖ_ＩＮＴであるとする。ここで、抵抗Ｒ_１〜Ｒ_４の抵抗値をスイッチングトランジスタ等で調整し図３０に示したように抵抗Ｒ_１’、Ｒ_４’を設定すれば、図３１に示すように電圧Ｖ_ＢＧＲ、Ｖ_Ｂが変化し、温度に応じたスイッチングアドレスにおいてオペアンプＯＰ１の出力電圧Ｖ_ＯＵＴが反転することになる。したがって、出力電圧Ｖ_ＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めることにより、そのときの温度を検知することができる。

また、図３２は第８の実施形態の変形例の温度検知回路の構成を示す図である。図３０に示した第８の実施形態における電圧Ｖ_Ｂを出力する回路はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図３２に示すように、直列接続されたダイオードＤ１’、Ｄ２’と抵抗Ｒ_１’を並列に接続した場合は、第８の実施形態において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第８の実施形態と同様である。

［第９の実施形態］
次に、この発明の第９の実施形態の温度検知回路について説明する。この第９の実施形態の温度検知回路は、第７の実施形態と同様に、前述した電圧発生回路の一部を温度検知に用いたものである。

図３３は、第９の実施形態の温度検知回路の構成を示す回路図である。前述した第７の実施形態においては、オペアンプの入力端に正と負の温度依存性を有する電圧を入力させたが、この第９の実施形態においては、正入力端には図２４に示した回路から負の温度依存性を有する電圧Ｖ_Ａ（Ｖ_ＴＭＰ）を入力し、負入力端にはバンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧Ｖ_ＢＧＲを入力する。なお、このバンドギャップリファレンス（ＢＧＲ）回路の構成は図３０に示したものと同様であり、基準電圧Ｖ_ＢＧＲは、温度に依存しない一定の電圧である。また、電圧Ｖ_Ａを出力する回路は、第７の実施形態で述べた構成と同様である。

前記温度に依存しない基準電位が、Ｖ_ＢＧＲ＝１／２＊Ｖ_ＩＮＴであるとする。ここで、抵抗Ｒ_１〜Ｒ_４の抵抗値をスイッチングトランジスタ等で調整し図３３に示したように抵抗Ｒ_２”、Ｒ_３”を設定すれば、図３４に示すように電圧Ｖ_Ａ、Ｖ_ＢＧＲが変化し、温度に応じたスイッチングアドレスにおいてオペアンプＯＰ１の出力電圧Ｖ_ＯＵＴが反転することになる。したがって、出力電圧Ｖ_ＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めることにより、そのときの温度を検知することができる。

また、図３５は第９の実施形態の変形例の温度検知回路の構成を示す図である。図３３に示した第９の実施形態における電圧Ｖ_Ａを出力する回路はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図３５に示すように、直列接続されたダイオードＤ１”、Ｄ２”と抵抗Ｒ_２”を並列に接続した場合は、第９の実施形態において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第９の実施形態と同様である。

以上説明したように第７〜第９の実施形態によれば、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易にスイッチングトランジスタ等の切り換えにより、温度を検知することができる。

また、前述した各実施形態はそれぞれ単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。前記第１の実施形態の半導体記憶装置の他の構成を示すブロック図である。前記第１の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この発明の第２の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この発明の第３の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この発明の第４の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この発明の第５の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この発明の実施形態におけるダミーキャパシタ駆動電圧発生回路が出力するダミーキャパシタ駆動電圧の温度依存性を示す図である。この発明の第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第１構成を示す回路図である。前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第２構成を示す回路図である。前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第３構成を示す回路図である。前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第４構成を示す回路図である。前記第６の実施形態におけるダミーキャパシタ駆動電圧発生回路が出力するダミーキャパシタ駆動電圧の温度依存性を示す図である。この発明の第７の実施形態の温度検知回路の基本構成を示す回路図である。前記第７の実施形態の温度検知回路内の第１、第２の回路の基本構成を示す回路図である。図１５に示した回路に正の温度依存性を持たせた場合の第１構成を示す回路図である。図１５に示した回路に正の温度依存性を持たせた場合の第２構成を示す回路図である。図１５に示した回路に正の温度依存性を持たせた場合の第３構成を示す回路図である。図１５に示した回路に正の温度依存性を持たせた場合の第４構成を示す回路図である。図１５〜図１９に示した回路が出力する電圧電圧Ｖ_ＴＭＰの温度依存性を示す図である。図１５に示した回路に負の温度依存性を持たせた場合の第１構成を示す回路図である。図１５に示した回路に負の温度依存性を持たせた場合の第２構成を示す回路図である。図１５に示した回路に負の温度依存性を持たせた場合の第３構成を示す回路図である。図１５に示した回路に負の温度依存性を持たせた場合の第４構成を示す回路図である。図２１〜図２４に示した回路が出力する電圧Ｖ_ＴＭＰの温度依存性を示す図である。前記第７の実施形態の温度検知回路の構成を示す回路図である。図２６に示した回路が出力する電圧Ｖ_Ａ、Ｖ_Ｂの温度依存性を示す図である。図２６に示した回路が出力する電圧Ｖ_Ａ、Ｖ_Ｂの抵抗値依存性を示す図である。前記第７の実施形態の変形例の温度検知回路の構成を示す図である。この発明の第８の実施形態の温度検知回路の構成を示す回路図である。前記第８の実施形態の温度検知回路における電圧Ｖ_ＢＧＲ、Ｖ_Ｂの抵抗値依存性を示す図である。前記第８の実施形態の変形例の温度検知回路の構成を示す図である。この発明の第９の実施形態の温度検知回路の構成を示す回路図である。前記第９の実施形態の温度検知回路における電圧Ｖ_Ａ、Ｖ_ＢＧＲ、の抵抗値依存性を示す図である。前記第９の実施形態の変形例の温度検知回路の構成を示す図である。ダミーキャパシタ駆動電圧がセンスアンプ供給電圧依存性を有すること示すための図である。

符号の説明

１１…メモリセルアレイ、１２…ダミーセルアレイ、１３…センスアンプ（Ｓ／Ａ）、１４…センスアンプ供給電圧発生回路、１５…プレート線駆動回路、１６…ダミーキャパシタ駆動電圧発生回路、１７…ダミーキャパシタ駆動回路、１８…ＤＱ線センスアンプ（ＤＱＳ／Ａ）、１９…ＤＱ線センスアンプ用の参照電位供給回路、２０…メモリセルアレイ、２１…ブロックセレクタ。

Claims

情報を記憶するメモリセルと、
前記メモリセルに接続された第１のビット線と、
ダミーキャパシタを有するダミーセルと、
前記ダミーセルに接続され、第１のビット線の電位と相補なる電位が供給される第２のビット線と、
前記第１のビット線と前記第２のビット線とを比較増幅するセンスアンプと、
前記センスアンプにて前記比較増幅に使用されるセンスアンプ供給電圧をセンスアンプに供給するセンスアンプ供給電圧発生回路と、
前記センスアンプ供給電圧が供給され、前記第１のビット線にメモリセルからのデータが読み出された際に、前記センスアンプ供給電圧の変動と正の相関を持って変動する参照電位を、前記ダミーセルを介して前記第２のビット線に供給する参照電位発生回路と、
を具備することを特徴とする半導体記憶装置。
前記参照電位発生回路は、前記センスアンプ供給電圧と接地電位との間に抵抗を接続して、前記抵抗に一定電流を流し続けるブリーダー回路を有し、前記抵抗の途中のノードから前記参照電位を生成するための基準電圧を出力することを特徴とする請求項1に記載の半導体記憶装置。
前記メモリセルは強誘電体キャパシタとＭＯＳトランジスタからなるトランスファゲートとを有し、前記強誘電体キャパシタの第１電極と第２電極をそれぞれプレート線と前記ＭＯＳトランジスタのソースに接続し、ドレインを前記第１のビット線に接続し、
前記参照電位発生回路は、前記プレート線を介して前記ダミーキャパシタに供給されるダミーキャパシタ電圧を発生させるダミーキャパシタ電圧発生回路と、前記ダミーキャパシタ電圧にて前記ダミーキャパシタを駆動するダミーキャパシタ駆動回路とを有することを特徴とする請求項１または２に記載の半導体記憶装置。