KR100309630B1 - 반도체장치제조방법 - Google Patents
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Abstract
레지스트 마스크는 알루미늄을 주성분으로 하는 전극 위에 형성된다. 양극 산화막은 전해 용액중에서 양극 산화에 의해 마스크된 영역을 제외한 전극 위에 형성된다. 컨택트 홀이 마스크된 영역에 쉽게 형성될 수 있는 것은 양극 산화막이 거기서 형성되지 않기 때문이다. 접속 전극을 형성함게 있어 개구에 대응하는 게이트 전극 부분을 제거함으로써, 게이트 전극은 접속 전극이 형성되는 것과 동시에 분단될 수 있다.
Description
발명의 배경
본 발명은 알루미늄만으로 혹은 알루미늄을 주성분으로 하는 배선이나 전극에 대하여 배선용 콘택트를 형성하는 기술에 관한 것이다.
제 5A 도 내지 제 5D 도에 도시된 바와 같은 공정에 의해 제조되는 박막 트랜지스터가 공지되어 있다. 이런 형태의 박막 트랜지스터는 유리 기판상에 형성되고, 오프 전류(off-current)가 작은 특성을 가지며, 이 오프 전류가 작다는 것은 액정 표시 장치 또는 기타 다른 박막 집적 회로에 이용하는데 있어서 매우 중요한 요소가 된다.
제 5A 도 내지 5D 도에 도시된 박막 트랜지스터에서, 채널 형성 영역과 소스/드레인 영역 사이에 오프세트 게이트 영역이라는 전기적 완충 영역을 형성함으로써 오프 전류의 특성을 개선한다. 제 5A 도 내지 제 5D 도에서 도시된 바와 같은 구성은 예를 들면 일본 미심사전 특허공개공보 평 4-360580호에 기재되어 있다.
하기에서 제 5A 도 내지 제 5D 도에 도시된 박막 트랜지스터의 제조공정을 간략하게 설명한다. 우선, 유리 기판(201)을 준비하고, 스퍼터링이나 플라즈마 CVD 법에 의해 유리 기판 표면에 산화 규소막(202)을 형성한다. 이 산화규소막(202)은 불순물 등이 유리 기판(201)으로부터 확산되지 않도록하는 하지막이다. 그 다음으로 비결정질 규소막을 플라즈마 CVD 법이나 감압열 CVD 법으로 증착한다. 또한 필요에 따라서, 비결정질 규소막을 가열처리라든지 레이저광의 조사를 행하여 결정화시킨다. 높은 특성이 요구되지 않는 경우에는 비결정질 규소막 그대로도 좋다.
박막 트랜지스터의 활성층(203)을 비결정질 규소막을 패턴닝하여 형성한 후에, 게이트 절연막 역할을 하는 규소 산화물막(204)을 플라즈마 CVD 법이나 스퍼터링법으로 증착시킨다. 그리고 게이트 전극(205)은 알루미늄막을 증착하고 패턴닝함으로써 형성된다. 게이트 전극(205)은 제 1 층 배선(제5A 도)이라 불린다.
다음으로, 게이트 전극(205)을 양극으로 이용한 양극 산화에 의해 게이트 전극(205) 주위에 양극 산화물층(206)을 형성한다. 박막 트랜지스터가 제 5A 도 내지 제 5D 도의 형태를 갖는데 있어서 양극 산화물층(206)을 형성하는 기술은 중요한 요소가 된다.(제 5B 도)
그리고, 제 5C 도에 나타낸 것처럼, 소스/드레인 영역을 형성하기 위해 불순물 이온(인 이온이라 가정)을 이온 주입법 혹은 플라즈마 도핑법에 의해 활성층 (203)으로 주입한다. 이 단계에서, 게이트 전극 (205) 및 그 주위의 양극 산화물층 (206)이 마스크로 되며 그 밑으로는 불순물 이온들이 주입되지 않는다. 다른 한편으로, 불순물 이온들은 영역(207) 및 영역(210)에 주입되며, 이 결과 각각 소스 영역과 드레인 영역을 형성한다. 불순물 이온이 주입되지 않는 영역중에서, 양극 산화물층(206) 아래의 영역(208)은 오프셋 게이트 영역으로 하고 게이트 전극(205) 밑의 영역(209)은 채널 형성 영역으로 한다.
제 5C 도의 불순물 이온 주입 단계는 자기 정합적으로 행할 수 있으므로, 마스크 맞춤 등의 번잡한 단계는 불필요하며, 이러한 제조 단계는 생산성이 극히 매우 우수하다. 게다가, 이렇게 만들어진 장치들은 특성의 불균형이 없다.
제 5C 도의 이온 주입 단계가 끝나면, 층간 절연막으로서 산화규소막(211)을 증착한다. 그리고 컨택트 홀을 형성한 후에, 소스 전극(212) 및 드레인 전극(213)을 형성한다. 이와 동시에, 게이트 전극(205)을 위한 인출전극(214)을 형성한다. 제 5D 도에서 소스 전극(212) 및 드레인 전극(213) 그리고 게이트 전극(205)용 인출 전극(214)이 동일한 수직 횡단면에 형성되어 있는 것처럼 보일지라도, 실제로는 게이트 전극(205)이 도면 상에 있다고 가정하면 인출 전극(214)은 관찰자측이나 그 반대측에 있게 된다. 소스 전극(212), 드레인 전극(213) 및 인출 전극(214)을 제 2층 배선이라 칭한다.
제 5A 도 내지 제 5D도의 제조 단계를 갖는 박막 트랜지스터는 그 특성에 있어서, 또한 오프셋 게이트 영역 형성 방법에 있어서 매우 우수하다. 대면적의 액티브 매트릭스 액정 표시 장치 또는 기타 다른 대규모 집적 회로에 응용하는 경우에, 게이트 전극에 알루미늄을 사용하는 것은 배선 저항을 감소시키는 의미에서 매우 유용하다. 특히 이것은 전압 제어 장치인 절연 게이트형의 전계 효과형 트랜지스터에서 매우 중요한 것으로 된다. 제 5A 도 내지 제 5D도의 구성은 층간 절연막 위에 형성된 각종 배선들로 인한 예기치 못한 누출 혹은 상호작용의 문제를 현저히 감소시킬 수 있는 큰 장점이 있는데, 이는 게이트 전극과 게이트 배선이 높은 항복 전압을 갖는 조밀한 양극 산화물막으로 덮여 있기 때문이다.
제 5A 도 내지 제 5D 도까지의 박막 트랜지스터는 매우 유용하기는 하지만, 제 5D 도의 단계는 매우 어려운 상황에 직면한다. 제 5D 도의 단계에서는, 소스 전극(212) 및 드레인 전극(213)을 위한 컨택트 홀뿐만 아니라 게이트 전극(205)의 인출 전극(214)을 위한 컨택트 홀을 형성시킬 필요가 있다.
소스 전극(212)과 드레인 전극(213)을 위한 컨택트 흘의 형성에 있어서, 부분적으로 제거되는 막들은 산화 규소막(211) 및 (204)이다. 그러므로 버퍼 불화 수소산(BHF) 등의 불화수소산계 부식액을 이용하여 습식 에칭이 이루어진다. 규소에 대한 버퍼 불화 수소산의 에칭 속도는 산화 규소에 대한 것보다 훨씬 작기 때문에, 에칭이 활성층(203)까지 이르면 에칭이 종료될 수 있다. 다시 말해서, 활성층(203)을 에칭 정지자로 이용할 수 있다.
그러나, 인출용의 전극(214)을 위한 컨택트 홀을 형성함에 있어, 양극산화에 의해 형성된 산화 규소막(211) 및 산화 알루미늄층(206)(주로 Al2O3로 만들어짐)을 에칭을 해야 한다. 만일 이 에칭이 버퍼 불화 수소산을 사용해서 이루어진다면, 산화 알루미늄층(206)의 에칭이 완료될 때에 에칭 과정이 종료될 수 없다는 것이 확인되었다. 이것은, 불화 수소산계의 부식액에 의한 산화 알루미늄층(206)의 에칭은균일하게 진행하는 것이 아니고, 마치 무른 것이 부서지는 것처럼 진행하는 것에 원인이 있다. 다시 말해서, 에칭 과정은, 산화 알루미늄층(206)의 에칭이 완료된 후에 알루미늄의 에칭이 진행되는 것이 아니라, 산화 알루미늄층(206)의 에칭 중에도 부식액이 스며들기 때문에 알루미늄 게이트 전극(205)에서도 에칭이 진행한다. 이런 문제는 불화 수소산계 부식액에서 공통으로 발생해왔다.
제 6A 도 및 제 6B 도는 산화물층(206)이 불화 수소산계 부식액에 의해 어떻게 에칭되는 가를 보여준다. 우선, 제 6A 도에 나타낸 것처럼, 산화 규소막(211)은 불화 수소산계 부식액(예: 버퍼 불화 수소산)으로 에칭된다. 그 다음으로 산화 알루미늄층(206)이 에칭되며, 알루미늄 게이트 전극(205)도 산화물층(206)의 에칭이 진행되는 동안 에칭된다.
산화물충(206) 및 게이트 전극(205)은 각각 2,000Å 및 4,000∼7,000Å 의 두께를 갖는다. 일반적으로, 산화 알루미늄의 에칭 속도는 알루미늄 에칭 속도보다 약 수십 퍼센트 높다. 또한 산화물층(206)은 균일하고 적절하게 에칭되지 않지만 하나씩 부서지도록 제거된다. 따라서, 산화물층(206)의 에칭이 완료된 시점에서는, 제 6B 도에 있는 (302)에 나타낸 것처럼 게이트 전극(205)에서 과에칭이 일어난다. 결론적으로, 과에칭된 부분의 상부에 잔존하는 산화물층(206)과 산화규소막(211) 부분이 함몰하거나 한다. 이것은 정확히 리프트오프(lift-off) 방식으로 에칭되는 과정과 유사한 현상으로서 이해될 수 있다. 이것은 완성된 박막 트랜지스터의 동작 불량을 만드는 요인이 된다.
상기 문제를 해결하기 위해, 본 발명자 등은 산화 규소막의 주요 부분이 제거된 상태에서 부식액을 크롬산 혼합물로 변경하고, 산화 알루미늄층(206)을 크롬산 혼합물로 에칭하는 기술을 개발하였다. 불화 수소산계 부식액, 특히 버퍼 불화 수소산에 의한 산화 규소막(211)에 대한 에칭의 상태는 재현성이 높고 정량적 평가가 가능하다. 따라서, 산화 알루미늄층(206)이 나타난 단계에서 부식액을 변경하는 것은 비교적 용이하게 행할 수 있다.
크롬산 혼합물은 인산, 초산 및 질산이 들어 있는 용액에 크롬산을 첨가함으로써 만들어진 용액이다. 산화 알루미늄층(206)만이 크롬산 혼합물에 의해 선택적으로 에칭될 수 있는 것은 크롬산 혼합물이 알루미늄에 대해 거의 에칭하지 않기 때문이다. 다시 말해서, 크롬산 혼합물은 알루미늄 게이트 전극(205)을 에칭 정지자로 이용할 수 있게 한다.
그러나, 여기에서 새로운 문제들이 발생하게 된다. 크롬산 혼합물은 에칭시 조성 변화가 상당히 크므로, 그 에칭 효과는 공정이 반복될 때마다 변하게 된다. 이것은, 생산되는 소자의 불량이라든지 특성의 변질과 불량의 원인이 되는 것으로 바람직스럽지 못한 것이다.
또다른 문제들로는, 산화 알루미늄층(206)이 크롬산 혼합물을 사용함으로써 제거될 때, 알루미늄 게이트 전극(205)의 노출된 표면상에 부동태막이 형성된다. 비록 이 부동태막이 형성되기 때문에 알루미늄을 주성분으로 하는 게이트 전극 (205)의 에칭이 진행하지 않는 것이지만, 이 부동태막은 고저항을 지니고 있기 때문에 인출 전극(제5D도의 214)과 게이트 전극(205) 간의 전기 접속을 저해한다.
이 문제를 해결하려면, 불화 수소산계의 부식액에 의해 부동태막을 제거하는것이 필요하다. 그러나 그것으로서는, 제 6B 도에 나타낸 것과 같은 방식으로 게이트 전극(205)에 대한 에칭 손상이 유발된다. 더구나, 부동태막은 매우 얇기 때문에, 미세한 에칭 과정이 요구되며, 공정의 재현성이 저조해진다. 이것은 생산성에 있어 심각한 문제를 초래하게 된다.
산화 알루미늄층(206)을 에칭하기 위한 또다른 방법은 건식 에칭을 이용하는 것이다. 그러나, 높은 재현성을 지니면서 산화 알루미늄층(206)을 선택적으로 에칭할 수 있는 건식 에칭 방법은 없다는 것이 일반적이다.
또한, 실제로 박막 트랜지스터를 제조할 때는 하나의 박막 트랜지스터 보다는 복수 개의 박막 트랜지스터를 동시에 제조하는 것이 보통이다.
예를 들면, 주변 구동 회로를 내장한 액티브 매트릭스 액정 표시 장치에서, 수백 × 수백 이상의 매트릭스로 배치된 박막 트랜지스터들, 및 주변 구동 회로를 구성하는 적어도 수백개 이상의 박막 트랜지스터들이 동일한 기판 위에 형성된다.
이 경우에, 모든 박막 트랜지스터의 제조 공정과 공통의 공정에서, 양극 산화 공정을 행하는 것이 일반적이다.(비록 여러 단계로 양극 산화 공정을 행하는 것이 당연하게 생각될 수 있지만, 이것은 제조 단계를 복잡하게 만들며, 생산량 감소와 제조 비용 증가와 같은 문제들을 유발한다.)
이러한 양극 산화 단계에서, 모든 박막 트랜지스터들의 게이트 전극들은 전기적으로 함께 접속된 상태이다. 따라서, 양극 산화 단계 이후에 필요한 부분에서 연결된 게이트 전극들을 서로 분단하는 공정이 필요하게 된다.
이것은 액티브 매트릭스 액정 표시 장치의 경우에 국한되지 않고, 타집적 회로들을 제조하는 경우에도 적용될 수 있다.
다른 한편, 다른 박막 집적 회로들 및 액티브 매트릭스 액정 표시 장치의 제조에 있어서 생산량을 증가시키고 생산 비용을 절감하기 위해서는 제조 공정을 줄이는 것은 중요하다.
예를 들면, 액티브 매트릭스 액정 표시 장치의 보급은 생산 비용의 삭감에 크게 의존하고 있는 것이 현재 상황이다. 액티브 매트릭스 액정 표시 장치를 이용하여 최근에 개발되어 있는 각종 정보 처리 기기들에서, 이들 기기의 제조 비용에서 액티브 매트릭스 액정 표시 장치가 커다란 비중을 차지하고 있다. 그러므로, 액티브 매트릭스 표시 장치의 제조 비용을 절감하는 것이 그 각종 정보 처리 기기들의 생산 비용을 낮추는 것이 된다.
다른 한편으로, 액티브 매트릭스 액정 표시 장치의 제조 공정에서 박막 트랜지스터의 제조 공정은 상당한 부분을 차지하고 있다. 따라서, 박막트랜지스터의 제조 비용 절감은 액티브 매트릭스 액정 표시 장치의 제조 비용 절감을 위해 중요하다.
발명의 개요
상술한 바와 같이, 알루미늄 게이트 전극의 주위에 양극 산화에 의해 산화물층을 형성하고, 이 알루미늄 산화물층을 마스크로서 이응하여 이온 주입에 의해 자기 정합 방식으로 오프셋 게이트 영역을 형성하는 기술은, 우수한 면이 있는 반면, 제조에 있어서 산화 알루미늄층을 에칭하여 컨택트 홀을 형성하는 공정에서의 곤란성이라는 제조 공정에서의 문제가 있다.
상술한 문제들을 해결하는 것이 본 발명의 목적이다. 본 발명의 또다른 목적은, 산화 알루미늄층이 주위에 형성되는 알루미늄 전극 또는 배선을 위한 접촉용 전극이라든지 배선을, 용이하게 더욱 높은 재현성을 가지고 형성할 수 있는 기술을 제공하는데 있다.
박막 트랜지스터들을 이용한 각종 장치(예, 액티브 매트릭스 액정 표시 장치)의 보급은 박막 트랜지스터들의 제조 비용 절감에 달려 있다. 따라서, 박막 트랜지스터들의 제조 단계들을 최소화하는 것과, 그 제조 비용을 절감하는 것은 산업상 매우 중요한 문제가 된다.
그러므로, 또다른 본 발명의 목적은, 알루미늄으로 형성되는 게이트 전극 주위에 양극 산화에 의해 산화물층을 형성한 구성을 갖는 박막 트랜지스터의 제조 공정에서, 그 제조 과정 단계들을 최소화하고, 박막 트랜지스터의 제조 비용을 절감시키는데 있다.
본 명세서에서 개시하는 발명의 하나는, 반도체 장치의 제조 방법이 제공되는데, 이 방법에는 다음의 단계들로 이루어진다:
알루미늄만으로 또는 알루미늄을 주성분으로 하는 배선 또는 전극을 형성하는 단계,
나중에 접속이 형성될 상기 배선 혹은 전극의 영역, 및 나중에 분단이 행해질 배선 혹은 전극의 영역에서 적어도 마스크를 형성하는 단계, 그리고
상기 전극 혹은 배선을 양극으로 이용하여 전해 용액속에서 양극 산화를 행함으로써, 마스크가 형성된 영역을 제외한 영역의 상기 배선이나 전극상에 양극 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 방법에서, "알루미늄을 주성분으로 하는"이 의미하는 것은 알루미늄이 각종 원소들을 함유하고 있는 경우를 뜻한다. 이를테면, 반도체 장치의 제조 단계에서 이뤄지는 가열 처리 공정 등에 있어서, 알루미늄의 이상 성장이 발생하지 않도록, 규소나 스칸디움 등의 희귀 원소를 0.1 내지 1%정도 알루미늄에 함유될 수도 있다.
제 1A 도 내지 제 1D도가 보여주는 상술한 방법의 구체적인 예는, 유리 기판 위에 박막 트랜지스터를 제조하는 공정이다. 우선, 제 1A 도에 도시한 단계에서, 스칸디움이 혼합된 알루미늄으로 만들어진 게이트 전극(105)을 형성하고, 다음에 레지스트 마스크(106) 및 (107)을 형성한다. 그 후에, 전해 용액에서의 양극 산화에 의해 게이트 전극(105) 상에는 마스크가 설치된 이외의 영역에서 양극 산화막 (108)이 형성된다.
게이트 전극(105)에 대한 접속 전극이 후에 형성되는 영역에 마스크(106)가 형성된다. 마스크(107)는 게이트 전극(105)이 나중에 분할되어야 할 영역에서 형성된다.
본 발명의 또다른 관점에 따르면, 아래의 단계들을 포함하는 반도체 장치 제조 방법이 제공된다:
알루미늄만으로 혹은 알루미늄을 주성분으로 하는 배선이나 전극을 형성하는 단계,
나중에 접속이 형성될 상기 배선이나 전극의 영역, 및 접속이 나중에 분할될상기 배선이나 전극의 영역에서 적어도 마스크를 형성하는 단계,
양극으로 상기 배선 혹은 전극을 이용하여 전해 용액속에서 양극 산화를 행함으로써 상기 마스크가 형성된 영역 이외의 영역에서 상기 배선이나 전극 상에 양극 산화막을 형성하는 단계,
상기 배선 또는 전극을 덮어 산화 규소막을 형성하는 단계,
부분적인 상기 산화 규소막의 에칭에 의해 상기 양극 산화막이 형성되지 않은 부분의 상기 배선이나 전극을 노출시키는 단계,
전체 구조에 걸쳐 금속막을 형성하는 단계,
상기 금속막을 패턴닝하여 상기 배선 또는 전극에 대한 접속을 형성하는 동시에, 다른 부분에서 상기 배선이나 전극을 분단하는 단계를 포함하는 것을 특징으로 한다.
제 1A 도 내지 제 1D 도는 상기 방법에 관한 구체적인 예를 보여준다. 제 1A 도를 언급하면, 우선 알루미늄을 주성분으로 하는 게이트 전극(105)이 형성된다. 그 다음에, 후에 접속 전극이 형성되어야 하는 영역에서와 후에 게이트 전극(105)이 분단되어야 하는 영역에서 레지스트 마스크(106) 및 (107)이 각각 형성된다. 그 다음으로, 전해 용액속에서 양극 산화에 의해 마스크가 설치된 영역을 제외한 게이트 전극(105)상의 영역에서 양극 산화막(108)이 형성된다.(제 1A 도)
이어서, 제 1C 도에 도시된 단계에서는, 층간 절연막과 같은 산화 규소막 (100)이 증착된다. 산화 규소막(100)을 부분적으로 에칭함으로써 게이트 전극(105)을 위한 컨택트 홀(113) 및 개구(114)가 형성된다.
이 상태에서, 접속 전극 및 배선을 형성하기 위한 금속막(117)이 형성된다. 그리고 금속막(117)의 패턴닝을 위해 레지스트 마스크(118)가 형성된다.(제 1C 도)
그리고, 게이트 전극(105)에 대한 접속이 에칭, 즉, 금속막(117)을 패턴닝하는 것에 의해 형성된다. 이와 동시에, 개구(114)의 영역에서 금속막(117) 및 게이트 전극(105) 모두를 에칭 제거함으로써 게이트 전극(105)이 분단된다.(제 1D 도)
산화 규소막(100) 에칭용 부식 액의 예는 불화 수소산계 부식액들인데, 예를 들면, 불화 수소산, 버퍼 불화수소산(BHF), 초산이 섞인 불화 수소산 또는 버퍼 불화 수소산 및 계면 활성제가 첨가된 각각의 이들 불화 수소산계 부식액이 있다. 한 예로 버퍼 불화 수소산은 불화 암모늄과 불화 수소산의 혼합물(10:1)이다. 이들 불화 수소산계 부식액들은 규소보다는 산화 규소 및 알루미늄에 대해 휠씬 큰 에칭 속도를 나타낸다. 따라서 이들은 산화규소나 알루미늄만으로 만들어진 재료나 또는 이들을 주성분으로 하는 재료를 선택적으로 제거하거나, 이러한 재료에 컨택트 홀을 형성하는데 유용하다.
또한, 건식 에칭은 CF4또는 CHF3등의 불소계 기체를 이용하여 이루어질 수도 있다.
본 발명의 또다른 관점에 따르면, 다음 단계들을 포함하는, 반도체 장치 제조 방법이 제공된다:
반도체 위에 절연막을 형성하는 단계,
상기 절연막 위에 알루미늄이 주성분이거나 알루미늄만으로 만들어진 배선이나 전극을 형성하는 단계,
후에 접속이 형성될 배선이나 전극의 영역에서와, 후에 접속이 분단될 배선 및 전극의 영역에서 적어도 마스크를 형성하는 단계,
양극으로 상기 배선이나 전극을 이용하여 전해 용액속에서의 양극 산화에 의해, 마스크가 형성된 영역을 제외한 영역에서 상기 배선이나 전극상에 양극 산화막을 형성하는 단계,
상기 마스크 제거 단계,
상기 배선이나 전극을 덮도록 절연막을 형성하는 단계,
상기 반도체에 대한 컨택트 홀과 상기 배선이나 전극에 대한 컨택트 홀의 형성을 동시에 행하고, 상기 분단이 행해지는 영역의 상기 배선이나 전극을 노출시키는 단계,
전체 구조에 걸쳐 금속막을 형성하는 단계, 및
상기 금속막을 패턴닝하여 상기 배선이나 전극에 대한 접속을 형성하는 동시에, 상기 분단이 행해지는 영역에서 상기 배선이나 전극을 분단하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또다른 견지에서 보면, 다음 단계들을 포함하는 반도체 장치 제조 방법이 제공된다:
주성분이 알루미늄이거나 알루미늄으로 만들어진 배선이나 전극을 형성하는 단계,
양극으로 상기 배선이나 전극을 이용하여 전해 용액속에서 양극 산화를 행함으로써, 상기 배선 또는 전극의 표면의 소정의 영역을 제외한 영역에 양극 산화막을 형성하는 단계, 및
상기 배선이나 전극의 상기 소정 영역에 대한 접속 전극을 형성하고, 이와 동시에, 상기 배선이나 전극의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 박막 트랜지스터뿐만 아니라 일반적인 MOS형 트랜지스터의 제조에도 응용될 수 있음을 언급한다.
본 발명에 따르면, 알루미늄만으로 혹은 주성분이 알루미늄인 배선이나 전극의 주변과 그 표면에, 양극 산화를 행함으로써 양극 산화물층을 형성하는 경우에, 그 일부에 미리 마스크를 형성하여 선택적으로 양극 산화가 행하여지지 않도록 함으로써, 이어지는 단계에서 상기 배선이나 전극에 대한 컨택트 홀의 형성을 용이하게 할 수 있다. 결론적으로, 알루미늄만으로 혹은 알루미늄을 주성분으로 하는 배선이나 전극의 주위 표면에 양극 산화막이 형성되도록 구성된 반도체 장치의 생산성과 생산량은 크게 개선될 수 있다.
게다가, 상술된 양극 산화 단계에 앞서 마스크를 형성하는 상술한 단계에서 , 복수의 박막 트랜지스터들의 게이트 전극들이 나중에 각기 서로 분단되어야 할 영역에도 마스크를 형성함으로써, 이 영역은 양극 산화막으로 덮여 씌어지는 것에서 보호될 수 있다. 그리고 패턴닝 공정에 의해 배선이나 전극을 형성하는 후속 단계에서 상기 영역의 에칭도 가능하다. 따라서, 게이트 전극들을 각기 서로 분단하기 위해 개별적인 단계가 불필요하게 된다.
양호한 실시예들의 상세한 설명
제 1 실시예
본 실시예는 주성분이 알루미늄으로된 게이트 전극을 갖는 박막 트랜지스터를 형성함에 있어서 게이트 전극의 일부분에는 양극 산화물층이 형성되지 않고 이 부분은 게이트 전극에 대한 접속부로서 이용되는 것을 특징으로 한다. 본 실시예의 또다른 특징은, 복수의 박막 트랜지스터를 동시에 형성하는데 요구되는 게이트 전극 간의 분단 단계를, 소스/드레인 영역들을 위한 접속 전극이나 배선의 형성, 및 게이트 전극들을 위한 접속 전극이나 배선의 형성과 동시에 행하는 것이다.
제 1A도 내지 제 1D도, 제 2A도 내지 제 2D도, 제 3A도 내지 제 3D도 및 제 4A도 내지 제 4D도는 본 실시예에 따른 제조 단계를 나타낸다. 제 2A도 내지 제2D도는 제 1A도에서 A-A'선을 따라 절단된 단면도이다. 제 2A도 내지 제 3D도는 제 1A도에서 B-B'선을 따라 절단된 단면도이다. 제 4A도 내지 제 4D도는 제 1A도에서 C-C'선에 따라 절단된 단면도이다. 제 1A, 2A, 3A 도 및 4A도는 서로 대응하고, 제 1B, 2B, 3B 및 4B도와 서로 대응한다. 기타 등등.
우선, 하지막으로서 3000Å 두께의 산화 규소막(102)을 플라즈마 CVD법에 의해 유리 기판(101)상에 증착한다. 액티브 매트릭스 액정 표시 장치의 제조 공정이라 가정하므로 본 실시예에서는 비록 유리기판을 사용하지만, 다른 적절한 절연 기판이나 절연면이 있는 기판도 사용할 수 있다.
500Å 두께의 비결정질 규소막을 플라즈마 CVD법이나 감압열 CVD법으로 하지막(102)상에 증착한다. 비결정질 규소막은 의도하는 박막 트랜지스터의 활성층을형성하기 위한 출발막이다. 활성층이란 소스/드레인 영역 및 영역을 형성하는 채널이 형성되는 반도체층을 의미한다.
비결정질 규소막은 레이저 광선에 의한 조사나 가열에 의해 결정화된다. 본 실시예에서 결정질 규소막은 KrF 엑시머 레이져 광선에 의한 조사로 형성한다. 이렇게 형성된 결정질 규소막은 박막 트랜지스터의 활성층(103) 안으로 패턴닝된다. 제 9A도는 이 상태에서의 활성층(103)에 대한 평면도이다.
제 9A도는 하나의 활성층(103)만을 나타내지만, 액티브 매트릭스 액정 표시 장치의 화소 영역과 주변 구동 회로들을 구성하는 데는 수십 센티미터의 폭과 수십 센티미터의 길이의 유리 기판(101) 위에 패턴닝하는 방법으로 수백개에서 수십만개에 달하는 또는 그 이상의 박막 트랜지스터에 대응하는 활성층(103)들이 동시에 형성된다.
활성층(103)을 형성한 후, 게이트 절연막과 같은 역할을 하도록 1000Å 두께의 산화 규소막(104)을 플라즈마 CVD법으로 증착한다. 나중에 게이트 전극이 되는 주성분이 알루미늄으로된 5000Å 두께의 막을 전자빔 증착법이나 스퍼터링법에 의해 증착한다. 알루미늄의 비정상적인 성장을 예방하기 위해, 상기 막에 스칸듐을 0.1wt% 혼합한다.
다음으로 알루미늄을 주성분으로 하는 막이 게이트 전극(105)안에 패턴닝된다. 게이트 배선이라고도 불리는 게이트 전극(105)은 제 1층 배선으로 언급된다.
다음으로 레지스트 마스크(106) 및 (107)을 게이트 전극(105)상에 형성한다. 게이트 전극(105)을 위한 컨택트 홀은 레지스트 마스크가 형성된 영역에서 후속 공정에서 형성될 것이다. 레지스트 마스크(107)가 형성된 영역은 후의 게이트 전극 분단을 행하는 영역이 된다.
다음으로, 알루미늄을 주성분으로 하는 산화물로된 층(108)을 전해 용액속에서의 양극 산화로 형성한다. 산화물층(108)의 두께는 2000Å으로 한다. 본 실시예에서, 암모늄에 의해 PH가 중성으로 조정된 에틸렌 글리콜 용액이 전해 용액으로 이용된다.
이 양극 산화 단계에서, 레지스트 마스크(106) 및 (107)로 덮여진 게이트 전극(105)의 부분은 전해 용액과 접촉되지 않기 때문에 그 부분에서는 산화가 진행되지 않고 산화물층(108)이 그 위에 형성되지 않는다.
이렇게 해서, 제 1A, 2A, 3A 및 4A 도에서 나타낸 상태를 얻는다. 제 2A도의 횡단면도는 제 9B도에서의 D-D'선을 따라 절단하여 얻어지고, 제 1A도의 횡단면도는 제 9B도에서 E-E'선을 따라, 제 3A도의 횡단면도는 제 9B도에서 F-F'선을 따라, 제 4A도의 횡단면도는 제 9B도에서 G-G'선을 따라 절단하여 얻어진다.
레지스트 마스크(106) 및 (107)들은 양극 산화 단계의 종료 후에 제거된다. 그리고 불순물 이온들은 소스/드레인 영역을 형성하기 위해 주입된다. 본 실시예에서는, N채널형 박막 트랜지스터를 형성하기 위해서, 인 이온들을 플라즈마 도핑법에 의해 주입한다.(제 1B, 2B. 3B 및 4B 도)
소스 영역(109) 및 드레인 영역(112)을 인 이온들의 주입하여 형성한다. 또한 동시에, 채널 형성 영역(111)과 오프셋 게이트 영역(110)이 형성된다.
그 다음으로, 층간 절연막으로서 7,000Å두께의 산화 규소막(100)이 TEOS 기체를 사용하는 플라즈마 CVD법 의해 증착된다. 그리고 제 2C도에 나타낸 바와 같이 , 소스 영역(109) 및 드레인 영역(112)을 위한 컨택트 홀 (115) 및 (116)이 각각 형성된다. 또한 동시에, 제 1C도 및 제 3C도에서처럼 게이트 전극(105)을 위한 컨택트 홀(113)이 형성되고, 제 1C도 및 제 4C도에서처럼 분단 영역에서 산화 규소막 (100)의 부분을 제거함으로 개구(114)가 형성된다, 다시 말해서, 컨택트 홀(113), (115) 및 (116)의 형성과 개구(114)의 형성을 동시에 행한다.
이 단계는 버퍼 불화수소산에 초산을 혼합시킨 부식액을 사용하는 습식 에칭에 의해 행하여진다. 이 단계에서, 컨택트 홀(115) 및 (116)에 대응하는 영역들에서(참고 제 2C도), 산화 규소막(104)이 산화 규소막(100)의 에칭 완료에 이어서 에칭되기 시작한다. 컨택트 홀(113)(참고 제 3C도) 및 개구(114)(제 4C도 참조)에 대응하는 영역들에서는 게이트 전극(105)이 산화 규소막(100)의 에칭 종료에 이어 에칭되기 시작한다.
비록 도면에서는 산화 규소막(100)이 마치 비균일한 두께를 갖는 것처럼 도시되어 있지만, 실제로는 게이트 전극(105)에 대응되는 영역에서는, 산화 규소막 (100)은 게이트 전극의 높이분만 고조되어 있으므로 전체적으로 균일한 두께를 갖는 것으로 간주될 수 있다.
실측에 따르면, 버퍼 불화 수소산이 부식액으로 사용될 때, 알루미늄의 에칭 속도는 산화 규소의 에칭 속도에 반정도가 된다. 또한 산화 규소막(104)의 두께는 약 1,000Å정도이고(최대 1,500Å), 게이트 전극(105)의 두께는 대개 4,000Å이상이다. 그러므로, 컨택트 홀(115) 및 (116)이 상기 단계에서 산화 규소막(104)이 에칭되어 형성된 상태에서, 게이트 전극(105)의 상부가 일부 에칭된다. 그러나, 게이트 전극(105)에 대해서는 매우 얇게 에칭되며, 따라서 제 6B도에서와 같은 상태로는 되지 않는다.
또한 상기 에칭 단계는, 산화 규소의 에칭 속도에 근거하여 규소 활성층 (103)이 노출될 때 완료하는 것이 적절하다. 이렇게 하여, 소스 영역(109) 및 드레인 영역(112)을 위한 컨택트 홀(115) 및 (116)의 형성과, 게이트 전극(105)을 위한 컨택트 홀(113)의 형성, 그리고 분단 영역의 개구(114)의 형성을 각각 동시에 행한다.(제 1C, 2C, 3C 및 4C도)
제 10A도는 이 상태를 나타내는 평면도인데, 소스 영역(109) 및 드레인 영역(112)을 위한 컨택트 홀(115) 및 (116), 게이트 전극(105)을 위한 컨택트 홀(113), 그리고 분단 영역의 개구(114)가 형성되는 상태를 보여준다.
다음으로, 활성층(103)이 컨택트 홀(115) 및 (116)에서 노출되고, 게이트 전극(105)은 컨택트 홀(113) 및 개구(114)에서 노출된다.
컨택트 홀(113)을 형성하는데 있어 약간의 위치맞춤이 어긋나더라도 완성된 박막 트랜지스터의 동작에 있어서는 특별한 문제는 일어나지 않는다. 따라서 관련된 제조 작업시에 어느 정도의 에러는 허용할 수 있다. 왜냐하면 전류는 게이트 전극(105)을 거의 통과하지 않으므로, 게이트 전극(105) 및 그것의 인출 전극 사이의 접촉 면적이 다소 변하더라도 완성된 트랜지스터의 동작에는 영향을 미치지 못하기 때문이다.
다음으로, 티타늄막 및 알루미늄막으로 구성되는 적층막(117)을 증착시킨다.이 적층막(117)은 제 2 층 배선을 형성하기 위한 것이다. 티타늄막 및 알루미늄막의 적층막을 이용하는 이유는 컨택트 홀(115) 및 (116)에서의 전기적 접속 불량을 가능한 한 방지하기 위함이다. 그리고 적층막(117)을 패턴닝하기 위해 레지스트 마스크(118)를 형성한다. 이렇게 하여 제 1C, 2C, 3C 및 4C도에 나타낸 상태가 얻어진다.
이 상태에서, BCl3, Cl3및 SiCl4의 혼합 기체를 사용해서 건식 에칭(RIE)을 행하고 노출된 적층막(117) 부분을 제거한다.
이 단계에서는, 티타늄막과 알루미늄막으로 구성되는 적층막(117)을 패턴닝한다. 또한, 개구(114) 영역에 있게 되는 적층막(117) 부분 및 게이트 전극(105) 부분이 동시에 모두 에칭된다. 이와 같이, 게이트 전극(105)은 이 패턴닝 단계에서 분단되어진다. 다시 말해, 제 2 층 배선의 패턴닝과 게이트 배선(전극)(105)의 분단이 동시에 행하여진다.
건식 에칭은 염소계 에칭 기체를 사용하여 이루어지기 때문에, 건식 에칭은 산화 규소막(104)과 그 기체들이 접촉될 때 실질적으로 종료된다. 따라서, 산화 규소막(104)은 실질적으로 에칭 정지자로서 이용될 수 있다. 그 이유는 염소계의 기체로 에칭하는데 있어서, 산화 규소막의 에칭 속도가 알루미늄과 티타늄막의 에칭 속도보다 극히 낮기 때문이다.
상기 에칭 단계는 습식 에칭으로도 이루어질 수 있다. 그러나 그런 경우에는 에칭 단계가 복잡해지는데, 왜냐하면 티타늄막과 알루미늄막을 에청하려면 다른 부식액들이 사용되어야 하기 때문이다.
상기 방식으로, 소스 전극(119) 및 드레인 전극(120)(제 2D도 참고), 그리고 게이트 전극(105)을 위한 접속 전극(121)(제 1D도 및 3D도 참조)이 형성된다. 그리고. 게이트 전극(105)은 개구(114)에서 분단된다(제 1D도 및 4D도 참고). 제 10B도는 이 상태를 나타낸 평면도이다. 이렇게 해서 박막 트랜지스터가 완성된다. 제 10B도는 게이트 전극(105)이 개구(114)에서 분단되는 것을 명확히 보여주고 있다.
비록 본 실시예가 설명을 간단히 하기 위해 1개의 박막 트랜지스터를 제조하는 경우에 한하여 서술되었지만, 실제로는 다수의 박막 트랜지스터들에 의해 복잡한 회로들이 형성된다. 제 7 도는 그러한 회로의 일부 예이다. 구체적으로, 제 7도는 액티브 매트릭스 액정 표시 장치의 주변 구동 회로의 일부를 구성하는 회로(변환 장치 회로)를 나타내고 있다.
제 8도는 제 7도에 대응하는 회로도이다. 제 7도에서 배선(702)은 제 1A도 내지 제 1D도, 제 2A도 내지 제 2D도 등에서의 게이트 전극(105)에 대응하고, 제 7도에서의 전극(703) 및 전극(704)은 제 1A도 내지 제 1D도, 제 2A도 내지 제 2D도 등에서의 드레인 전극(120)과 대응한다.
제 7도에서, (701)은 분단 영역을 나타낸다. 게이트 전극(105)이 개구(114)에서 부분적으로 제거(제 1D도, 4D도, 및 10B도 참고)되는 것과 같은 방식으로 게이트 전극(배선)(702)이 영역(701)에서 부분적으로 제거된다.
제 7도가 부분적인 회로 패턴을 나타내지만, 실제로는 복잡한 회로가 구성되고, 영역(701)과 같은 매우 많은 수의 분단 영역이 설치되게 된다.
제 2 실시예
본 실시예는 제 1 실시예의 변형 예이다. 본 실시예는 게이트 전극(105)이 제 1 실시예에서 분단되는 곳인 개구(114) 영역을 이용하여 배선을 형성하는 것을 특징으로 한다.(제 1D도 및 제 10B도 참고)
제 11A도 및 제 11B도는 본 실시예에 의한 일반적인 구성을 나타내고 있다. 본 실시예에서, 제 11A도에 나타낸 바와 같이, 분단 영역을 이용하여 배선(1001)을 형성한다. 제 11B도는 제 11A도에서 E-E'선을 따라 절단된 단면도이다.
도체막(117)이 접속 전극(121)을 형성시키기 위해 마스크를 이용하여 패턴닝될 때 게이트 전극(105)의 일부로서 증착되고 개구(114)에서 나중 것과 분단되도록 배선(1001)이 형성된다. 게이트 전극(105)은 배선(1001)이 분단될 때 분할된다.
본 발명에 따라서, 알루미늄 배선이나 전극 또는 알루미늄을 주성분으로 하는 배선이나 전극의 주위나 그 위에 양극 산화 단계에서 양극 산화물층을 형성할 때에, 미리 마스크를 형성하여 선택적으로 그 일부에 양극 산화물을 형성하지 않음으로서, 후속 단계에서 상기 배선이나 전극에 대한 접속 형성(제 2 층)을 용이하게 할 수 있다.
에칭 제거가 용이하지 않은 산화 알루미늄만으로 혹은 산화 알루미늄을 주성분으로 하는 막(양극 산화막)을 제거하지 않고 컨택트 홀을 형성할 수 있으므로, 박막 반도체 장치나 회로가 집적된 반도체의 제조 공정은 더욱 쉽고 안정되게 제조할 수 있다. 결론적으로, 박막 반도체 장치나 반도체의 집적 회로의 생산성은 향상될 수 있다.
또한, 상기 마스크 형성 단계에서, 제 1 층 배선이나 전극이 나중에 분단되어야 하는 영역에도 마스크를 설치함으로써, 제 2 층 배선이나 전극이 패턴닝될 때 분단을 동시에 행할 수 있다. 이렇게 해서, 패턴닝 단계의 수를 하나씩 줄일 수 있다. 이것은 생산성 향상과 아울러 생산 비용 절감에 기여한다.
본 발명을 양호한 실시예들과 관련지어 기술하였지만, 본 발명의 범위는 양호한 실시예들에서 밝힌 특정 예들에 한정할 필요는 없다. 첨부한 특허청구범위에서 벗어나지 않는 한 많은 변형 실시예들이 가능해진다. 예를들면, 본 실시예에서는 알루미늄이 사용되지만, 탄탈과 같은 다른 양극 산화성 금속들이 알루미늄 대신에 사용될 수 있다. 또한, 층간 절연막으로서 산화 규소 대신에 질화 규소같은 다른 재료들을 이용하는 것이 가능하다.
제 1A 도 내지 제 1D 도, 제 2A 도 내지 제 2D 도, 제 3A 도 내지 제 3D도, 및 제 4A도 내지 제 4D도는 본 발명의 제 1실시예에 따른 박막 트랜지스터의 제조 공정을 도시하는 단면도.
제 5A 도 내지 제 5D 도는 박막 트랜지스터의 종래 제조 공정을 도시하는 단면도.
제 6A 도 및 제 6B 도는 제 5D 도에 도시되어 있는 컨택트 홀을 확대한 도면.
제 7도는 박막 트랜지스터로 구성된 회로 패턴의 예를 도시하는 도면.
제 8 도는 제 7 도에 대응하는 회로도.
제 9A 도 및 제 9B 도, 제 10A 도 및 제 10B 도는 본 발명의 제 1실시예에 따른 박막 트랜지스터의 제조 공정을 도시하는 평면도.
제 11A도 및 제 11B 도는 본 발명의 제 2실시예에 따른 박막 트랜지스터의 제조 공정을 도시하는 평면도 및 단면도.
*도면의 주요부분에 대한 부호의 설명*
100:층간 절연막(산화 규소막) 101:유리기판
102:하지막(산화 규소막) 103:활성층
104:게이트 절연막 105:게이트 전극
106, 107:레지스트 마스크 108:양극 산화막
109:소스 영역 112:드레인 영역
113, 115, 116:컨택트 홀 114:개구 영역
118:레지스트 마스크 701:분단 영역
702:게이트 배선
Claims (11)
- 반도체 장치를 제조하는 방법에 있어서,반도체층 상에 절연층을 형성하는 단계.상기 절연층 상에 양극 산화성 재료를 포함하고 있는 배선을 준비하는 단계,접촉 영역으로서 사용될 상기 배선의 제 1 부분과 상기 배선이 분단될 상기 배선의 제 2 부분 위에 마스크들을 형성하는 단계,상기 배선의 노출된 표면만을 양극 산화시키는 단계로서, 상기 제 1 부분 및 제 2 부분이 상기 마스크들 때문에 양극 산화가 되지 않는, 상기 양극 산화 단계,상기 양극 산화 후에 상기 마스크들을 제거하는 단계,상기 마스크들을 제거한 후 상기 절연층과 상기 배선 상에 층간 절연막을 형성하는 단계,상기 배선의 상기 제 1 부분 및 제 2 부분을 노출시키도록 상기 층간 절연막을 선택적으로 에칭하는 단계로서, 상기 반도체층을 위한 컨택트 홀이 상기 에칭에 의해 상기 층간 절연막을 통해 동시에 형성되는, 상기 선택적 에칭 단계.상기 에칭 후에 상기 층간 절연막 및 상기 배선의 상기 제 1 부분과 제 2 부분 위에 도체막을 형성하는 단계 및상기 도체막을 패턴닝하여 상기 배선이 상기 제 2 부분에서 분단되는 것은 물론 상기 배선의 제 1 부분에 접촉되는 전극이 형성되도록 상기 도체막을 패턴닝하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 배선은 알루미늄을 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 양극 산화 단계는 상기 배선을 양극으로서 이용하여 전해 용액속에서 행하여지는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 양극 산화 후 및 상기 산화 규소막이 형성되기 전에 상기 마스크가 제거되는 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서,절연면을 갖는 기판을 준비하는 단계,상기 절연면 상에 복수의 반도체 돌기부(island)들을 형성하는 단계,트랜지스터의 게이트 절연막으로서 기능하는 절연막을 각각의 상기 반도체 돌기부들 상에 형성하는 단계,상기 반도체 돌기부들 위에 연장되는 게이트 전극들을 포함하는 게이트 배선을 상기 기판 상에 형성하는 단계,접촉 영역들로서 이용될 상기 게이트 배선의 제 1 부분들 및 상기 게이트 배선이 분단될 상기 게이트 배선의 제 2 부분들 상에 마스크들을 형성하는 단계,상기 게이트 배선의 노출된 표면들을 양극 산화시켜서 그 위에 양극 산화막을 형성하고, 상기 제 1 및 제 2 부분들은 상기 마스크들로 인해 상기 양극 산화가 되지 않는, 상기 양극 산화 단계,상기 양극 산화 이후에 상기 마스크들을 제거하는 단계,상기 반도체 돌기부들 내에 불순물 영역들을 형성하도록 마스크로서 적어도 상기 게이트 배선을 이용하여 상기 반도체 돌기부들 내로 도펀트 불순물의 이온들을 주입하는 단계.상기 양극 산화물막이 제공된 상기 게이트 배선, 상기 절연막, 및 상기 반도체 돌기부들들 덮게, 상기 기판 상에 충간 절연막을 형성하는 단계.상기 층간 절연막을 선택적으로 에칭하여 상기 반도체 돌기부들을 위한 컨택트 홀들 및 상기 게이트 배선의 상기 제 1 부분들이 형성되고 상기 배선의 상기 제 2 부분들이 노출되는, 상기 선택적 에칭 단계,상기 층간 절연막 상에 도체막을 형성하여 상기 도체막이 상기 컨택트 홀들을 통해서 상기 반도체 돌기부들과 상기 게이트 배선의 제 1 부분들을 전기적으로 접촉하게 하는, 상기 도체막 형성 단계,선택적인 에칭에 의해 상기 도체막을 패턴닝하여 상기 게이트 배선과 상기 반도체 돌기부들을 위한 전극들을 형성하고, 동시에 상기 제 2 부분들에서 상기 게이트 배선을 분단하는, 상기 도체막 패턴닝 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 반도체층은 절연면 상에 형성된 결정질 규소를 포함하는 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서,반도체층 위에 절연층을 형성하는 단계,상기 반도체층 위에 게이트 전극을 포함하는 배선을 상기 절연층 위에 준비하는 단계,상기 배선을 노출시키도록 홀을 갖는 절연 패턴을 상기 배선 위에 형성하는 단계,상기 홀내의 상기 배선 상에 도체막이 형성되도록 상기 절연 패턴 위에 상기 도체막을 형성하는 단계, 및상기 절연 패턴의 적어도 상기 홀로부터 상기 도전막의 일부를 제거하고 상기 절연 패턴의 상기 홀 아래에 제공된 상기 배선의 일부를 제거하는 하나의 패턴닝에 의해 상기 홀 내의 상기 배선을 분단시키고 상기 도전막은 상기 하나의 패턴닝에 의해 상호접속을 형성하도록 패턴되는, 상기 배선을 분단하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 반도체층은 절연면 상에 형성된 결정질 규소를 포함하는 반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 배선은 탄탈 및 알루미늄으로 이루어지는 군으로부터 선택된 재료를 포함하는 반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 절연 패턴은 상기 배선의 재료의 양극 산화물을 포함하는 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 홀은, 상기 배선의 일부분 상에 마스크를 형성하고, 상기 마스크에 의해 덮인 상기 배선의 일부분이 상기 마스크에 의해 산화로부터 보호되게 상기 배선의 표면을 양극 산화시켜 상기 배선의 상기 표면 상에 상기 절연 패턴을 형성하고, 상기 양극 산화 이후에 상기 마스크를 제거함으로써 형성되는 반도체 제조 방법.
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