JP4237161B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4237161B2 JP4237161B2 JP2005136726A JP2005136726A JP4237161B2 JP 4237161 B2 JP4237161 B2 JP 4237161B2 JP 2005136726 A JP2005136726 A JP 2005136726A JP 2005136726 A JP2005136726 A JP 2005136726A JP 4237161 B2 JP4237161 B2 JP 4237161B2
- Authority
- JP
- Japan
- Prior art keywords
- indium
- layer
- semiconductor device
- contact hole
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000010410 layer Substances 0.000 claims description 140
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 51
- 229910052710 silicon Inorganic materials 0.000 claims description 51
- 239000010703 silicon Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 50
- 238000009792 diffusion process Methods 0.000 claims description 36
- 229910052738 indium Inorganic materials 0.000 claims description 35
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 28
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 21
- 229910001449 indium ion Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 229910008484 TiSi Inorganic materials 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 10
- -1 phosphorus ions Chemical class 0.000 claims description 10
- 229910019001 CoSi Inorganic materials 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 150000002471 indium Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
造方法に関する。
ここで従来の半導体装置の製造方法を図1(a)〜(e)を参照して説明する。
図1(a)に示す通り、半導体シリコン基板1上にSiO2等からなる層間絶縁膜2が形成される。
次に前記層間絶縁膜2上の所定の位置にフォトレジスト層(図示せず)を形成し、この
フォトレジスト層をマスクとして公知のドライエッチング操作により、図1(b)に示さ
れるコンタクトホール3が形成される。
続いて図1(c)に示す通り、スパッタリング操作により、前記コンタクトホール3の
表面にチタン層4が形成される。次にN2ガス雰囲気下にアニール操作を行なうことによ
り、図1(d)に示す通り、前記チタン層4をTiNからなるバリア層6とすることがで
きる。このとき、前記コンタクトホール下部の前記半導体シリコン基板1にTiSi2からなる金属シリサイド層5が形成される。
そして前記コンタクトホール3に、タングステン、不純物を含有するポリシリコン等による導電層を設けることにより、図1(e)に示すコンタクトプラグ7を形成することができる。
この様に形成されたコンタクトプラグの抵抗は、前記半導体装置の消費電力を抑えるた
めに低いことが好ましい。前記コンタクトプラグの抵抗を低くすること等を目的として、
前記コンタクトホールの底面にTiSi2層を形成する方法が知られている。
この方法について説明すると次の通りである。
まず図2(a)に示す通り、半導体シリコン基板に素子間分離絶縁領域13および絶縁膜14を形成してから、前記半導体シリコン基板にリンイオンおよびホウ素イオンを注入することにより、それぞれP導電型ウエル8およびN導電型ウエル9が前記半導体シリコン基板中に形成される。
続いて前記P導電型ウエル8にはホウ素イオンを、N導電型ウエル9にはリンイオンを
選択的に注入して、それぞれ前記P導電型ウエル8にP導電型高濃度ウエル層10が形成され、前記N導電型ウエル9にN導電型高濃度ウエル層11が形成される。
続いて前記P導電型ウエル8およびN導電型ウエル9の全面にインジウムイオンを注入
することにより、インジウム含有層12が前記半導体シリコン基板に形成される。
同様にN導電型高濃度ウエル層11にBF2イオンを選択的に注入することにより、高
濃度P導電型拡散層17および18が形成される。
なお前記高濃度N導電型拡散層15および16ならびに前記高濃度P導電型拡散層17
および18は、それぞれ前記絶縁ゲート型電界効果トランジスタのソース・ドレイン構造
に対応するものである。
この様に、インジウム含有層を備えた半導体装置の製造方法も提案されている(特許文
献1)。
が小さくなればなるほど、前記コンタクトホールの底面に単にTiSi2層を形成するだ
けでは、前記コンタクトプラグの抵抗値上昇を抑えることはできなかった。
また、先の高濃度N導電型拡散層全面に重ねてインジウムイオンを注入する方法では、
シリコンに比べて原子半径の大きいインジウムイオンが半導体シリコン基板内部においてシリコン結晶の欠陥を引き起こすため、前記インジウムイオンの注入量は、5×1011/cm2以下の範囲である必要があると考えられていた。
本発明の目的は、良好な抵抗値を示すコンタクトプラグを備えた半導体装置の製造方法
を提供することにある。
[1]下記(1)〜(8)の工程を有する半導体装置の製造方法を提供するものであり、
(1)半導体シリコン基板の表面領域に高濃度N導電型拡散層を形成する工程
(2)前記高濃度N導電型拡散層を備えた半導体シリコン基板に対して層間絶縁膜を形成する工程
(3)前記層間絶縁膜の所定の位置に対しエッチングすることにより、前記高濃度N導電型拡散層に到達するコンタクトホールを形成する工程
(4)前記高濃度N導電型拡散層の表面部分に対し、前記コンタクトホールを通して、加速エネルギーを30〜120keVの範囲とし、注入量を1.0×1013〜5.0×1014/cm2の範囲として、インジウムイオンを注入し、前記コンタクトホールの底面にインジウム含有層を形成する工程
(5)前記インジウムイオンを注入した後、前記半導体基板を熱処理する工程
(6)前記熱処理の後に、前記コンタクトホールの底面に形成された前記インジウム含有層に、その周りが前記インジウム含有層の一部で包まれたままとなるように、金属シリサイド層を形成する工程
(7)前記コンタクトホールの底面の前記シリサイド層面とコンタクトホール内面と前記層間絶縁膜上面にバリア層を形成する工程
(8)前記コンタクトホールにコンタクトプラグを形成する工程
[2]前記金属シリサイド層は、TiSi2、CoSi2、TaSi2、PtSi2およびNiSi2からなる群より選ばれる少なくとも一つであることを特徴とする上記[1]に記載の半導体装置の製造方法を提供するものであり、
[3]前記インジウムイオンを注入するための加速エネルギーは40〜100keVの範囲である上記[1]または[2]のいずれかに記載の半導体装置の製造方法を提供するものであり、
[4]前記インジウムイオンの注入量は、4.0×1013〜1×1014/cm2の範囲である上記[1]〜[3]のいずれかに記載の半導体装置の製造方法を提供するものであり、
[5]上記[1]〜[4]のいずれかに記載の製造方法により得られた半導体装置を提供するものであり、
[6]半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた高濃度N導電型拡散層と、
前記高濃度N導電型拡散層中に設けられたインジウム含有層と、
前記半導体シリコン基板上の所定の位置に設けられた層間絶縁膜と、
前記半導体シリコン基板表面と前記層間絶縁膜とにより区画されたコンタクトホール内面ならびに前記層間絶縁膜に接して設けられたバリア層と、
前記バリア層に接して設けられたコンタクトプラグと、
前記インジウム含有層と前記バリア層との境界領域に設けられた金属シリサイド層であって、前記インジウム含有層でその周りが包まれた金属シリサイド層と、
を備えた半導体装置であって、
前記インジウム含有層に含まれるインジウムの濃度は5.0×1018〜5.0×1019/cm3の範囲であることを特徴とする半導体装置を提供するものであり、
[7]前記半導体装置はNチャネル絶縁ゲート型電界効果トランジスタ構造を具備することを特徴とする上記[5]または[6]のいずれかに記載の半導体装置を提供するものである。
を提供することができる。
ここで図3は、本発明の一実施態様である半導体装置の構成を例示した部分要部断面図
である。
半導体装置100は、Nチャネル絶縁ゲート型電界効果トランジスタ(NチャネルMO
S)構造を具備する半導体装置であり、図3にはこの半導体装置100の高濃度N導電型
拡散層19上に設けられたコンタクトプラグ部分の構造の一実施態様が例示されている。
図3に示される通り、前記高濃度N導電型拡散層19は半導体シリコン基板1中に設けられたP導電型ウエル8の中に設けられている。
なお特に図示していないが、P導電型ウエル8の半導体シリコン基板表面領域には、先の図2で説明した場合と同様、P導電型高濃度ウエル層を設けることができる。
応するものである。このソース・ドレイン構造とゲート電極構造(図示せず)等により、
前記半導体装置100はNチャネルMOSとして機能するものである。
ある。
かかるコンタクトプラグ7は、通常タングステン、不純物を含有するポリシリコン等の一種もしくは二種以上から構成されるものである。
前記不純物としては、例えば、リンやホウ素等を挙げることができる。
前記層間絶縁膜2は、例えば、SiO2等から構成されるものである。
また前記バリア層6は、例えば、TiN、TaN等の一種もしくは二種以上から構成さ
れるものである。
前記バリア層6は、取り扱い性等の面からTiNからなるものであることが好ましい。
また前記バリア層6は、層間絶縁膜2と前記半導体シリコン基板1とにより区画されたコンタクトホールと呼ばれる部分に接して設けられている。
本発明においては前記コンタクトホールの深さは、取り扱い性等の面から400〜10
00nmの範囲であれば好ましい。
さらに前記コンタクトホールの底面部分、すなわち前記半導体シリコン基板1表面に対応する部分の径は50〜260nmの範囲であれば好ましく、前記コンタクトホールの上面部分、すなわち前記層間絶縁膜2の上部表面とほぼ同じ面に対応する部分の径は100〜300nmの範囲であれば好ましい。
前記インジウム含有層12は、前記コンタクトプラグ7の抵抗を小さくする観点から、
前記半導体シリコン基板1の表面から25nm以上、同表面から50nmの厚みを持つことが好ましい。
抵抗を小さくする観点から、5.0×1018〜5.0×1019/cm3の範囲であれば好ましく、5.0×1018〜1.0×1019/cm3の範囲であればより好ましい。
化合物層502が形成されている。
この様な金属シリサイド化合物層501は、例えば、TiSi2、CoSi2、TaS
i2、PtSi2、NiSi2等の一種もしくは二種以上から構成されるものである。
前記金属シリサイド化合物層501は、TiSi2、CoSi2およびNiSi2より
なる群から選ばれる少なくとも一種からなるものであることが好ましく、TiSi2から
なるものであればさらに好ましい。
に説明する。なお本発明の内容は、以下の実施例に示された態様により何ら限定されるも
のではない。
記半導体シリコン基板1に対して垂直方向から2.8×1014cm2の注入量により一回注入した。
続いて同様にPイオンを18keVのエネルギーにより、前記半導体シリコン基板1に対して垂直方向から3.0×1013cm2の注入量により一回注入し、さらにAsイオンを35keVのエネルギーにより、前記半導体シリコン基板1に対して垂直方向から4.0×1015cm2の注入量により一回注入した。
記高濃度N導電型拡散層19を形成した。
このときの前記高濃度N導電型拡散層19は、前記半導体シリコン基板1表面から100〜150nmの範囲であった。
S半導体装置のソース・ドレイン構造に対応するものである。このソース・ドレイン構造
とゲート電極構造(図示せず)等により、本発明の製造方法により得られる半導体装置は
Nチャネル型MOSとして機能するものである。
リコン基板1に対して層間絶縁膜2を形成する工程(2)を有するものである。
前記層間絶縁膜2を形成する方法は公知であり、例えば、SiO2、BPSG(Boro-P
hospho Silicate Glass)等を用いて形成することができる。
チング操作を行なうことにより、前記高濃度N導電型拡散層に到達するコンタクトホール
3を形成する工程(3)を有するものである。
前記層間絶縁膜2上の所定の位置にフォトレジスト層(図示せず)を形成し、このフォ
トレジスト層をマスクとして公知のドライエッチング等のエッチング操作を行なうことに
より、図6に示すコンタクトホール3を形成することができる。
た。
また、前記コンタクトホール3の底面部分、すなわち半導体シリコン基板1表面に対応する部分の径は60〜160nmの範囲であり、前記コンタクトホールの上面部分、すなわち層間絶縁膜2の上部表面とほぼ同じ面に対応する部分の径は110〜190nmの範囲であった。
し、前記コンタクトホールを通して、加速エネルギーを30〜120keVの範囲とし、
注入量を1.0×1013〜5.0×1014/cm2の範囲として、インジウムイオン
を注入し、前記コンタクトホールの底面にインジウム含有層12を形成する工程(4)を
有するものである。
このインジウム注入操作により、前記高濃度N導電型拡散層19に重ねて形成された前
記インジウム含有層12を形成することができ、前記コンタクトプラグの抵抗を低減する
ことが可能となる。
記コンタクトホールを通して、加速エネルギーを5〜10keVの範囲とし、注入量を1
.0×1013〜3.0×1013/cm2の範囲として、リンイオンが注入されている。
、流量4000cm3/分のH2ガスおよび流量1600cm3/分のArガスを650
℃の温度で作用させ、CVD法により、膜厚10nmのTiSi2からなる金属シリサイ
ド層501を形成した。
び流量5500cm3/分のN2ガスを650℃の温度で作用させ、CVD法により、前
記TiS2からなる金属シリサイド層501の上に膜厚12.5nmのTiNからなるバ
リア層6を形成した。
導体装置を製造したが、CoSi2からなる金属シリサイド層を形成する方法は次の通り
である。
まず、図7に記載の前記コンタクトホール3の内面および前記層間絶縁膜2上面に対し
、スパッタリング等の手法により、図9に示す様にコバルト層401を形成することがで
きる。かかるスパッタリングの方法に特に限定はなく、公知の方法等により実施すること
が可能である。
続いて加熱処理により、図10に示す様に、前記コンタクトホール3底面のコバルト層
401を前記半導体シリコン基板中のシリコンと反応させることにより、前記CoSi2からなる金属シリサイド層502を形成することができる。
図11に示す様に、エッチング等の公知の手法により前記コバルト層401を除去した
後、図12に示す様に、先に説明した場合と同様の方法により、前記CoSi2からなる
金属シリサイド層502の上にTiNからなるバリア層6を形成することができる。
7を形成する工程(7)を有するものである。
3/分のWF6ガス、流量2200cm3/分のH2ガス、流量4000cm3/分のArガスおよび流量200cm3/分のN2ガスを450℃の温度で作用させ、CVD法により、タングステンからなるコンタクトプラグ7を形成した。
この後、エッチング、CMP等の操作によりコンタクトプラグ7の形状を整えることが
できる。
とができる。
この様にして、上記(1)〜(7)の工程を有する製造方法により、半導体装置を得る
ことができる。
前記製造方法により得られたコンタクトプラグ7の抵抗値は、360〜420Ωの範囲
であり、インジウム含有層12を設けなかった場合のコンタクトプラグ7の抵抗値は58
0〜640Ωの範囲であった。
し、前記インジウムイオンの注入量を8.0×1013/cm2の場合と1.0×101
4/cm2の場合とにより比較したところ、前記コンタクトプラグ7の抵抗値はほぼ同程
度であった。
2 層間絶縁膜
3 コンタクトホール
4 チタン層 401 コバルト層
5 金属シリサイド層 501 TiSi2からなる金属シリサイド層
502 CoSi2からなる金属シリサイド層
6 バリア層
7 コンタクトプラグ
8 P導電型ウエル
9 N導電型ウエル
10 P導電型高濃度ウエル層
11 N導電型高濃度ウエル層
12 インジウム含有層
13 素子間分離絶縁領域
14 絶縁膜
15、16 高濃度N導電型拡散層
17、18 高濃度P導電型拡散層
Claims (10)
- 下記(1)〜(8)の工程を有する半導体装置の製造方法。
(1)半導体シリコン基板の表面領域に高濃度N導電型拡散層を形成する工程
(2)前記高濃度N導電型拡散層を備えた半導体シリコン基板に対して層間絶縁膜を形成する工程
(3)前記層間絶縁膜の所定の位置に対しエッチングすることにより、前記高濃度N導電型拡散層に到達するコンタクトホールを形成する工程
(4)前記高濃度N導電型拡散層の表面部分に対し、前記コンタクトホールを通して、加速エネルギーを30〜120keVの範囲とし、注入量を1.0×1013〜5.0×1014/cm2の範囲として、インジウムイオンを注入し、前記コンタクトホールの底面にインジウム含有層を形成する工程
(5)前記インジウムイオンを注入した後、前記半導体基板を熱処理する工程
(6)前記熱処理の後に、前記コンタクトホールの底面に形成された前記インジウム含有層に、その周りが前記インジウム含有層の一部で包まれたままとなるように、金属シリサイド層を形成する工程
(7)前記コンタクトホールの底面の前記シリサイド層面とコンタクトホール内面と前記層間絶縁膜上面にバリア層を形成する工程
(8)前記コンタクトホールにコンタクトプラグを形成する工程 - 前記金属シリサイド層は、TiSi2、CoSi2、TaSi2、PtSi2およびNiSi2からなる群より選ばれる少なくとも一つであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記インジウムイオンを注入するための加速エネルギーは40〜100keVの範囲である請求項1または2のいずれかに記載の半導体装置の製造方法。
- 前記インジウムイオンの注入量は、4.0×1013〜1×1014/cm2の範囲である請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 請求項1〜4のいずれかに記載の製造方法により得られた半導体装置。
- 半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた高濃度N導電型拡散層と、
前記高濃度N導電型拡散層中に設けられたインジウム含有層と、
前記半導体シリコン基板上の所定の位置に設けられた層間絶縁膜と、
前記半導体シリコン基板表面と前記層間絶縁膜とにより区画されたコンタクトホール内面ならびに前記層間絶縁膜に接して設けられたバリア層と、
前記バリア層に接して設けられたコンタクトプラグと、
前記インジウム含有層と前記バリア層との境界領域に設けられた金属シリサイド層であって、前記インジウム含有層でその周りが包まれた金属シリサイド層と、
を備えた半導体装置であって、
前記インジウム含有層に含まれるインジウムの濃度は5.0×1018〜5.0×1019/cm3の範囲であることを特徴とする半導体装置。 - 前記半導体装置はNチャネル絶縁ゲート型電界効果トランジスタ構造を具備することを特徴とする請求項5または6のいずれかに記載の半導体装置。
- 前記コンタクトホールを形成する工程の後、前記インジウム含有層を形成する工程の前に、前記高濃度N導電型拡散層の表面部分に対し、前記コンタクトホールを通して、加速エネルギーを5〜10keVの範囲とし、注入量を1.0×1013〜3.0×1013/cm2の範囲として、リンイオンを注入する工程をさらに有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記金属シリサイド層を形成する工程は、CVD法により供給する金属原料ガスとシリコン基板とを反応させて、前記コンタクトホールの底面に形成されたインジウム含有層に金属シリサイド層を形成する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記金属シリサイド層の厚さが10nm程度であり、前記インジウム含有層の厚さが前記半導体シリコン基板の表面から25〜50nmの範囲であり、前記高濃度N導電型拡散層の厚さが前記半導体シリコン基板の表面から100〜150nmの範囲であることを特徴とする請求項6に記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005136726A JP4237161B2 (ja) | 2005-05-09 | 2005-05-09 | 半導体装置の製造方法 |
US11/417,044 US7399701B2 (en) | 2005-05-09 | 2006-05-04 | Semiconductor device manufacturing method including forming a metal silicide layer on an indium-containing layer |
TW095116097A TWI309450B (en) | 2005-05-09 | 2006-05-05 | Semiconductor device and manufacturing method thereof |
CNB2006100794961A CN100421219C (zh) | 2005-05-09 | 2006-05-09 | 半导体器件制造方法和半导体器件 |
US12/213,747 US20080265294A1 (en) | 2005-05-09 | 2008-06-24 | Semiconductor device manufacturing method including forming a metal silicide layer on an indium-containing layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005136726A JP4237161B2 (ja) | 2005-05-09 | 2005-05-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006313867A JP2006313867A (ja) | 2006-11-16 |
JP4237161B2 true JP4237161B2 (ja) | 2009-03-11 |
Family
ID=37390155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005136726A Active JP4237161B2 (ja) | 2005-05-09 | 2005-05-09 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7399701B2 (ja) |
JP (1) | JP4237161B2 (ja) |
CN (1) | CN100421219C (ja) |
TW (1) | TWI309450B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080116494A1 (en) * | 2006-11-20 | 2008-05-22 | Matthias Goldbach | Method for manufacturing a semiconductor device |
JP5264187B2 (ja) * | 2008-01-08 | 2013-08-14 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8004718B2 (en) * | 2009-01-12 | 2011-08-23 | Xerox Corporation | Post RIP trapping |
US8193081B2 (en) * | 2009-10-20 | 2012-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system for metal gate formation with wider metal gate fill margin |
KR101932532B1 (ko) | 2012-06-22 | 2018-12-27 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US8907483B2 (en) * | 2012-10-10 | 2014-12-09 | Globalfoundries Inc. | Semiconductor device having a self-forming barrier layer at via bottom |
CN113517289B (zh) * | 2020-04-10 | 2024-02-09 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6425410U (ja) | 1987-08-05 | 1989-02-13 | ||
US5250467A (en) * | 1991-03-29 | 1993-10-05 | Applied Materials, Inc. | Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer |
KR950007354B1 (ko) * | 1992-06-05 | 1995-07-10 | 현대전자산업주식회사 | 티탄늄 실리사이드 콘택 제조방법 |
DE69424717T2 (de) * | 1993-03-17 | 2001-05-31 | Canon K.K., Tokio/Tokyo | Verbindungsverfahren einer Verdrahtung mit einem Halbleitergebiet und durch dieses Verfahren hergestellte Halbleitervorrichtung |
JPH08250746A (ja) * | 1995-03-13 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US5821147A (en) * | 1995-12-11 | 1998-10-13 | Lucent Technologies, Inc. | Integrated circuit fabrication |
EP0942460A1 (fr) * | 1998-03-13 | 1999-09-15 | STMicroelectronics SA | Procédé de formation d'une couche de siliciure de titane de faible résistivité sur un substrat semiconducteur de silicium et dispositif obtenu |
US6686629B1 (en) | 1999-08-18 | 2004-02-03 | International Business Machines Corporation | SOI MOSFETS exhibiting reduced floating-body effects |
JP2002368212A (ja) | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
JP3803631B2 (ja) * | 2002-11-07 | 2006-08-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP4040534B2 (ja) * | 2003-06-04 | 2008-01-30 | 株式会社東芝 | 半導体記憶装置 |
US7211516B2 (en) * | 2005-04-01 | 2007-05-01 | Texas Instruments Incorporated | Nickel silicide including indium and a method of manufacture therefor |
-
2005
- 2005-05-09 JP JP2005136726A patent/JP4237161B2/ja active Active
-
2006
- 2006-05-04 US US11/417,044 patent/US7399701B2/en active Active
- 2006-05-05 TW TW095116097A patent/TWI309450B/zh active
- 2006-05-09 CN CNB2006100794961A patent/CN100421219C/zh active Active
-
2008
- 2008-06-24 US US12/213,747 patent/US20080265294A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20060267199A1 (en) | 2006-11-30 |
US7399701B2 (en) | 2008-07-15 |
TW200727396A (en) | 2007-07-16 |
JP2006313867A (ja) | 2006-11-16 |
TWI309450B (en) | 2009-05-01 |
US20080265294A1 (en) | 2008-10-30 |
CN1862773A (zh) | 2006-11-15 |
CN100421219C (zh) | 2008-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4237161B2 (ja) | 半導体装置の製造方法 | |
JP2001210711A (ja) | 半導体装置の構造及びその製造方法 | |
JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
US7416934B2 (en) | Semiconductor device | |
JP2834775B2 (ja) | Cmos型半導体装置の製造方法 | |
US20050064637A1 (en) | [method of manufacturing nmos transistor with p-type gate] | |
JPH0227716A (ja) | 半導体装置の製造方法 | |
US20060091436A1 (en) | Methods of forming field effect transistors having metal silicide gate electrodes | |
JP2006060173A (ja) | 半導体装置及びその製造方法 | |
US20070145492A1 (en) | Semiconductor device and method of manufacture | |
US20050048774A1 (en) | Method for manufacturing semiconductor device | |
US6197672B1 (en) | Method for forming polycide dual gate | |
JPH1065171A (ja) | モストランジスタの製造方法 | |
JP2006013284A (ja) | 半導体装置及びその製造方法 | |
KR100831977B1 (ko) | 반도체 소자 제조방법 | |
KR100351895B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
KR100443517B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
KR100240272B1 (ko) | 반도체 소자의 제조방법 | |
KR100596925B1 (ko) | 반도체 소자의 샐리사이드 형성 방법 | |
JP2005150565A (ja) | 半導体装置及びその製造方法 | |
JPH10189471A (ja) | 半導体装置の製造方法 | |
KR20050008884A (ko) | 엔모스 트랜지스터의 제조 방법 | |
JPH10284730A (ja) | 半導体装置及びその製造方法 | |
KR100613585B1 (ko) | 반도체 소자의 제조 방법 | |
JP2004311764A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080910 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4237161 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |